CN101034852A - 用于上电复位和欠压锁定方案的系统与方法 - Google Patents

Abstract

一种用于提供上电复位与欠压锁定信号的系统与方法。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压。此外，该系统包括与第一电阻相关联的第一电阻器。第一电阻器包括第五终端和第六终端，第五终端被配置接收输入电压。该系统还包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端。此外，该系统包括与第一齐纳电压相关联的第一齐纳二极管。

Description

用于上电复位和欠压锁定方案的系统与方法

技术领域

本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于上电复位(POR)和欠压锁定(UVLO)方案的系统与方法。仅仅作为示例，本发明被描述为应用于电子电源系统，但是应当认识到本发明具有更广泛的应用范围。

背景技术

上电复位(POR)与欠压锁定(UVLO)电路具有很宽的应用范围。例如。在电子系统中在加电和断电的转换期间，电源电压(通常是几伏到几十伏的量级)经常进入无效状态。在初始化或加电阶段期间(这常常在电子系统的供电电压被接通时发生)，供电电压从零上升到操作中的供电电压。操作中的供电电压通常在与源阻抗或源电流相关联的范围内。在供电电压从零上升到操作中的供电电压的过程期间，供电电压小于某个最小电压，其中电子系统被设计成在该最小电压处正常运行。因此，通常希望防止电子系统在供电电压小于该最小电压时的任何操作。一般而言，当供电电压小于阈值电压(常常是最小电压)时，电子系统应当处于复位模式。当电子系统处于复位模式时，电子系统的组件通常处于它们的已明确定义的初始状态，准备好在电子系统启动之后正常运行。

为了确保电子系统正常初始化，常常使用电压检测电路产生输出信号，以指示供电电压是否已经达到阈值或最小电压电平。电压检测电路的输出信号因而被用于使能或禁用电路组件的操作。

通常POR与UVLO(POR/UVLO)电路被用作电压检测电路。在应用中，电子系统中的POR/UVLO电路监控电源电压。当电源电压达到预定的电压电平(其可以是最小供电电压或第一阈值电压)时，POR/UVLO电路产生POR信号。POR信号是针对电子系统其它组件的指示符，其指示电子系统已被开启。在某些示例中，当系统电源斜线上升到允许电子系统运行的第一阈值电平时，POR/UVLO电路产生上电复位指示。响应于该上电复位指示，电子系统的其它组件执行各种有用的功能。例如，系统组件可以复位锁存器并且执行启动操作。当电源电压下降到第二阈值电压(其可以基本等于第一阈值电压或者可以不同)之下时，POR/UVLO电路通过产生UVLO信号对电子系统进行指示。响应于UVLO信号，电子系统可以切断其一些或全部组件，以便保护系统。

图1图示了用于利用POR/UVLO功能进行电源切换的传统系统示例。电源切换系统100包括电源101和脉宽调制(PWM)控制器电路120等。电源101包括交变电流(AC)源102、整流器105和启动电阻器110。PWM控制器电路120包括PWM生成器122和POR/UVLO电路124等。在运行期间，电源101向PWM控制器电路120提供电压，并且AC源102馈送交变电流，该交变电流被整流器105整流并且流经启动电阻器110。PWM控制器电路120通常使用启动电阻器110来启动PWM生成器122。POR/UVLO电路124向PWM生成器122提供指示信号以确保电源切换系统100正常工作。

POR/UVLO系统是有用的应用。然而，诸如图1所示的传统系统的传统POR/UVLO系统通常由于高阻抗而消耗大量功率。更具体地说，启动电阻器110可以是明显的能量低效率源。这是因为启动电阻器110所引起的电压降(其是输出电压106和低供电电压(VDD)112之间的差)很大。作为示例，输出电压106是370伏特的DC，而VDD 112仅仅是12伏特的DC。在轻负载和低负载条件下，大电压降所引起的功率损失很大。为了改善能量效率，常常使用大的启动电阻器110，其电阻可以是兆欧量级。然而，大电阻不仅改善了能量效率，还显著降低了提供给PWM生成器122的源电流，源电流可以低到几十微安，这是一个缺点。

因此，非常需要用于上电复位和欠压锁定方案的改良技术。

发明内容

本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于POR和UVLO方案的系统与方法。仅仅作为示例，本发明被描述为应用于电子电源系统，但是应当认识到本发明具有更广泛的应用范围。

根据实施例，本发明提出了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压。此外，该系统包括与第一电阻相关联的第一电阻器。第一电阻器包括第五终端和第六终端，第五终端被配置接收输入电压。该系统还包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端。此外，该系统包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压。而且，该系统包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。该系统还包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端，第十四终端被偏置到所述预定电压。在该系统中，第一栅极耦合到第四终端和第十三终端以产生第一信号。第一信号能够与上电复位或欠压锁定中的至少一个相关联。第二栅极耦合到第八终端和第十二终端。并且第一终端、第十终端和第十一终端彼此耦合。

根据替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压。此外，该系统包括与第一电阻相关联的第一电阻器。第一电阻器包括第五终端和第六终端，第五终端被配置接收输入电压。该系统还包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端。此外，该系统包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压。而且，该系统包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。该系统还包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端，第十四终端耦合到第二终端。而且，该系统包括第三晶体管，第三晶体管包第三栅极、第十五终端和第十六终端。第十五终端被配置接收输入电压，并且第十六终端耦合到第六终端。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。该系统还包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极。在系统中，第一栅极耦合到第四终端和第十三终端。第二栅极耦合到第八终端和第十二终端。第一终端、第十终端和第十一终端彼此耦合。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。

根据另一替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极。第二栅极耦合到第一漏极，并且第二源极被偏置到所述预定电压。此外，该系统包括第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极。第三源极被偏置到预定电压。此外，该系统包括第一电阻器，第一电阻器包括第一终端和第二终端。第一终端被偏置到所述预定电压。该系统还包括第二电阻器。第二电阻器包括第三终端和第四终端。第三终端耦合到第二终端。第四终端耦合到第一栅极。该系统还包括第三电阻器。第三电阻器包括第五终端和第六终端。第五终端耦合到第四终端。该系统还包括第四电阻器，第四电阻器包括第七终端和第八终端。第八终端被配置接收输入电压。第七终端耦合到第二栅极。该系统还包括第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端。第九终端耦合到第六终端。第十终端耦合到第二漏极。该系统还包括第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。第十一终端耦合到第十终端。第十二终端被配置接收输入电压。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。第一反相器输入耦合到第一漏极。此外，该系统包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。在该系统中，第二反相器输出被配置产生信号。所述信号能够与上电复位或欠压锁定中的至少一个相关联。

根据另一替代性实施例，本发明提出了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端。第二终端被偏置到预定电压。此外，该系统包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端。第三终端被配置接收输入电压。该系统还包括与正向电压相关联的第一二极管。第一二极管包括第五终端和第六终端。第五终端被配置接收输入电压。此外，该系统包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端。第七终端耦合到第六终端。该系统还包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端。第九终端被偏置到所述预定电压。该系统还包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。此外，该系统包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端。第十四终端耦合到第二终端。此外，该系统包括第三晶体管，第三晶体管包括第三栅极、第十五终端和第十六终端。第十五终端被配置接收输入电压。第十六终端耦合到第六终端。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。而且，该系统包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。第一栅极耦合到第四终端和第十三终端。第二栅极耦合到第八终端和第十二终端。第一终端、第十终端和第十一终端彼此耦合。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。

根据另一替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压。此外，该系统包括第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极。第二栅极耦合到第一漏极，并且第二源极被配置接收输入电压。该系统还包括第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极。第三源极被偏置到所述预定电压。该系统还包括第一二极管，第一二极管包括第一终端和第二终端。第一终端被偏置到所述预定电压。此外，该系统包括第二电阻器。第二电阻器包括第三终端和第四终端。第三终端耦合到第二终端。第四终端耦合到第一栅极。该系统还包括第三电阻器，第三电阻器包括第五终端和第六终端。第五终端耦合到第四终端。而且，该系统包括第四电阻器，第四电阻器包括第七终端和第八终端。第八终端被配置接收输入电压。第七终端耦合到第二栅极。该系统还包括第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端。第九终端耦合到第六终端，并且第十终端耦合到第二漏极。此外，该系统包括第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。第十一终端耦合到第十终端。第十二终端被配置接收输入电压。该系统还包括第一反相器。第一反相器包括第一反相器输入和第一反相器输出。第一反相器输入耦合到第一漏极。该系统还包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。

以本发明的方式，可以获得超过传统技术的许多优点。应当认识到，本发明的某些实施例提供了用于POR/UVLO方案的系统与方法，其提供了更低的功耗和更好的可靠性。根据本发明的实施例，使用两个正反馈环路来确保UVLO功能的可靠性。

取决于实施例，可以实现这些优点中的一个或多个。参考下面的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。

附图说明

图1图示了用于利用POR/UVLO功能进行电源切换的传统系统示例；

图2是本发明用于POR/UVLO方案的系统的实施例的简化示图；

图3a是示出了根据本发明实施例的NMOS和第二反相器处的电压电平的时序图；

图3b是图示了根据本发明另一实施例的NMOS和第二反相器处的电压电平的时序图；

图3c是图示了根据本发明又一实施例的NMOS、第一PMOS和第二反相器处的电压电平的时序图；

图4是本发明用于POR/UVLO方案的系统的替代性实施例的简化示图；

图5是本发明利用两个NMOS和一个PMOS实现的用于POR/UVLO方案的系统的替代性实施例的简化示图；

图6是本发明用于POR/UVLO方案的系统的替代性实施例的简化示图；以及

图7是本发明利用两个NMOS和一个PMOS实现的用于POR/UVLO方案的系统的替代性实施例的简化示图。

具体实施方式

本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于POR和UVLO方案的系统与方法。仅仅作为示例，本发明被描述为应用于电子电源系统，但是应当认识到本发明具有更广泛的应用范围。

图2是本发明用于POR/UVLO方案的系统的实施例的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图2所示，POR/UVLO系统220连接到电源210。电源210包括电压源212、启动电阻器216和电容器214。POR/UVLO系统220包括第一电阻器222、第二电阻器226、第三电阻器242、第四电阻器229、第一齐纳二极管230、第二齐纳二极管234、第一PMOS 252、第二PMOS 254、NMOS 240、第一反相器246和第二反相器250。作为示例，第一齐纳二极管以第一齐纳电压表征，第二齐纳二极管以第二齐纳电压表征。虽然使用了选定的一组组件来示出POR/UVLO系统220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。

根据本发明的实施例，在电源210处，电压源212连接到启动电阻器216的一端。启动电阻器216的另一端连接到节点218。电容器214一端接地，另一端连接到节点218。电源210的输出连接到节点218。POR/UVLO系统220接收节点218处的电源。第一电阻器222在节点218处连接到电源210，并且在节点224处连接到第二电阻器226。第一PMOS 252的源极也连接到节点218。第一PMOS 252的漏极连接到节点224。例如，如果在第一PMOS 252的栅极处存在适当量的电压，则在第一PMOS 252的源极和漏极之间几乎不存在电阻，因而电阻器222实质上被短路。第二电阻器226连接到第二PMOS 254的栅极，并且在节点228处连接到第四电阻器229。第四电阻器在节点231处连接到第一齐纳二极管230。第一齐纳二极管230在节点232处连接到第二齐纳二极管234。第二齐纳二极管234在节点236处接地。NMOS 240的漏极也连接到节点232，NMOS 240的源极接地。NMOS 240的栅极在节点244处连接到第三电阻器242。第三电阻器242在节点246处连接到地。例如，如果在NMOS 240的栅极处存在适当量的电压，则在NMOS 240的源极和漏极之间几乎不存在电阻，并且第二齐纳二极管234实质上被短路。NMOS 240的栅极还在节点224处连接到第一反相器246和第二PMOS 254的漏极。第二PMOS 254的源极连接到节点218。第二PMOS 254的栅极连接到节点228。第一反相器246在节点248处连接到第二反相器250。第二反相器250在节点256处连接到第一PMOS 252的栅极。第二反相器250提供用于POR/UVLO系统220的输出信号。

根据本发明的实施例，POR/UVLO系统220运行有两个正反馈环路。第一环路包括第二PMOS 254、NMOS 240、第一齐纳二极管230、第二齐纳二极管234、第二电阻器226、第三电阻器242和第四电阻器229。第二环路包括第一PMOS 252、第二PMOS 254、NMOS 240、第一反相器246、第二反相器250、第二齐纳二极管230、第一电阻器222、第二电阻器226、第三电阻器242和第四电阻器229。

作为示例，当电源210启动时，电压源212通过启动电阻器216对电容器214充电。在启动期间，节点218处的电压从零电压开始斜线上升。当节点218处的电压低于第一和第二齐纳电压之和时，在节点218和节点224之间没有电流流动。结果，第一PMOS 252导通，第二PMOS 254关断，NMOS 240关断，第一反相器246的输出是逻辑高，并且第二反相器250的输出是逻辑低。

一旦节点218处的电压达到预定的阈值电压Vstart，则第二PMOS 254导通并开始传导电流。根据本发明的实施例，阈值电压Vstart可以由下面的等式确定：

$\mathrm{Vstart}=\mathrm{Vzd}1+\mathrm{Vzd}2+\frac{R2+R3}{R2}\mathrm{VT}\_M0$ (等式1)

根据等式1，Vzd1和Vzd2是第一齐纳电压和第二齐纳电压。R2是第二电阻器226的电阻，R3是第四电阻器229的电阻，并且VT_M0是第二PMOS 254的阈值电压。一旦达到了阈值电压Vstart，则第二PMOS 254导通并且开始传导电流。结果，在节点244和地246之间，电压Vr0开始上升。一旦电压Vr0达到NMOS 240的阈值电压，则NMOS 240导通并且开始传导电流。由第一NMOS 240传导的电流随着NMOS 240的栅极电压(节点242处)增加而增加。作为流过NMOS 240的电流增加的结果，由于流经第二电阻器226的电流而形成了第二PMOS 254的Vgs(栅极和源极之间的电压，或者节点218和节点228之间的电压差)。随着第二PMOS 254的Vgs增加，更多电流流过第三电阻器242，进而增加了节点244处的电压。

简言之，根据本发明的实施例形成了第一正反馈环路：来自电压源210的较高电压使得第二PMOS 254传导电流，由第二PMOS 254传导的电流使得NMOS 240传导电流，由NMOS 240传导的电流使得第二PMOS254传导更多的电流，进而正反馈过程继续。当NMOS 240完全导通时，第二齐纳二极管234被第一NMOS 240短路。作为第二齐纳二极管234短路的结果，第二PMOS 254的栅极电压Vgs足够大，以确保节点244处的电压基本上等于节点218处的电压。由于节点244处的电压，第一反相器245的输出为逻辑低，并且第二反相器250的输出为逻辑高。第二反相器250的输出在节点256处被提供给第一PMOS 252。

如上文所讨论的那样，根据本发明的实施例，第二环路包括第一PMOS 252、第二PMOS 254、NMOS 240、第一反相器246、第二反相器250、第二齐纳二极管230、第一电阻器222、第二电阻器226、第三电阻器242和第四电阻器229。由第二反相器250提供的节点256处的电压导通或断开第一PMOS 252。当第二反相器250的输出是逻辑高时，第一PMOS 252被关断。例如，第一PMOS 252不传导电流。第一PMOS 252被关断确保了第二PMOS 254处于导通状态并继续传导电流，并且第二反相器250的输出保持逻辑高。简言之，根据本发明的实施例形成了第二反馈环路：从第二反相器250输出的高逻辑确保了第一PMOS 252被关断，第一PMOS 252被关断使得第二PMOS 254继续传导电流，第二PMOS254所传导的电流确保节点244处的电压保持为高，进而第二反相器250的输出保持为高，并且正反馈过程继续。

作为示例，POR/UVLO系统220与其它电子组件(例如PWM生成器和栅极驱动器)结合使用。在一个实施例中，由处于逻辑高的第二反相器250提供的输出可以被用来开启这些组件并确保这些组件持续使用。

根据本发明的实施例，在某些情况下，诸如PWM生成器的组件可能消耗比电源210所提供的电流更多的电流。例如，在PWM生成器在节点218处从电源210接收电力的情况下，PWM生成器有时会消耗比电源210能够提供的电力更多的电力。因而，节点218处的电压开始从PWM生成器运行的高电压下降。一旦节点218处的电压降到预定电压Vuvlo之下，则第一PMOS 254开始关断。根据本发明的实施例，电压Vuvlo由下面的等式表达：

$\mathrm{Vuvlo}=\mathrm{Vzd}2+\frac{R1+R2+R3}{R1+R2}\mathrm{VT}\_M0$ (等式2)

根据等式2，Vzd2是第二齐纳电压，R1是第一电阻器222的电阻，R2是第二电阻器226的电阻，R3是第四电阻器229的电阻，VT_M0是第二PMOS 254的阈值电压。当第二PMOS 254减少传导电流时，流经第三电阻器242的电流减少，使得节点244处的电压下降。由于节点244处的电压降，且节点244连接到NMOS 240的栅极，所以NMOS 240减少了所传导的电流。作为第一正反馈环路的一部分，由NMOS 240传导的电流的减少减小了第一PMOS 254的电压Vgs。由于第一正反馈环路持续有效，所以第一PMOS 254最终关断，并且节点244处的电压减少到零。结果，第一反相器246的输出处于逻辑高，并且第二反相器250的输出处于逻辑低。在一个实施例中，处于逻辑高的第二反相器250提供的输出可以被用来关断其它电子组件，例如PWM生成器和栅极驱动器。

应当认识到本发明的实施例还提供了第二种反馈环路来确保可靠的UVLO。图3a中示出了如在本发明实施例所设置的条件下运行的第一NMOS 240的电压和第二反相器250的输出。

图3a是示出了根据本发明实施例的NMOS和第二反相器处的电压电平的时序图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。图3a示出了用于第一NMOS 240的栅极的第一电压图形310和用于第二反相器250的输出的第二电压图形320。如所见到的那样，在根据第一电压图形的电压首先从高降到低之后，根据第二电压图形的电压通常仅从高降到低。作为应用于本发明实施例的示例，在第二PMOS 240已经被关断之后，第二反相器250的输出被变为逻辑低。然而，在获得第二反相器250的输出处的逻辑低之前，常常不太可能总是关断PMOS 240。

图3b是图示了根据本发明另一实施例的NMOS和第二反相器处的电压电平的时序图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。图3b示出了用于第一NMOS 240的栅极的第一电压图形330和用于第二反相器250的输出的第二电压图形340。与图3a相对比，在第一NMOS处的电压电平达到低之前，第二反相器的输出电压下降到低。如从图3b所见，用于第二反相器250的输出的电压图形340首先从高降到低。结果，电压图形340没有与用于第一NMOS 240的电压图形330同步，并且如果第二反馈环路没有被包括在POR/UVLO系统220中，则第一NMOS 240会进入无效状态350。例如，当第二反相器250的输出产生逻辑低时，该输出被用来关断PWM生成器。然而，因为第一NMOS 240没有被关断，所以电压源210继续输送电流。电容器214和启动电阻器216对节点218处的电压再充电。由于节点218处的电压，第二PMOS 254会被导通。利用导通的PMOS 254，节点218处的电压可以落在Vstart和Vuvlo之间，即低于启动电压但是高于UVLO电压。第二反相器250的输出保持为逻辑低，并且第一NMOS 240进入不确定的状态，即，既不是完全导通也不是完全断开。因此，第一反馈环路自身没有提供可靠的UVLO功能。根据实施例，使用第二反馈环路来帮助防止不稳定状态并保证PWM生成器的正常功能。结果，PWM生成器被关断并且不能被重新启动。应当认识到，本发明提供了一种用于提供可靠UVLO功能的新颖系统。根据本发明的实施例，第二正反馈环路被用来保证UVLO功能的可靠性。

图3c是图示了根据本发明又一实施例的NMOS、第一PMOS和第二反相器处的电压电平的时序图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图2所示，第二正反馈环路被用来保证UVLO功能的可靠性。图3c示出了用于NMOS 240的第一电压图形360，用于第二反相器250的输出的第二电压图形370，以及用于第一PMOS 252的第三电压图形380。作为示例，如果在第一NMOS 240从高降到低之前，第二反相器250的输出从高降到低，则PWM生成器被第二反相器250的输出处的逻辑低所关断。当PWM生成器被关断并且不消耗电流时，电容器214和启动电阻器216对节点218处的电压再充电，使得节点218处的电压再次斜线上升。同时，处于逻辑低的第二反相器250的输出导通第一PMOS 252，并且减小第二PMOS 254的电压Vgs。由于Vgs电压的减小，第二PMOS向第三电阻器242输送较少的电流，并且节点244处的电压减小。节点244处的电压的减少减小了NMOS 240的Vgs。由于第二反馈环路持续有效，所以NMOS 240和第二PMOS 254变为完全关断，第一PMOS 252被导通，并且第二反相器250的输出保持为逻辑低。POR/UVLO系统220自身被切断，并且关断其它组件，例如PWM生成器以及其它组件。

如上文所述以及这里进一步强调的，虽然使用了选定的一组组件来示出POR/UVLO系统220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。例如，第四电阻器229可以从POR/UVLO系统220中被去除。在另一示例中，额外的二极管可以被用来修改启动电压和UVLO电压。

图4是本发明用于POR/UVLO方案的系统的替代性实施例的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图4所示，POR/UVLO系统1220连接到电源1210。电源1210包括电压源1212、启动电阻器1216和电容器1214。POR/UVLO系统1220包括第一电阻器1222、第二电阻器1226、第三电阻器1242、第四电阻器1229、第一齐纳二极管1230、第二齐纳二极管1234、第一二极管1235、第二二极管1237、第一PMOS 1252、第二PMOS 1254、NMOS 1240、第一反相器1246和第二反相器1250。作为示例，第一齐纳二极管以第一齐纳电压表征，并且第二齐纳二极管以第二齐纳电压表征。虽然使用了选定的一组组件来示出POR/UVLO系统220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。

根据本发明的实施例，在电源1210处，电压源1212连接到启动电阻器1216的一端。启动电阻器1216的另一端连接到节点1218。电容器1214一端接地，另一端连接到节点1218。电源1210的输出连接到节点1218。POR/UVLO系统1220接收节点1218处的电源。第一电阻器1222在节点1218处连接到电源1210，并且在节点1224处连接到第二电阻器1226。第一PMOS 1252的源极也连接到节点1218。第一PMOS 1252的漏极连接到节点1224。例如，当在PMOS 1252的栅极处存在适当量的电压时，在第一PMOS 1252的源极和漏极之间几乎不存在电阻，因而电阻器1222实质上被短路。第二电阻器1226连接到第二PMOS 1254的栅极，并且在节点1228处连接到第四电阻器1229。第四电阻器在节点1231处连接到第一齐纳二极管1230。第一齐纳二极管1230与第一二极管1237串联连接。第一二极管1237的另一端在节点1232处连接到第二齐纳二极管1234。第二齐纳二极管1234与第二二极管1235串联连接。第二二极管1235的另一端在节点1236处接地。NMOS 1240的漏极也连接到节点1232，NMOS 1240的源极接地。NMOS 1240的栅极在节点1244处连接到第三电阻器1242。第三电阻器1242在节点1246处连接到地。例如，当在NMOS 1240的栅极处存在适当量的电压时，在NMOS 1240的源极和漏极之间几乎不存在电阻，因而第二齐纳二极管1234实质上被短路。NMOS1240的栅极还连接到第一反相器1246并且在节点1244处连接到第二PMOS 1254的漏极。第二PMOS 1254的源极连接到节点1218。第二PMOS 1254的栅极连接到节点1228。第一反相器1246在节点1248处连接到第二反相器1250。第二反相器1250在节点1256处连接到第一PMOS1252的栅极。第二反相器1250提供用于POR/UVLO系统1220的输出信号。

根据本发明的实施例，POR/UVLO系统1220运行有两个正反馈环路。第一环路包括第二PMOS 1254、第一NMOS 1240、第一齐纳二极管1230、第二齐纳二极管1234、第一二极管1235、第二二极管1237、第二电阻器1226、第三电阻器1242和第四电阻器1229。第二环路包括第一PMOS 1252、第二PMOS 1254、NMOS 1240、第一反相器1246、第二反相器1250、第二齐纳二极管1230、第一二极管1235、第一电阻器1222、第二电阻器1226、第三电阻器1242和第四电阻器1229。

作为示例，当电源1210启动时，电压源1212通过启动电阻器1216对电容器1214充电。在启动期间，节点1218处的电压从零电压开始斜线上升。当节点1218处的电压低于第一和第二齐纳电压以及第一二极管1235和第二二极管1237的正向电压之和时，在节点1218和节点1224之间没有电流流动。结果，第一PMOS 1252导通，第二PMOS 1254关断，NMOS1240关断，第一反相器1246为逻辑高，并且第二反相器1250为逻辑低。

一旦节点1218处的电压达到预定的阈值电压Vstart，则第二PMOS1254导通并开始传导电流。根据本发明的实施例，阈值电压Vstart可以由下面的等式确定：

$\mathrm{Vstart}=\mathrm{Vzd}1+\mathrm{Vzd}2+\mathrm{Vd}1+\mathrm{Vd}2+\frac{R2+R3}{R2}\mathrm{VT}\_M0$ (等式3a)

根据等式3a，Vzd1和Vzd2是第一齐纳电压和第二齐纳电压。Vd1是第一二极管1235的正向电压，Vd2是第二二极管1237的正向电压，R2是第二电阻器1226的电阻，R3是第四电阻器1229的电阻，并且VT_M0是第二PMOS 1254的阈值电压。应当认识到，额外的二极管可以被添加到系统1220以修改启动电压的值。一旦达到了阈值电压，则第二PMOS1254导通并且开始传导电流。结果，在节点1242和地1246之间，电压Vr0开始上升。一旦电压Vr0达到NMOS 1240的阈值电压，则NMOS1240导通并且开始传导电流。由NMOS 1240传导的电流随着第一NMOS1240的栅极电压(节点1242处)增加而增加。作为流过NMOS 1240的电流增加的结果，由于流经第二电阻器1226的电流而形成了第二PMOS1254的Vgs(栅极和源极之间的电压，或者节点1218和节点1228之间的电压差)。随着第二PMOS 1254的Vgs增加，更多电流流过第三电阻器1242，进而增加了节点1244处的电压。

简言之，根据本发明的实施例形成了第一正反馈环路：来自电压源1210的较高电压使得第二PMOS 1254传导电流，由第二PMOS 1254传导的电流使得NMOS 1240传导电流，由NMOS 1240传导的电流使得第二PMOS 1254传导更多的电流，进而正反馈过程继续。当第一NMOS 1240完全导通时，第二齐纳二极管1234被NMOS 1240短路。作为第二齐纳二极管1234短路的结果，第二PMOS 1254的栅极电压Vgs足够大，以确保节点1244处的电压基本上等于节点1218处的电压。由于节点1244处的电压，第一反相器1245为逻辑低，并且第二反相器1250为逻辑高。第二反相器1250的输出在节点1256处被提供给第一PMOS 1252。

由第二反相器1250提供的节点1256处的电压导通或断开第一PMOS1252。当第二反相器1250的输出是逻辑高时，第一PMOS 1252被关断，即，第一PMOS 1252不传导电流。第一PMOS 1252被关断确保了第二PMOS 1254处于导通状态并继续传导电流，并且第二反相器1250的输出保持逻辑高。简言之，根据本发明的实施例形成了第二反馈环路：从第二反相器1250输出的高逻辑确保了第一PMOS 1252被关断，第一PMOS1252被关断使得第二PMOS 1254继续传导电流，第二PMOS 1254所传导的电流确保节点1244处的电压保持为高，进而第二反相器1250的输出保持为高，并且正反馈过程继续。

作为示例，POR/UVLO系统1220与其它电子组件(例如PWM生成器和栅极驱动器)结合使用。由处于逻辑高的第二反相器1250提供的输出可以被用来开启这些组件并确保这些组件持续使用。

根据本发明的实施例，诸如PWM生成器的组件可能消耗比电源1210所提供的电流更多的电流。因而，节点1218处的电压开始从PWM生成器运行的高电压下降。一旦节点1218处的电压降到预定电压Vuvlo之下，则第一PMOS 1254开始关断。根据本发明的实施例，电压Vuvlo由下面的等式表达：

$\mathrm{Vuvlo}=\mathrm{Vzd}2+\mathrm{Vd}2+\frac{R1+R2+R3}{R1+R2}\mathrm{VT}\_M0$ (等式4a)

根据等式4a，Vzd2是第二齐纳电压，Vd2是第二二极管1237的正向电压，R1是第一电阻器1222的电阻，R2是第二电阻器1226的电阻，R3是第四电阻器1229的电阻，VT_M0是第二PMOS 1254的阈值电压。当第二PMOS 1254减少传导电流时，流经第三电阻器1242的电流减少，使得节点1244处的电压下降。由于节点1244处的电压降，且节点1244连接到NMOS 1240的栅极，所以NMOS 1240减少了所传导的电流。作为第一正反馈环路的一部分，由NMOS 1240传导的电流的减少减小了第一PMOS1254的电压Vgs。由于第一正反馈环路持续有效，所以第一PMOS 1254最终关断，并且节点1244处的电压减少到零。结果，第一反相器1246处于逻辑高，并且第二反相器1250处于逻辑低。

虽然使用了选定的一组组件来示出POR/UVLO系统1220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。例如，第四电阻器1229可以从POR/UVLO系统1220中被去除。在另一示例中，第一二极管1235和第二二极管1237可以从系统1220中被去除，以获得本发明的替代性实施例。在又一示例中，额外的二极管可以被串联添加到第一和第二二极管中，以修改POR/UVLO系统1220的操作参数。此外，替代性配置中的PMOS和NMOS可以被用来实现本发明的替代性实施例。

图5是本发明利用两个NMOS和一个PMOS实现的用于POR/UVLO方案的系统的替代性实施例的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。系统500包括电源510和POR/UVLO系统550。电源包括电压源504、启动电阻器506和电容器502。POR/UVLO系统550包括第一二极管514、第二二极管518、第一齐纳二极管512、第二齐纳二极管516、第一电阻器524、第二电阻器522、第三电阻器520、第四电阻器530、PMOS 532、第一NMOS 528、第二NMOS 526、第一反相器534和第二反相器536。虽然使用了选定的一组组件来示出POR/UVLO系统550，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。例如，第一二极管514和第二二极管518可以被去除。

根据图5，电源510在节点511处将电力提供给POR/UVLO系统550。电压源504串联连接到启动电阻器506，启动电阻器506连接到电容器502和节点511。节点511连接到第一齐纳二极管512、PMOS 532的源极和第四电阻器540。第一齐纳二极管512与第一二极管514串联连接。第一二极管514与第二齐纳二极管516串联连接。齐纳二极管516与第二二极管518串联连接。第二二极管518与第三电阻器520串联连接。第三电阻器520连接到第二电阻器522和第一NMOS 528的栅极。第一NMOS528的源极连接到地。第一NMOS 528的漏极连接到第四电阻器540、PMOS 532的栅极和第一反相器534的输入。第二电阻器连接到第二NMOS 526的漏极和第一电阻器524。第一电阻器524连接到地。第二NMOS 526的源极连接到地。第二NMOS 526的栅极连接到第二反相器526的输出。第二反相器526的输入连接到第一反相器534的输出。第二反相器526提供用于POR/UVLO系统550的输出信号。

根据本发明的实施例，POR/UVLO系统550与图2的POR/UVLO系统220的操作基本相同，都使用两个正反馈环路。例如，第一反馈环路包括第一齐纳二极管512、第一二极管514、第二齐纳二极管516、第二二极管518、第三电阻器520、第一电阻器524、第二电阻器522、第四电阻器540、PMOS 532和第一NMOS 528。第二反馈环路包括第一齐纳二极管512、第一二极管514、第三电阻器520、第一电阻器524、第二电阻器522、第四电阻器540、PMOS 532、第一NMOS 528、第二NMOS 526、第一反相器534和第二反相器536。根据一个实施例，两个反馈环路的操作与根据图4所示实施例的两个反馈环路的操作基本相同。

图6是本发明用于POR/UVLO方案的系统的替代性实施例的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图6所示，POR/UVLO系统2220连接到电源221O。电源2210包括电压源2212、启动电阻器2216和电容器2214。POR/UVLO系统2220包括第二电阻器2226、第三电阻器2242、第四电阻器2229、第一齐纳二极管2230、第二齐纳二极管2234、第一二极管2235、第二二极管2237、第三二极管2222、第一PMOS 2252、第二PMOS 2254、NMOS 2240、第一反相器2246和第二反相器2250。作为示例，第一齐纳二极管以第一齐纳电压表征，并且第二齐纳二极管以第二齐纳电压表征。虽然使用了选定的一组组件来示出POR/UVLO系统2220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。

根据本发明的实施例，在电源2210处，电压源2212连接到启动电阻器2216的一端。启动电阻器2216的另一端连接到节点2218。电容器2214一端接地，另一端连接到节点2218。电源2210的输出连接到节点2218。POR/UVLO系统2220接收节点2218处的电源。第三二极管2222在节点2218处连接到电源2210，并且在节点2224处连接到第二电阻器2226。第一PMOS 2252的源极也连接到节点2218。第一PMOS 2252的漏极连接到节点2224。例如，当在第一PMOS 2252的栅极处存在适当量的电压时，在第一PMOS 2252的源极和漏极之间几乎不存在电阻，因而第三二极管2222实质上被短路。第二电阻器2226连接到第二PMOS 2254的栅极，并且在节点2228处连接到第四电阻器2229。第四电阻器在节点2231处连接到第一齐纳二极管2230。第一齐纳二极管2230与第一二极管2237串联连接。第一二极管2237的另一端在节点2232处连接到第二齐纳二极管2234。第二齐纳二极管2234与第二二极管2235串联连接。第二二极管2235的另一端在节点2236处接地。NMOS 2240的漏极也连接到节点2232，NMOS 2240的源极接地。NMOS 2240的栅极在节点2244处连接到第三电阻器2242。第三电阻器2242在节点2246处连接到地。例如，当在NMOS 2240的栅极处存在适当量的电压时，在NMOS 2240的源极和漏极之间几乎不存在电阻，因而第二齐纳二极管2234实质上被短路。NMOS2240的栅极还连接到第一反相器2246并且在节点2244处连接到第二PMOS 2254的漏极。第二PMOS 2254的源极连接到节点2218。第二PMOS 2254的栅极连接到节点2228。第一反相器2246在节点2248处连接到第二反相器2250。第二反相器2250在节点2256处连接到第一PMOS2252的栅极。第二反相器2250提供用于POR/UVLO系统2220的输出信号。

根据本发明的实施例，POR/UVLO系统2220运行有两个正反馈环路。第一环路包括第二PMOS 2254、第一NMOS 2240、第一齐纳二极管2230、第二齐纳二极管2234、第一二极管2235、第二二极管2237、第二电阻器2226、第三电阻器2242和第四电阻器2229。第二环路包括第一PMOS 2252、第二PMOS 2254、NMOS 2240、第一反相器2246、第二反相器2250、第二齐纳二极管2230、第一二极管2235、第三二极管2222、第二电阻器2226、第三电阻器2242和第四电阻器2229。

作为示例，当电源2210启动时，电压源2212通过启动电阻器2216对电容器2214充电。在启动期间，节点2218处的电压从零电压开始斜线上升。当节点2218处的电压低于第一和第二齐纳电压以及第一二极管2235和第二二极管2237的正向电压之和时，在节点2218和节点2224之间没有电流流动。结果，第一PMOS 2252导通，第二PMOS 2254关断，NMOS2240关断，第一反相器2246为逻辑高，并且第二反相器2250为逻辑低。

一旦节点2218处的电压达到预定的阈值电压Vstart，则第二PMOS2254导通并开始传导电流。根据本发明的实施例，阈值电压Vstart可以由下面的等式确定：

$\mathrm{Vstart}=\mathrm{Vzd}1+\mathrm{Vzd}2+\mathrm{Vd}1+\mathrm{Vd}2+\mathrm{Vd}3+\frac{R2+R3}{R2}\mathrm{VT}\_M0$ (等式3b)

根据等式3b，Vzd1和Vzd2是第一齐纳电压和第二齐纳电压。Vd1是第一二极管2235的正向电压，Vd2是第二二极管2237的正向电压，Vd3是第三二极管2222的正向电压，R2是第二电阻器2226的电阻，R3是第四电阻器2229的电阻，并且VT_M0是第二PMOS 2254的阈值电压。应当认识到，额外的二极管可以被添加到系统2220以修改启动电压的值。一旦达到了阈值电压，则第二PMOS 2254导通并且开始传导电流。结果，在节点2242和地2246之间，电压Vr0开始上升。一旦电压Vr0达到NMOS 2240的阈值电压，则NMOS 2240导通并且开始传导电流。由NMOS 2240传导的电流随着第一NMOS 2240的栅极电压(节点2242处)增加而增加。作为流过NMOS 2240的电流增加的结果，由于流经第二电阻器2226的电流而形成了第二PMOS 2254的Vgs(栅极和源极之间的电压，或者节点2218和节点2228之间的电压差)。随着第二PMOS 2254的Vgs增加，更多电流流过第三电阻器2242，进而增加了节点2244处的电压。

简言之，根据本发明的实施例形成了第一正反馈环路：来自电压源2210的较高电压使得第二PMOS 2254传导电流，由第二PMOS 2254传导的电流使得NMOS 2240传导电流，由NMOS 2240传导的电流使得第二PMOS 2254传导更多的电流，进而正反馈过程继续。当第一NMOS 2240完全导通时，第二齐纳二极管2234被NMOS 2240短路。作为第二齐纳二极管2234短路的结果，第二PMOS 2254的栅极电压Vgs足够大，以确保节点2244处的电压基本上等于节点2218处的电压。由于节点2244处的电压，第一反相器2245为逻辑低，并且第二反相器2250为逻辑高。第二反相器2250的输出在节点2256处被提供给第一PMOS 2252。

由第二反相器2250提供的节点2256处的电压导通或断开第一PMOS2252。当第二反相器2250的输出是逻辑高时，第一PMOS 2252被关断，即，第一PMOS 2252不传导电流。第一PMOS 2252被关断确保了第二PMOS 2254处于导通状态并继续传导电流，并且第二反相器2250的输出保持逻辑高。简言之，根据本发明的实施例形成了第二反馈环路：从第二反相器2250输出的高逻辑确保了第一PMOS 2252被关断，第一PMOS2252被关断使得第二PMOS 2254继续传导电流，第二PMOS 2254所传导的电流确保节点2244处的电压保持为高，进而第二反相器2250的输出保持为高，并且正反馈过程继续。

作为示例，POR/UVLO系统2220与其它电子组件(例如PWM生成器和栅极驱动器)结合使用。由处于逻辑高的第二反相器2250提供的输出可以被用来开启这些组件并确保这些组件持续使用。

根据本发明的实施例，诸如PWM生成器的组件可能消耗比电源2210所提供的电流更多的电流。因而，节点2218处的电压开始从PWM生成器运行的高电压下降。一旦节点2218处的电压降到预定电压Vuvlo之下，则第一PMOS 2254开始关断。根据本发明的实施例，电压Vuvlo由下面的等式表达：

$\mathrm{Vuvlo}=\mathrm{Vzd}2+\mathrm{Vd}2+\mathrm{Vd}3+\frac{R2+R3}{R2}\mathrm{VT}\_M0$ (等式4b)

根据等式4b，Vzd2是第二齐纳电压，Vd2是第二二极管2237的正向电压，Vd3是第三二极管2222的正向电压，R2是第二电阻器2226的电阻，R3是第四电阻器2229的电阻，VT_M0是第二PMOS 2254的阈值电压。当第二PMOS 2254减少传导电流时，流经第三电阻器2242的电流减少，使得节点2244处的电压下降。由于节点2244处的电压降，且节点2244连接到NMOS 2240的栅极，所以NMOS 2240减少了所传导的电流。作为第一正反馈环路的一部分，由NMOS 2240传导的电流的减少减小了第一PMOS 2254的电压Vgs。由于第一正反馈环路持续有效，所以第一PMOS 2254最终关断，并且节点2244处的电压减少到零。结果，第一反相器2246处于逻辑高，并且第二反相器2250处于逻辑低。

虽然使用了选定的一组组件来示出POR/UVLO系统2220，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。例如，第四电阻器2229可以从POR/UVLO系统2220中被去除。在另一示例中，第一二极管2235和第二二极管2237可以从系统2220中被去除，以获得本发明的替代性实施例。在又一示例中，额外的二极管可以被串联添加到第一和第二二极管中，以修改POR/UVLO系统2220的操作参数。此外，替代性配置中的PMOS和NMOS可以被用来实现本发明的替代性实施例。

图7是本发明利用两个NMOS和一个PMOS实现的用于POR/UVLO方案的系统的替代性实施例的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。系统1500包括电源1510和POR/UVLO系统1550。电源包括电压源1504、启动电阻器1506和电容器1502。POR/UVLO系统1550包括第一二极管1514、第二二极管1518、第三二极管1524、第一齐纳二极管1512、第二齐纳二极管1516、第二电阻器1522、第三电阻器1520、第四电阻器1530、PMOS 1532、第一NMOS1528、第二NMOS 1526、第一反相器1534和第二反相器1536。虽然使用了选定的一组组件来示出POR/UVLO系统1550，但是可以有许多替代物、修改形式和变化形式。例如，一些组件可以被扩展和/或被合并。可以在上面提到的组件中插入其他组件。取决于实施例，组件的安排可以交换，另一些组件可以被替代。例如，第一二极管1514和第二二极管1518可以被去除。

根据图7，电源1510在节点1511处将电力提供给POR/UVLO系统1550。电压源1504串联连接到启动电阻器1506，启动电阻器1506连接到电容器1502和节点1511。节点1511连接到第一齐纳二极管1512、PMOS1532的源极和第四电阻器1540。第一齐纳二极管1512与第一二极管1514串联连接。第一二极管1514与第二齐纳二极管1516串联连接。齐纳二极管1516与第二二极管1518串联连接。第二二极管1518与第三电阻器1520串联连接。第三电阻器1520连接到第二电阻器1522和第一NMOS1528的栅极。第一NMOS 1528的源极连接到地。第一NMOS 1528的漏极连接到第四电阻器1540、PMOS 1532的栅极和第一反相器1534的输入。第二电阻器连接到第二NMOS 1526的漏极和第三二极管1524。第三二极管1524连接到地。第二NMOS 1526的源极连接到地。第二NMOS 1526的栅极连接到第二反相器1526的输出。第二反相器1526的输入连接到第一反相器1534的输出。第二反相器1526提供用于POR/UVLO系统1220的输出信号。

根据本发明的实施例，POR/UVLO系统1550与图2的POR/UVLO系统1220的操作基本相同，都使用两个正反馈环路。例如，第一反馈环路包括第一齐纳二极管1512、第一二极管1514、第二齐纳二极管1516、第二二极管1518、第三电阻器1520、第三二极管1524、第二电阻器1522、第四电阻器1540、PMOS 1532和第一NMOS 1528。第二反馈环路包括第一齐纳二极管1512、第一二极管1514、第三电阻器1520、第三二极管1524、第二电阻器1522、第四电阻器1540、PMOS 1532、第一NMOS1528、第二NMOS 1526、第一反相器1534和第二反相器1536。根据一个实施例，两个反馈环路的操作与根据图4所示实施例的两个反馈环路的操作基本相同。

如上所述以及这里进一步强调的，图2、4、5、6和7仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。例如，图2、4和/或5中的一些或全部齐纳二极管可以被其它类型的稳压器二极管替代。在一个实施例中，稳压器二极管是齐纳二极管。在别的实施例中，稳压器二极管是雪崩二极管。

根据实施例，本发明提出了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压。此外，该系统包括与第一电阻相关联的第一电阻器。第一电阻器包括第五终端和第六终端，第五终端被配置接收输入电压。该系统还包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端。此外，该系统包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压。而且，该系统包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。该系统还包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端，第十四终端被偏置到所述预定电压。在该系统中，第一栅极耦合到第四终端和第十三终端以产生第一信号。第一信号能够与上电复位或欠压锁定中的至少一个相关联。第二栅极耦合到第八终端和第十二终端。并且第一终端、第十终端和第十一终端彼此耦合。例如，该系统是根据图2和/或图4实现的。

根据替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压。此外，该系统包括与第一电阻相关联的第一电阻器。第一电阻器包括第五终端和第六终端，第五终端被配置接收输入电压。该系统还包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端。此外，该系统包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压。而且，该系统包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。该系统还包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端，第十四终端耦合到第二终端。而且，该系统包括第三晶体管，第三晶体管包第三栅极、第十五终端和第十六终端。第十五终端被配置接收输入电压，并且第十六终端耦合到第六终端。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。该系统还包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极。在该系统中，第一栅极耦合到第四终端和第十三终端。第二栅极耦合到第八终端和第十二终端。第一终端、第十终端和第十一终端彼此耦合。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。例如，该系统是根据图2和/或图4实现的。

根据另一替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压。该系统还包括第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极。第二栅极耦合到第一漏极，并且第二源极被偏置到所述预定电压。此外，该系统包括第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极。第三源极被偏置到预定电压。此外，该系统包括第一电阻器，第一电阻器包括第一终端和第二终端。第一终端被偏置到所述预定电压。该系统还包括第二电阻器。第二电阻器包括第三终端和第四终端。第三终端耦合到第二终端。第四终端耦合到第一栅极。该系统还包括第三电阻器。第三电阻器包括第五终端和第六终端。第五终端耦合到第四终端。该系统还包括第四电阻器，第四电阻器包括第七终端和第八终端。第八终端被配置接收输入电压。第七终端耦合到第二栅极。该系统还包括第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端。第九终端耦合到第六终端。第十终端耦合到第二漏极。该系统还包括第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。第十一终端耦合到第十终端。第十二终端被配置接收输入电压。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。第一反相器输入耦合到第一漏极。此外，该系统包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。在该系统中，第二反相器输出被配置产生信号。所述信号能够与上电复位或欠压锁定中的至少一个相关联。例如，该系统是根据图5实现的。

根据另一替代性实施例，本发明提出了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端。第二终端被偏置到预定电压。此外，该系统包括第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端。第三终端被配置接收输入电压。该系统还包括与正向电压相关联的第一二极管。第一二极管包括第五终端和第六终端。第五终端被配置接收输入电压。此外，该系统包括与第二电阻相关联的第二电阻器。第二电阻器包括第七终端和第八终端。第七终端耦合到第六终端。该系统还包括与第一齐纳电压相关联的第一齐纳二极管。第一齐纳二极管包括第九终端和第十终端。第九终端被偏置到所述预定电压。该系统还包括与第二齐纳电压相关联的第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。此外，该系统包括与第三电阻相关联的第三电阻器。第三电阻器包括第十三终端和第十四终端。第十四终端耦合到第二终端。此外，该系统包括第三晶体管，第三晶体管包括第三栅极、第十五终端和第十六终端。第十五终端被配置接收输入电压。第十六终端耦合到第六终端。该系统还包括第一反相器，第一反相器包括第一反相器输入和第一反相器输出。而且，该系统包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。第一栅极耦合到第四终端和第十三终端。第二栅极耦合到第八终端和第十二终端。第一终端、第十终端和第十一终端彼此耦合。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。例如，该系统是根据图6实现的。

根据另一替代性实施例，本发明提供了一种用于提供上电复位与欠压锁定信号的系统。该系统包括第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压。此外，该系统包括第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极。第二栅极耦合到第一漏极，并且第二源极被配置接收输入电压。该系统还包括第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极。第三源极被偏置到所述预定电压。该系统还包括第一二极管，第一二极管包括第一终端和第二终端。第一终端被偏置到所述预定电压。此外，该系统包括第二电阻器。第二电阻器包括第三终端和第四终端。第三终端耦合到第二终端。第四终端耦合到第一栅极。该系统还包括第三电阻器，第三电阻器包括第五终端和第六终端。第五终端耦合到第四终端。而且，该系统包括第四电阻器，第四电阻器包括第七终端和第八终端。第八终端被配置接收输入电压。第七终端耦合到第二栅极。该系统还包括第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端。第九终端耦合到第六终端，并且第十终端耦合到第二漏极。此外，该系统包括第二齐纳二极管。第二齐纳二极管包括第十一终端和第十二终端。第十一终端耦合到第十终端。第十二终端被配置接收输入电压。该系统还包括第一反相器。第一反相器包括第一反相器输入和第一反相器输出。第一反相器输入耦合到第一漏极。该系统还包括第二反相器，第二反相器包括第二反相器输入和第二反相器输出。第二反相器输入耦合到第一反相器输出。第二反相器输出耦合到第三栅极。第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。例如，该系统是根据图7实现的。

以本发明的方式，可以获得超过传统技术的许多优点。应当认识到，本发明的某些实施例提供了用于POR/UVLO方案的系统与方法，其提供了更低的功耗和更好的可靠性。根据本发明的实施例，使用两个正反馈环路来确保UVLO功能的可靠性。

应当理解这里描述的示例和实施例仅仅是示例性的，本领域技术人员根据这些实施例可以构思出多种修改形式或改进形式，并且这些修改或改进也被包括在本申请的精神和权利要求的范围之内。

Claims (26)

1.一种用于提供上电复位与欠压锁定信号的系统，该系统包括：

第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压；

第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压；

与第一电阻相关联的第一电阻器，第一电阻器包括第五终端和第六终端，第五终端被配置接收所述输入电压；

与第二电阻相关联的第二电阻器，第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端；

与第一齐纳电压相关联的第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压；

与第二齐纳电压相关联的第二齐纳二极管，第二齐纳二极管包括第十一终端和第十二终端；

与第三电阻相关联的第三电阻器，第三电阻器包括第十三终端和第十四终端，第十四终端被偏置到所述预定电压；

其中：

第一栅极耦合到第四终端和第十三终端以产生第一信号，第一信号能够与上电复位或欠压锁定中的至少一个相关联；

第二栅极耦合到第八终端和第十二终端；

第一终端、第十终端和第十一终端彼此耦合。

2.如权利要求1所述的系统，其中所述输入电压高于所述预定电压。

3.如权利要求1所述的系统，其中第一晶体管是NMOS晶体管，并且第二晶体管是PMOS晶体管。

4.如权利要求1所述的系统，其中第一齐纳电压和第二齐纳电压相同。

5.如权利要求1所述的系统，其中第一齐纳电压和第二齐纳电压不同。

6.如权利要求1所述的系统，其中所述预定电压是地电压。

7.如权利要求1所述的系统，其中：

第一终端是第一漏极且第二终端是第一源极；

第三终端是第二源极且第四终端是第二漏极。

8.如权利要求1所述的系统，其中如果所述输入电压在第一阈值电压之下，则第一信号与第一状态相关联。

9.如权利要求8所述的系统，其中如果所述输入电压在第二阈值电压之上，则所述第一信号与第二状态相关联，第二阈值电压高于第一阈值电压。

10.如权利要求9所述的系统，其中第一状态涉及关断耦合到所述系统的一个或多个设备，第二状态涉及接通耦合到所述系统的一个或多个设备。

11.如权利要求1所述的系统，还包括电源，其中所述电源包括：

与启动电阻相关联的启动电阻器，所述启动电阻器包括第十五终端和第十六终端；

与电容相关联的电容器，所述电容器包括第十七终端和第十八终端，第十七终端耦合到第十六终端，第十八终端被偏置到所述预定电压；

其中所述电源在第十六终端处提供所述输入电压。

12.如权利要求1所述的系统，还包括：

第三晶体管，第三晶体管包第三栅极、第十五终端和第十六终端，第十五终端被配置接收所述输入电压，并且第十六终端耦合到第六终端；

第一反相器，第一反相器包括第一反相器输入和第一反相器输出；

第二反相器，第二反相器包括第二反相器输入和第二反相器输出，第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极。

13.如权利要求12所述的系统，其中如果所述输入电压低于第一阈值电压，则第二反相器输出提供指示第一状态的第二信号，第一状态涉及关断耦合到所述系统的一个或多个设备。

14.如权利要求13所述的系统，其中如果所述输入电压高于第二阈值电压，则第二反相器输出提供指示第二状态的第二信号，第二状态涉及接通耦合到所述系统的一个或多个设备。

15.如权利要求14所述的系统，其中第一阈值电压低于第二阈值电压。

16.如权利要求1所述的系统，还包括第一二极管，其中第一终端通过第一二极管耦合到第十终端。

17.如权利要求16所述的系统，还包括第二二极管，其中第九终端通过第二二极管耦合到第二终端。

18.一种用于提供上电复位与欠压锁定信号的系统，该系统包括：

第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压；

第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压；

与第一电阻相关联的第一电阻器，第一电阻器包括第五终端和第六终端，第五终端被配置接收所述输入电压；

与第二电阻相关联的第二电阻器，第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端；

与第一齐纳电压相关联的第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压；

与第二齐纳电压相关联的第二齐纳二极管，第二齐纳二极管包括第十一终端和第十二终端；

与第三电阻相关联的第三电阻器，第三电阻器包括第十三终端和第十四终端，第十四终端耦合到第二终端；

第三晶体管，第三晶体管包第三栅极、第十五终端和第十六终端，第十五终端被配置接收所述输入电压，并且第十六终端耦合到第六终端；

第一反相器，第一反相器包括第一反相器输入和第一反相器输出；

第二反相器，第二反相器包括第二反相器输入和第二反相器输出，第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极；

其中：

第一栅极耦合到第四终端和第十三终端；

第二栅极耦合到第八终端和第十二终端；

第一终端、第十终端和第十一终端彼此耦合；

第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。

19.如权利要求18所述的系统，其中：

如果所述输入电压低于第一阈值电压，则所述信号涉及关断耦合到所述系统的一个或多个设备；

如果所述输入电压高于第二阈值电压，则所述信号涉及接通耦合到所述系统的一个或多个设备。

20.一种用于提供上电复位与欠压锁定信号的系统，该系统包括：

第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压；

第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极，第二栅极耦合到第一漏极，并且第二源极被配置接收输入电压；

第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极，第三源极被偏置到所述预定电压；

第一电阻器，第一电阻器包括第一终端和第二终端，第一终端被偏置到所述预定电压；

第二电阻器，第二电阻器包括第三终端和第四终端，第三终端耦合到第二终端，并且第四终端耦合到第一栅极；

第三电阻器，第三电阻器包括第五终端和第六终端，第五终端耦合到第四终端；

第四电阻器，第四电阻器包括第七终端和第八终端，第八终端被配置接收所述输入电压，并且第七终端耦合到第二栅极；

第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端，第九终端耦合到第六终端，第十终端耦合到第二漏极；

第二齐纳二极管，第二齐纳二极管包括第十一终端和第十二终端，第十一终端耦合到第十终端，并且第十二终端被配置接收所述输入电压；

第一反相器，第一反相器包括第一反相器输入和第一反相器输出，第一反相器输入耦合到第一漏极；

第二反相器，第二反相器包括第二反相器输入和第二反相器输出，第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极；

其中第二反相器输出被配置产生信号，所述信号能够与上电复位与欠压锁定中的至少一个相关联。

21.如权利要求20所述的系统，其中：

第一晶体管和第三晶体管是NMOS晶体管；

第二晶体管是PMOS晶体管。

22.如权利要求20所述的系统，其中：

如果所述输入电压高于第一阈值电压，则所述信号指示第一状态，第一状态涉及接通耦合到所述系统的多个组件；

如果所述输入电压低于第二阈值电压，则所述信号指示第二状态，第二状态涉及关断耦合到所述系统的多个组件；

第一阈值电压高于第二阈值电压。

23.如权利要求20所述的系统，还包括第一二极管，其中第十终端通过第一二极管耦合到第十一终端。

24.如权利要求23所述的系统，还包括第二二极管，其中第九终端通过第二二极管耦合到第六终端。

25.一种用于提供上电复位与欠压锁定信号的系统，该系统包括：

第一晶体管，第一晶体管包括第一栅极、第一终端和第二终端，第二终端被偏置到预定电压：

第二晶体管，第二晶体管包括第二栅极、第三终端和第四终端，第三终端被配置接收输入电压；

与正向电压相关联的第一二极管，第一二极管包括第五终端和第六终端，第五终端被配置接收所述输入电压；

与第二电阻相关联的第二电阻器，第二电阻器包括第七终端和第八终端，第七终端耦合到第六终端；

与第一齐纳电压相关联的第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端，第九终端被偏置到所述预定电压；

与第二齐纳电压相关联的第二齐纳二极管，第二齐纳二极管包括第十一终端和第十二终端；

与第三电阻相关联的第三电阻器，第三电阻器包括第十三终端和第十四终端，第十四终端耦合到第二终端；

第三晶体管，第三晶体管包括第三栅极、第十五终端和第十六终端，第十五终端被配置接收所述输入电压，并且第十六终端耦合到第六终端；

第一反相器，第一反相器包括第一反相器输入和第一反相器输出；

第二反相器，第二反相器包括第二反相器输入和第二反相器输出，第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极；

其中：

第一栅极耦合到第四终端和第十三终端；

第二栅极耦合到第八终端和第十二终端；

第一终端、第十终端和第十一终端彼此耦合；

第二反相器输出被配置产生信号，所述信号能够与上电复位或欠压锁定中的至少一个相关联。

26.一种用于提供上电复位与欠压锁定信号的系统，该系统包括：

第一晶体管，第一晶体管包括第一栅极、第一源极和第二漏极，第一源极被偏置到预定电压；

第二晶体管，第二晶体管包括第二栅极、第二源极和第二漏极，第二栅极耦合到第一漏极，并且第二源极被配置接收输入电压；

第三晶体管，第三晶体管包括第三栅极、第三源极和第三漏极，第三源极被偏置到所述预定电压；

第一二极管，第一二极管包括第一终端和第二终端，第一终端被偏置到所述预定电压；

第二电阻器，第二电阻器包括第三终端和第四终端，第三终端耦合到第二终端，并且第四终端耦合到第一栅极；

第三电阻器，第三电阻器包括第五终端和第六终端，第五终端耦合到第四终端；

第四电阻器，第四电阻器包括第七终端和第八终端，第八终端被配置接收所述输入电压，并且第七终端耦合到第二栅极；

第一齐纳二极管，第一齐纳二极管包括第九终端和第十终端，第九终端耦合到第六终端，并且第十终端耦合到第二漏极；

第二齐纳二极管，第二齐纳二极管包括第十一终端和第十二终端，第十一终端耦合到第十终端，并且第十二终端被配置接收所述输入电压；

第一反相器，第一反相器包括第一反相器输入和第一反相器输出，第一反相器输入耦合到第一漏极；

第二反相器，第二反相器包括第二反相器输入和第二反相器输出，第二反相器输入耦合到第一反相器输出，并且第二反相器输出耦合到第三栅极；

其中第二反相器输出被配置产生信号，所述信号能够与上电复位和欠压锁定中的至少一个相关联。

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