CN117475919A - 一种像素电路 - Google Patents

Abstract

本申请公开了像素电路，包括：像素电路的工作阶段包括写入阶段和保持阶段，像素电路包括：驱动晶体管串联于第一电源线与第二电源线之间；补偿晶体管的源极和漏极中的一者连接于驱动晶体管的栅极，补偿晶体管的源极和漏极中的另一者连接于驱动晶体管的源极和漏极中的一者；第一复位晶体管连接在复位信号线和驱动晶体管的栅极之间，第一复位晶体管包括串联的第一子晶体管和第二子晶体管，第一子晶体管和第二子晶体管之间具有第一节点；并联的升压电容和存储电容，升压电容的一端和存储电容的一端连接于驱动晶体管的栅极和第一复位晶体管的源极和漏极中的一者之间。本申请提高了帧内亮度的均一性。

Description

一种像素电路

技术领域

本申请涉及显示面板的驱动技术领域，具体涉及一种像素电路。

背景技术

有机发光二极管(OLED Lighting Emitting Diode，OLED)具有制备工艺简单、成本低、发光效率高、易形成柔性结构、低功耗、高色饱和度以及广视角等优点，利用OLED的显示技术已经成为一种重要的显示技术。

OLED是电流型发光器件，其主要包括阳极、阴极以及有机材料功能层。OLED主要的工作原理是：有机材料功能层在阳极和阴极形成的电场的驱动下，通过载流子注入和复合而发光。但是，随着使用者对显示屏幕的功耗要求越来越高，为了降低显示屏幕的功耗，有些技术会采用低温多晶氧化物(Low Temperature Poly-Oxide，LTPO)基板的工艺使用低频驱动来降低显示面板的驱动功耗，从而延长待机时间，但是，在低频驱动时会存在一定的黑色画面不黑，导致出现亮点不良的问题。

发明内容

本申请实施例提供一种像素电路，能够改善亮点不良从而提高显示效果。

本申请实施例提供一种像素电路，所述像素电路的工作阶段包括写入阶段和保持阶段，所述像素电路包括：

驱动晶体管，所述驱动晶体管串联于第一电源线与第二电源线之间；

补偿晶体管，所述补偿晶体管的源极和漏极中的一者连接于所述驱动晶体管的栅极，所述补偿晶体管的源极和漏极中的另一者连接于所述驱动晶体管的源极和漏极中的一者；

第一复位晶体管，所述第一复位晶体管连接在复位信号线和所述驱动晶体管的栅极之间，所述第一复位晶体管包括串联的第一子晶体管和第二子晶体管，所述第一子晶体管和第二子晶体管之间具有第一节点；

并联的升压电容和存储电容，所述升压电容的一端和所述存储电容的一端连接于所述驱动晶体管的栅极和所述第一复位晶体管的源极和漏极中的一者之间；

其中，所述补偿晶体管的沟道类型与所述第一复位晶体管的沟道类型相同，所述驱动晶体管的沟道类型与所述补偿晶体管的沟道类型不同。

本申请实施例提供了一种像素电路，本申请提供的像素电路及显示面板，可以通过缩小驱动晶体管的栅极与第一节点之间的压差，减小了驱动晶体管的栅极漏电流，使得流经驱动晶体管的发光电流更为恒定，进而提高了帧内亮度的均一性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的像素电路的一种电路示意图；

图2是本申请实施例提供的像素电路的另一种电路示意图；

图3是本申请实施例提供的像素电路的另一种电路示意图；

图4是本申请实施例提供的像素电路的另一种电路示意图；

图5是本申请实施例提供的一种时序示意图；

图6是本申请实施例提供的另一种时序示意图；

图7是本申请实施例提供的另一种时序示意图；

图8是本申请实施例提供的另一种时序示意图；

图9是本申请实施例提供的另一种时序示意图；

图10是本申请实施例提供的另一种时序示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“一端”“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

本申请实施例中的显示面板可以用于手机、平板电脑、桌面型计算机、膝上型计算机、电子阅读器、手持计算机、电子展示屏、笔记本电脑、超级移动个人计算机(Ultra-mobile Personal Computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(PersonalDigital Assistant，PDA)、增强现实(Augmented Reality，AR)\虚拟现实(VirtualReality，VR)设备、媒体播放器、可穿戴设备、数码相机、车载导航仪等。

本申请的实施例提供的电路结构中，第一节点、第二节点等节点并非表示实际存在的部件，而是表示电路图中相关耦接的汇合点，也就是说，这些节点是由电路图中相关耦接的汇合点等效而成的节点。

本申请实施例提供一种像素电路，所述像素电路的工作阶段包括写入阶段和保持阶段，如图1至图4所示，所述像素电路包括：

驱动晶体管T1，所述驱动晶体管T1串联于第一电源线VDD与第二电源线VSS之间；

补偿晶体管T3，所述补偿晶体管T3的源极和漏极中的一者连接于所述驱动晶体管T1的栅极，所述补偿晶体管T3的源极和漏极中的另一者连接于所述驱动晶体管T1的源极和漏极中的一者；

第一复位晶体管T4，所述第一复位晶体管T4连接在复位信号线Vi-Gate和所述驱动晶体管T1的栅极之间，所述第一复位晶体管T4包括串联的第一子晶体管T41和第二子晶体管T42，所述第一子晶体管T41和第二子晶体管T42之间具有第一节点N1；

并联的升压电容Cboost和存储电容Cst，所述升压电容Cboost的一端和所述存储电容Cst的一端连接于所述驱动晶体管T1的栅极和所述第一复位晶体管T4的源极和漏极中的一者之间；

其中，所述补偿晶体管T3的沟道类型与所述第一复位晶体管T4的沟道类型相同，所述驱动晶体管T1的沟道类型与所述补偿晶体管T3的沟道类型不同。

具体的，补偿晶体管T3的源极和漏极中的另一者与所述驱动晶体管T1的源极和漏极中的一者连接，所述补偿晶体管T3的栅极与第一扫描线连接。第一复位晶体管T4，所述第一复位晶体管T4的源极和漏极中的一者分别与所述补偿晶体管T3的源极和漏极中的一者和所述驱动晶体管T1的栅极连接，所述第一复位晶体管T4的源极和漏极中的另一者与复位信号线Vi-Gate连接，所述第一复位晶体管T4的栅极与第二扫描线连接。

显示面板包括阵列排布的多个像素，每个像素对应连接有一像素电路。双栅极薄膜晶体管的漏电流会比单栅极薄膜晶体管的漏电流较小，本申请的补偿晶体管T3和第一复位晶体管T4均可以设置为双栅极薄膜晶体管即简称为双栅晶体管，双栅晶体管包括两个沟道类型相同的晶体管，这两个晶体管之间前一个晶体管的源极和漏极中的一者与后一个晶体管的源极和漏极中的另一者连接，并且这两个沟道类型相同的晶体管共栅极。

其中，所述第一复位晶体管T4包括沟道类型相同的第一子晶体管T41和第二子晶体管T42，所述第一子晶体管T41的源极和漏极中的另一者与所述复位信号线Vi-Gate连接，所述第一子晶体管T41的源极和漏极中的一者与所述第二子晶体管T42的源极和漏极中的另一者连接，所述第二子晶体管T42的源极和漏极中的一者与所述驱动晶体管T1的栅极连接，第一节点N1为所述第一子晶体管T41的源极和漏极中的一者和所述第二子晶体管T42的源极和漏极中的另一者之间连接线路上的任一节点。

需要进行说明的是，第一电源线VDD用于传输第一电源信号VDD，第二电源线VSS用于传输第二电源信号VSS，第一电源信号VDD的电位高于第二电源信号VSS的电位。复位信号线Vi-Gate用于传输第一电位信号Vi-G。第一扫描线用于传输第一扫描信号Nscan(n)，第二扫描线用于传输第二扫描信号Nscan(n-7)。

可以理解的是，在本实施例中，补偿晶体管T3的沟道类型与所述第一复位晶体管T4的沟道类型相同，所述驱动晶体管T1的沟道类型与所述补偿晶体管T3的沟道类型不同。例如本实施例中补偿晶体管T3和第一复位晶体管T4均为P沟道型薄膜晶体管，驱动晶体管T1为N沟道型薄膜晶体管，或者补偿晶体管T3和第一复位晶体管T4均为N沟道型薄膜晶体管，驱动晶体管T1为P沟道型薄膜晶体管。

在一些实施例中，若所述像素电路从第一频率切换至小于所述第一频率的第二频率时，在所述保持阶段所述第一节点N1与所述驱动晶体管T1的栅极之间的电位差值小于在所述写入阶段所述复位信号线Vi-Gate接入的电压信号。

在所述保持阶段缩小所述第一节点N1与所述驱动晶体管T1的栅极之间的电位差值，以使得在所述保持阶段所述复位信号线Vi-Gate接入的电压信号小于在所述写入阶段所述复位信号线Vi-Gate接入的电压信号。

具体的，可以理解的是，本实施例提供若所述像素电路从第一频率切换至小于所述第一频率的第二频率时，也就是像素电路的第一扫描线或第二扫描线接收到的驱动信号从高频率切换至低频率时，例如，从120HZ切换成30HZ，或者从120HZ切换成10HZ时，像素电路在所述保持阶段通过第一复位晶体管T4的源极和漏极中的另一者连接的复位信号线Vi-Gate，可以适时改变补偿晶体管T3的源极和漏极中的另一者的电位以及第一复位晶体管T4的源极和漏极中的一者的电位，以缩小驱动晶体管T1的栅极与补偿晶体管T3的源极和漏极中的一者、驱动晶体管T1的栅极与第一复位晶体管T4的源极和漏极中的一者之间的压差，从而减小了驱动晶体管T1的栅极漏电流，使得流经驱动晶体管T1的发光电流更为稳定，进而提高了显示面板显示周期内亮度的均一性。

在一些实施例中，如图1至图4所示，所述补偿晶体管T3的沟道类型与所述第一复位晶体管T4的沟道类型相同，第一复位晶体管T4为双栅晶体管，第一复位晶体管T4包括第一子晶体管T41和第二子晶体管T42，第一子晶体管T41和第二子晶体管T42的沟道类型与第一复位晶体管T4的沟道类型相同，也就是说，第一子晶体管T41、第二子晶体管T42、补偿晶体管T3第一复位晶体管T4的沟道类型相同，所述驱动晶体管T1的沟道类型与所述补偿晶体管T3的沟道类型不同。例如，第一子晶体管T41、第二子晶体管T42、补偿晶体管T3和第一复位晶体管T4均为N型MOS管，驱动晶体管T1为P型MOS管。

具体的，如图1和图5所示，复位信号线Vi-Gate用于传输第一电位信号Vi-G，像素电路的工作阶段包括写入阶段和保持阶段，在所述保持阶段将所述复位信号线接入的电压信号调高，即第一电位信号Vi-G在写入阶段中的电位低于在保持阶段中的电位。

例如，当第一复位晶体管T4为NMOS管时，在如图1所示的7T2C(T表示晶体管，C表示电容)结构的像素电路中，当像素电路从高频率的扫描信号切换至接收低频率的扫描信号时，通过时序控制改变保持阶段内的第一电位信号Vi-G的大小，即使得第一电位信号Vi-G在保持阶段内的电位大于第一电位信号Vi-G在写入阶段中的电位，这样，使得驱动晶体管T1的栅极电位保持稳定，从而可以降低亮点风险，进而提高了帧内亮度的均一性。

需要进行说明的是，如图5所示，第一电位信号Vi-G在写入阶段中的电位低于在保持阶段中的电位，不仅有利于降低驱动晶体管T1的栅极漏电流，还有利于改变第三节点B的电位和第二节点A的电位，从而可以缩小驱动晶体管T1在单一工作状态下阈值电压的单方向漂移范围。其中，第三节点B的电位可以通过驱动晶体管T1与第二节点A的电位进行联动，即当第二节点A或者第三节点B中的一个的电位发生变化时，第二节点A或者第三节点B中的另一个的电位也随之变化。

在一些实施例中，如图2所示，所述第一节点N分别与所述驱动晶体管T1的栅极和所述补偿晶体管T3的源极和漏极中的一者连接。

具体的，如图2所示，由于第一复位晶体管T4为双栅极晶体管，因此，将第一节点N分别与所述驱动晶体管T1的栅极和所述补偿晶体管T3的源极和漏极中的一者连接，像素电路在所述保持阶段将所述复位信号线接入的第一电位信号Vi-G调高，即第一电位信号Vi-G在写入阶段中的电位低于在保持阶段中的电位，通过第一节点N连接至补偿晶体管T3的源极和漏极中的一者和驱动晶体管T1的栅极，可以适时改变补偿晶体管T3的源极和漏极中的一者的电位以及第一复位晶体管T4的源极和漏极中的一者的电位，以缩小驱动晶体管T1的栅极与补偿晶体管T3的源极和漏极中的一者、驱动晶体管T1的栅极与第一复位晶体管T4的源极和漏极中的一者之间的压差，从而减小了驱动晶体管T1的栅极漏电流，使得流经驱动晶体管T1的发光电流更为稳定，进而提高了显示面板显示周期内亮度的均一性。

在一些实施例中，如图3和图10，以及图4和图10所示，所述像素电路还包括：

第一电容C1，所述第一电容C1的一端与所述第一节点连接；

第一控制晶体管T8，所述第一控制晶体管T8的源极和漏极中的一者连接第二电位线Vi3或所述第一电源线VDD，所述第一控制晶体管T8的栅极与第三扫描线Pscan(n)连接，所述第一控制晶体管T8的源极和漏极中的另一者与所述第一电容C1的另一端连接；

在所述保持阶段所述第二电位线Vi3或所述第一电源线VDD接入的电压信号大于在所述写入阶段所述第二电位线Vi3或所述第一电源线VDD接入的电压信号。

具体的，第二电位线用于传输第二电位信号Vi3，第三扫描线用于传输第三扫描信号Pscan(n)。在一些实施例中，所述第一控制晶体管T8的沟道类型与所述补偿晶体管T3的沟道类型相同。例如，第一控制晶体管T8与补偿晶体管T3均为NMOS管。

具体的，如图3所示，第一电容C1，所述第一电容C1的一端与所述第一节点N连接；第一控制晶体管T8，所述第一控制晶体管T8的源极和漏极中的另一者连接第二电位线Vi3，所述第一控制晶体管T8的栅极与第三扫描线Pscan(n)连接，所述第一控制晶体管T8的源极和漏极中的一者与所述第一电容C1的另一端连接；所述像素电路被配置为在所述保持阶段，将所述第二电位线Vi3接入的电压信号调高，使得所述第二电位线Vi3接入的所述电压信号向所述第一电容C1充电。如图10所示，在所述保持阶段，控制第一控制晶体管T8将第一控制晶体管T8的源极和漏极中的另一者连接第二电位线Vi3接入的电压信号调高，从而给可以将第二电位线Vi3接入的电压信号充电至第一电容C1的一侧，由于第一电容C1与第一节点N连接产生的耦合作用，使得第一节点N1处的电位升高，从而使得第一节点N1的电位与驱动晶体管T1的栅极的电位的差值减少。

具体的，如图4所示，第一电容C1，所述第一电容C1的一端与所述第一节点N连接；第一控制晶体管T8，所述第一控制晶体管T8的源极和漏极中的另一者连接所述第一电源线VDD，所述第一控制晶体管T8的栅极与第三扫描线Pscan(n)连接，所述第一控制晶体管T8的源极和漏极中的一者与所述第一电容C1的另一端连接；所述像素电路被配置为在所述保持阶段，将所述第一电源线VDD接入的电压信号调高，使得所述第一电源线VDD接入的所述电压信号向所述第一电容C1充电。如图10所示，在所述保持阶段，控制第一控制晶体管T8将第一控制晶体管T8的源极和漏极中的另一者连接第一电源线VDD接入的电压信号调高，从而给可以将第一电源线VDD接入的电压信号充电至第一电容C1的一侧，由于第一电容C1与第一节点N连接产生的耦合作用，使得第一节点N1处的电位升高，从而使得第一节点N1的电位与驱动晶体管T1的栅极的电位的差值减少。

在一些实施例中，在所述保持阶段所述第一复位晶体管T4的栅极开启电压VGH低于在所述写入阶段所述第一复位晶体管T4的栅极开启电压VGH。

具体的，像素电路被配置为在所述保持阶段，调低所述第一复位晶体管T4的栅极开启电压VGH。如图7所示，可以分析得到通过降低驱动晶体管T1的栅极g连接的如图6所示的开启信号V_vgh，可以提高驱动晶体管T1的源栅电压Vsg，相当于提高了驱动晶体管T1的源漏电压Vsd，从而降低了驱动晶体管T1的漏电流。因此，如图8所示，本申请实施例在保证高频显示效果的同时，减小第一复位晶体管T4管的开启电压VGH的电位，来扼制第一节点N1与驱动晶体管T1的栅极电位差，从而降低亮点风险。

在一些实施例中，在所述保持阶段所述第一复位晶体管T4的栅极关断电压VGL大于在所述写入阶段所述第一复位晶体管T4的栅极关断电压VGL。

具体的，所述像素电路被配置为在所述保持阶段，调高所述第一复位晶体管T4的栅极关断电压VGL。如图9所示，可以分析得到通过降低驱动晶体管T1的栅极g连接的如图6所示的开启信号V_vgh，可以提高驱动晶体管T1的源栅电压Vsg，相当于提高了驱动晶体管T1的源漏电压Vsd，从而降低了驱动晶体管T1的漏电流。因此，如图9所示，本申请实施例在保证高频显示效果的同时，增大第一复位晶体管T4管的栅极关断电压的电位，来扼制第一节点N1与驱动晶体管T1的栅极电位差，从而降低亮点风险。

在一些实施例中，所述像素电路还包括：

第一发光控制晶体管T6，所述第一发光控制晶体管T6的源极和漏极中的一者与所述驱动晶体管T1的源极和漏极中的所述一者连接，所述第一发光控制晶体管T6的栅极与发光控制线EM连接；

发光器件D1，所述发光器件的阳极与所述第一发光控制晶体管T6的源极和漏极中的一者连接，所述发光器件的阴极与所述第二电源线VSS连接；

第二控制晶体管T7，所述第二控制晶体管T7的源极和漏极中的一者与初始化线Vi-Ano连接，所述第二控制晶体管T7的源极和漏极中的另一者与所述发光器件的阳极连接，所述第二控制晶体管T7的栅极与第四扫描线Pscan(n-1)连接；

在所述保持阶段所述初始化线Vi-Ano接入的电压信号大于在所述写入阶段所述初始化线Vi-Ano接入的电压信号。

具体的，所述像素电路被配置为在所述保持阶段，将数据线Vi-Ano接入的电压信号调高。数据线Vi-Ano用于传输第三电位信号Vi-Ano，像素电路的工作阶段包括写入阶段和保持阶段，在所述保持阶段，将所述数据线接入的电压信号调高，即第三电位信号Vi-Ano在写入阶段中的电位低于在保持阶段中的电位，例如，当第一复位晶体管T4为NMOS管时，在如图1所示的7T2C(T表示晶体管，C表示电容)结构的像素电路中，当像素电路从高频率的扫描信号切换至接收低频率的扫描信号时，通过时序控制改变保持阶段内的第三电位信号Vi-Ano的大小，即使得第三电位信号Vi-Ano在保持阶段内的电位大于第三电位信号Vi-Ano在写入阶段中的电位，这样，使得驱动晶体管T1的栅极电位保持稳定，从而可以降低亮点风险，进而提高了帧内亮度的均一性。

需要进行说明的是，如图5所示，第三电位信号Vi-Ano在写入阶段中的电位低于在保持阶段中的电位，不仅有利于降低驱动晶体管T1的栅极漏电流，还有利于改变第四节点C的电位和第三节点B的电位，从而可以缩小驱动晶体管T1在单一工作状态下阈值电压的单方向漂移范围。其中，第三节点B的电位可以通过驱动晶体管T1与第四节点C的电位进行联动，即当第三节点B或者第四节点C中的一个的电位发生变化时，第三节点B或者第四节点C中的另一个的电位也随之变化。

在一些实施例中，在第二控制晶体管T7的栅极连接的第四扫描线Pscan(n-1)的控制下，第二控制晶体管T7可以在一帧的不同阶段中多次打开，以多次调整或者复位发光器件D1的阳极电位，这能够改善发光器件D1的发光亮度，进而能够进一步改善帧内的亮度差异。

其中，发光器件D1可以为有机发光二极管、量子点发光二极管、微发光二极管或者迷你发光二极管中的一个。

需要进行说明的是，所述数据线接入的电压信号调高，即第三电位信号Vi-Ano在写入阶段中的电位低于在保持阶段中的电位，有利于调整或者复位发光器件D1的阳极电位，以进一步改善帧内的亮度差异。

在一些实施例中，所述像素电路还包括：

第二发光控制晶体管T5，所述第二发光控制晶体管T5的源极和漏极中的一者与所述第一电源线VDD连接，所述第二发光控制晶体管T5的源极和漏极中的另一者与所述驱动晶体管T1的源极和漏极中的另一者连接，所述第二发光控制晶体管T5的栅极与所述第一发光控制晶体管T6的栅极连接；

第三控制晶体管T2，所述第三控制晶体管T2的源极和漏极中的另一者与数据线Data连接，所述第三控制晶体管T2的栅极与所述第三扫描线Pscan(n)连接，所述第三控制晶体管T2的源极和漏极中的另一者与所述驱动晶体管T1的源极和漏极中的另一者连接；

在所述保持阶段所述数据线接入的电压信号大于在所述写入阶段所述数据线接入的电压信号。

具体的，所述像素电路被配置为在所述保持阶段，将所述数据线接入的电压信号调高。数据线用于传输数据信号Data，像素电路的工作阶段包括写入阶段和保持阶段，在所述保持阶段，将所述数据线接入的电压信号调高，即数据信号Data在写入阶段中的电位低于在保持阶段中的电位，例如，当第一复位晶体管T4为NMOS管时，在如图1所示的7T2C(T表示晶体管，C表示电容)结构的像素电路中，当像素电路从高频率的扫描信号切换至接收低频率的扫描信号时，通过时序控制改变保持阶段内的数据信号Data的大小，即使得数据信号Data在保持阶段内的电位大于数据信号Data在写入阶段中的电位，这样，使得驱动晶体管T1的栅极电位保持稳定，从而可以降低亮点风险，进而提高了帧内亮度的均一性。

需要进行说明的是，如图5所示，数据信号Data在写入阶段中的电位低于在保持阶段中的电位，不仅有利于降低驱动晶体管T1的栅极漏电流，还有利于改变第二节点A的电位和第三节点B的电位，从而可以缩小驱动晶体管T1在单一工作状态下阈值电压的单方向漂移范围。其中，第三节点B的电位可以通过驱动晶体管T1与第二节点A的电位进行联动，即当第三节点B或者第二节点A中的一个的电位发生变化时，第三节点B或者第二节点A中的另一个的电位也随之变化。

需要进行说明的是，这些晶体管的沟道材料均为低温多晶硅，不仅有利于提高像素电路的动态性能，还有利于进一步简化制作的工艺、结构以及成本。其中，上述各晶体管均为低温多晶硅薄膜晶体管可以作为一个优选的方案，但并不仅限于此。上述各晶体管中的至少一个也可以为铟镓锌氧化物薄膜晶体管。

以上对本申请实施例所提供的一种像素电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，所述像素电路的工作阶段包括写入阶段和保持阶段，所述像素电路包括：

驱动晶体管，所述驱动晶体管串联于第一电源线与第二电源线之间；

补偿晶体管，所述补偿晶体管的源极和漏极中的一者连接于所述驱动晶体管的栅极，所述补偿晶体管的源极和漏极中的另一者连接于所述驱动晶体管的源极和漏极中的一者；

第一复位晶体管，所述第一复位晶体管连接在复位信号线和所述驱动晶体管的栅极之间，所述第一复位晶体管包括串联的第一子晶体管和第二子晶体管，所述第一子晶体管和第二子晶体管之间具有第一节点；

并联的升压电容和存储电容，所述升压电容的一端和所述存储电容的一端连接于所述驱动晶体管的栅极和所述第一复位晶体管的源极和漏极中的一者之间；

其中，所述补偿晶体管的沟道类型与所述第一复位晶体管的沟道类型相同，所述驱动晶体管的沟道类型与所述补偿晶体管的沟道类型不同。

2.根据权利要求1所述的像素电路，其特征在于，若所述像素电路从第一频率切换至小于所述第一频率的第二频率时，在所述保持阶段所述第一节点与所述驱动晶体管的栅极之间的电位差值小于在所述写入阶段所述复位信号线接入的电压信号。

3.根据权利要求2所述的像素电路，其特征在于，在所述保持阶段所述复位信号线接入的电压信号小于在所述写入阶段所述复位信号线接入的电压信号。

4.根据权利要求3所述的像素电路，其特征在于，所述第一节点分别与所述驱动晶体管的栅极和所述补偿晶体管的所述源极和漏极中的一者连接。

5.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：

第一电容，所述第一电容的一端与所述第一节点连接；

第一控制晶体管，所述第一控制晶体管的源极和漏极中的一者连接第二电位线或所述第一电源线，所述第一控制晶体管的栅极与第三扫描线连接，所述第一控制晶体管的源极和漏极中的另一者与所述第一电容的另一端连接；

在所述保持阶段所述第二电位线或所述第一电源线接入的电压信号大于在所述写入阶段所述第二电位线或所述第一电源线接入的电压信号。

6.根据权利要求5所述的像素电路，其特征在于，所述第一控制晶体管的沟道类型与所述补偿晶体管的沟道类型相同。

7.根据权利要求6所述的像素电路，其特征在于，在所述保持阶段所述第一复位晶体管的栅极开启电压低于在所述写入阶段所述第一复位晶体管的栅极开启电压。

8.根据权利要求6所述的像素电路，其特征在于，在所述保持阶段所述第一复位晶体管的栅极关断电压大于在所述写入阶段所述第一复位晶体管的栅极关断电压。

9.根据权利要求1至8任一项所述的像素电路，其特征在于，所述像素电路还包括：

第一发光控制晶体管，所述第一发光控制晶体管的源极和漏极中的一者与所述驱动晶体管的源极和漏极中的所述一者连接，所述第一发光控制晶体管的栅极与发光控制线连接；

发光器件，所述发光器件的阳极与所述第一发光控制晶体管的源极和漏极中的一者连接，所述发光器件的阴极与所述第二电源线连接；

第二控制晶体管，所述第二控制晶体管的源极和漏极中的一者与初始化线连接，所述第二控制晶体管的源极和漏极中的另一者与所述发光器件的阳极连接，所述第二控制晶体管的栅极与第四扫描线连接；

在所述保持阶段所述初始化线接入的电压信号大于在所述写入阶段所述初始化线接入的电压信号。

10.根据权利要求9所述的像素电路，其特征在于，所述像素电路还包括：

第二发光控制晶体管，所述第二发光控制晶体管的源极和漏极中的一者与所述第一电源线连接，所述第二发光控制晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者连接，所述第二发光控制晶体管的栅极与所述第一发光控制晶体管的栅极连接；

第三控制晶体管，所述第三控制晶体管的源极和漏极中的一者与数据线连接，所述第三控制晶体管的栅极与所述第三扫描线连接，所述第三控制晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者连接；

在所述保持阶段所述数据线接入的电压信号大于在所述写入阶段所述数据线接入的电压信号。