CN113851082B - 像素驱动电路及其驱动方法、显示面板 - Google Patents

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Abstract

本公开提供了一种像素驱动电路，包括：驱动电路和初始化电路；所述驱动电路与第一节点、第二节点和第三节点分别连接；所述初始化电路与所述第一节点连接，所述初始化电路还与所述第二节点和/或所述第三节点连接，所述初始化电路配置为向所述第一节点提供第一初始化电压，以及向所述第二节点提供第一复位电压和/或向所述第三节点提供第二复位电压，以控制所述驱动电路内的驱动晶体管处于导通状态。本公开还提供了一种像素驱动电路的驱动方法和显示面板。

Description

像素驱动电路及其驱动方法、显示面板
技术领域
本发明涉及显示领域，特别涉及一种像素驱动电路及其驱动方法、显示面板。
背景技术
在现有的像素驱动电路工作于低频状态时，由于偏压应力会使驱动晶体管的阈值电压发生严重偏移，导致后续难以对驱动晶体管的阈值电压进行补偿，从而容易导致整个显示面板的显示亮度不均匀；与此同时，驱动晶体管的阈值电压严重偏移，会产生严重的磁滞效应，从而导致残影、闪烁等不良出现。
发明内容
第一方面，本公开实施例提供了一种像素驱动电路，包括：驱动电路和初始化电路；
所述驱动电路与第一节点、第二节点和第三节点分别连接；
所述初始化电路与所述第一节点连接，所述初始化电路还与所述第二节点和/或所述第三节点连接，所述初始化电路配置为向所述第一节点提供第一初始化电压，以及向所述第二节点提供第一复位电压和/或向所述第三节点提供第二复位电压，以控制所述驱动电路内的驱动晶体管处于导通状态。
在一些实施例中，所述驱动电路包括所述驱动晶体管；
所述驱动晶体管的控制极与所述第一节点连接，所述驱动晶体管的第一极与所述第二节点连接，所述驱动晶体管的第二极与所述第三节点连接。
在一些实施例中，所述初始化电路包括：第一复位电路；
所述第一复位电路与第一控制信号端、所述第一节点和第一电压供给端分别连接，所述第一复位电路配置为响应于所述第一控制信号端的信号的控制将所述第一电压供给端提供的第一初始化电压传输到所述第一节点；
所述初始化电路还包括：第二复位电路和/或第四复位电路；
所述第二复位电路与第二控制信号端、所述第二节点和第二电压供给端分别连接，所述第二复位电路配置为响应于所述第二控制信号端的信号的控制将所述第二电压供给端提供的第一复位电压传输至所述第二节点；
所述第四复位电路与第三控制信号端、所述第三节点和第三电压供给端分别连接，所述第四复位电路配置为响应于所述第三控制信号端的信号的控制将所述第三电压供给端提供的第二复位电压传输至所述第三节点。
在一些实施例中，所述第一复位电路包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述第一电压供给端连接，所述第一晶体管的第二极与所述第一节点连接。
在一些实施例中，所述第一晶体管为金属氧化物型晶体管。
在一些实施例中，所述第二复位电路包括：第八晶体管；
所述第八晶体管的控制极与所述第二控制信号端连接，所述第八晶体管的第一极与所述第二电压供给端连接，所述第八晶体管的第二极与所述第二节点连接。
在一些实施例中，所述第四复位电路包括：第九晶体管；
所述第九晶体管的控制极与所述第三控制信号端连接，所述第九晶体管的第一极与所述第三电压供给端连接，所述第九晶体管的第二极与所述第三节点连接。
在一些实施例中，所述第一电压供给端与第一初始化电压供给线连接，所述第一控制信号端与第二复位控制信号线连接；
在所述初始化电路包括有所述第二复位电路时，所述第二电压供给端与第一复位电压供给线连接，所述第二控制信号端与所述第二复位控制信号线连接；
在所述初始化电路包括有所述第四复位电路时，所述第三电压供给端与第二复位电压供给线连接，所述第三控制信号端与所述第二复位控制信号线连接。
在一些实施例中，还包括：数据写入电路和阈值补偿电路；
所述数据写入电路与第一预设节点、数据信号端和栅极驱动信号端分别连接，所述数据写入电路配置为响应于所述栅极驱动信号端的信号的控制将所述数据信号端提供的数据电压写入至所述第一预设节点；
所述阈值补偿电路与第二预设节点、所述第一节点和所述栅极驱动信号端分别连接，所述阈值补偿电路配置为响应于所述栅极驱动信号端的信号的控制连接所述第二预设节点与所述第一节点；
其中，所述第一预设节点和所述第二预设节点二者中之一为所述第二节点，另一为所述第三节点。
在一些实施例中，所述阈值补偿电路包括第二晶体管，所述数据写入电路包括：第四晶体管；
所述第二晶体管的控制极与所述栅极驱动信号端连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第二预设节点连接；
所述第四晶体管的控制极与所述栅极驱动信号端连接，所述第四晶体管的第一极与所述数据信号端连接，所述第四晶体管的第二极与所述第一预设节点连接。
在一些实施例中，所述第一电压供给端与第一初始化电压供给线连接，所述第一控制信号端与第二复位控制信号线连接；
所述初始化电路包括有所述第二复位电路，所述第二电压供给端与所述第一节点连接，且所述第二控制信号端与第一复位控制信号线连接；
在一些实施例中，所述第一电压供给端与所述第二节点连接，所述第一控制信号端与第一复位控制信号线连接；
所述初始化电路包括有所述第二复位电路，所述第二电压供给端与第一电源端连接，且所述第二控制信号端与第二复位控制信号线连接。
在一些实施例中，还包括：数据写入电路；
所述数据写入电路与第三节点、数据信号端和栅极驱动信号端分别连接，所述数据写入电路配置为响应于所述栅极驱动信号端的信号的控制将所述数据信号端提供的数据电压写入至所述第三节点。
在一些实施例中，所述数据写入电路包括：第四晶体管；
所述第四晶体管的控制极与所述栅极驱动信号端连接，所述第四晶体管的第一极与所述数据信号端连接，所述第四晶体管的第二极与所述第三节点连接。
在一些实施例中，还包括：控制电路和耦合电路；
所述控制电路与使能信号端、第二电源端、所述第二节点、所述第三节点、第四节点分别连接，所述控制电路配置为响应于所述使能信号端的信号的控制将所述第二电源端提供的电源电压传输至所述第二节点，以及连接所述第三节点和所述第四节点；
所述耦合电路连接于所述第一节点与所述第四节点之间。
在一些实施例中，所述控制电路包括：第五晶体管和第六晶体管，所述耦合电路包括：电容；
所述第五晶体管的控制极与所述使能信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第二节点连接；
所述第六晶体管的控制极与所述使能信号端连接，所述第六晶体管的第一极与所述第三节点连接，所述第五晶体管的第二极与所述第四节点连接；
所述电容的第一端与所述第一节点连接，所述电容的第二端与所述第四节点连接。
在一些实施例中，还包括：第三复位电路；
所述第三复位电路与第一复位控制信号线、第二初始化电压供给线和所述第四节点分别连接，所述第三复位电路配置为响应于所述第二复位控制信号线的信号的控制将所述第二初始化电压供给线提供的第二初始化电压传输至所述第四节点。
在一些实施例中，所述第三复位电路包括：第七晶体管；
所述第七晶体管的控制极与所述第一复位控制信号线连接，所述第七晶体管的第一极与所述第二初始化电压供给线连接，所述第七晶体管的第二极与所述第四节点连接。
在一些实施例中，所述第七晶体管为金属氧化物型晶体管。
在一些实施例中，所述驱动晶体管为顶栅型晶体管，所述顶栅型晶体管配置有导电遮光图形，所述导电遮光图形位于所述顶栅型晶体管的有源层背向所述顶栅型晶体管的控制极的一侧，所述导电遮光图形在所述有源层所处平面上的正投影完全覆盖所述有源层的沟道区；
所述导电遮光图形与所述顶栅型晶体管的控制极或第四电源端连接。
第二方面，本公开实施例还提供了一种像素驱动电路的驱动方法，所述像素驱动电路为第一方面中所提供的像素驱动电路，所述驱动方法包括：
在复位阶段，所述初始化电路向所述第一节点提供第一初始化电压，同时所述初始化电路向所述第二节点提供第一复位电压和/或向所述第三节点提供第二复位电压，以控制所述驱动电路内的驱动晶体管处于导通状态。
第三方面，本公开实施例还提供了一种显示面板，包括：第一方面中所提供的像素驱动电路。
附图说明
图1为本公开实施例提供的像素驱动电路的一种电路结构示意图；
图2为本公开实施例提供的像素驱动电路的另一种电路结构示意图；
图3为本公开实施例提供的像素驱动电路的又一种电路结构示意图；
图4为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图5为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图6为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图7为本公开实施例中驱动晶体管在不同栅源电压下的输出特性曲线；
图8为本公开实施例中像素驱动电路的一种工作时序图；
图9为本公开实施例中像素驱动电路的另一种工作时序图；
图10为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图11为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图12为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图13为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图14为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图15为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图16为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图17为本公开实施例提供的像素驱动电路的再一种电路结构示意图；
图18为本公开实施例提供的像素驱动电路的再一种电路结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种像素驱动电路及其驱动方法、显示面板进行详细描述。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要说明的是，在本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，当采用N型晶体管时，第一极为N型晶体管的漏极，第二极为N型晶体管的源极，P型晶体管的情况相反。本公开中的“有效电平”是指能够控制相应晶体管导通的电平；具体地，针对N型晶体管，其所对应的有效电平为高电平；针对P型晶体管，其所对应的有效电平为低电平。
图1为本公开实施例提供的像素驱动电路的一种电路结构示意图，图2为本公开实施例提供的像素驱动电路的另一种电路结构示意图，图3为本公开实施例提供的像素驱动电路的又一种电路结构示意图，如图1至图3所示，该像素驱动电路包括：驱动电路1和初始化电路2；其中，驱动电路1与第一节点N1、第二节点N2和第三节点N3分别连接；初始化电路2与第一节点N1连接，初始化电路2还与第二节点N2和/或第三节点N3连接，初始化电路2配置为向第一节点N1提供第一初始化电压，以及向第二节点N2提供第一复位电压和/或向第三节点N3提供第二复位电压，以控制驱动电路1内的驱动晶体管T3处于导通状态。
图1中示意出了初始化电路2与第一节点N1和第二节点N2连接的情况，图2中示意出了初始化电路2与第一节点N1和第三节点N3连接的情况，图3示意出了初始化电路2与第一节点N1、第二节点N2和第三节点N3连接的情况。
在本公开实施例中，当像素驱动电路工作于复位阶段时，初始化电路2向第一节点N1提供第一初始化电压，同时初始化电路2向第二节点N2提供第一复位电压和/或向第三节点N3提供第二复位电压，以控制驱动电路内的驱动晶体管T3处于导通状态且工作于饱和区。在复位阶段中，由于驱动晶体管T3处于导通状态，因此可以减弱磁滞效应的影响；与此同时，由于驱动晶体管T3还工作于饱和区，因此可减弱驱动晶体管T3的阈值电压漂移程度。由此可见，本公开的技术方案可有效减弱驱动晶体管T3的阈值电压漂移程度以及减弱磁滞效应的影响，因而能够有效改善显示面板的残影、闪烁的问题。
在一些实施例中，驱动电路1包括驱动晶体管T3；驱动晶体管T3的控制极与第一节点N1连接，驱动晶体管T3的第一极与第二节点N2连接，驱动晶体管T3的第二极与第三节点N3连接。其中，驱动晶体管T3可以为N型晶体管，例如，驱动晶体管T3为金属氧化物型晶体管；驱动晶体管T3可根据第一节点N1与第三节点N3之间的电压差来输出驱动电流。当然，本公开实施例中的驱动晶体管T3也可以为P型晶体管。此外，驱动电路还可以包括多个驱动晶体管T3，多个驱动晶体管T3可以并联于第二节点N2和第三节点N3之间。
参见图1至图3所示，在一些实施例中，初始化电路2包括：第一复位电路201；第一复位电路201与第一控制信号端CS1、第一节点N1和第一电压供给端IN1分别连接，第一复位电路201配置为响应于第一控制信号端CS1的信号的控制将第一电压供给端IN1提供的第一初始化电压传输到第一节点N1。
参见图1和图3所示，在一些实施例中，初始化电路2还包括：第二复位电路202；第二复位电路202与第二控制信号端CS2、第二节点N2和第二电压供给端IN2分别连接，第二复位电路202配置为响应于第二控制信号端CS2的信号的控制将第二电压供给端IN2提供的第一复位电压传输至第二节点N2。
参见图2和图3所示，初始化电路2还包括：第四复位电路203；第四复位电路203与第三控制信号端CS3、第三节点N3和第三电压供给端IN3分别连接，第四复位电路203配置为响应于第三控制信号端CS3的信号的控制将第三电压供给端IN3提供的第二复位电压传输至第三节点N3。
图1中示意出了初始化电路2包括第一复位电路201和第二复位电路202情况，图2中示意出了初始化电路2包括第一复位电路201和第四复位电路203的情况，图3中示意出了初始化电路2包括第一复位电路201、第二复位电路202和第四复位电路203的情况。
需要说明的是，为保证驱动晶体管T3处于导通状态且工作于饱和区，则应使得在初始化电路2向第一节点N1提供第一初始化电压且初始化电路2向第二节点N2提供第一复位电压和/或初始化电路2向第三节点N3提供第二复位电压时，驱动晶体管T3的栅源电压Vgs＞Vth，且驱动晶体管T3栅漏电压电压Vgd＜Vth，Vth为驱动晶体管T3的阈值电压。即，第一节点N1与第三节点N3之间的电压差大于驱动晶体管T3的阈值电压，且第一节点N1与第二节点N2之间的电压差小于驱动晶体管T3的阈值电压。具体情况，后面将结合一些具体示例进行详细描述。
参见图1至图3所示，在一些实施例中，第一复位电路201包括：第一晶体管T1；第一晶体管T1的控制极与第一控制信号端CS1连接，第一晶体管T1的第一极与第一电压供给端IN1连接，第一晶体管T1的第二极与第一节点N1连接。
进一步可选地，第一晶体管T1为金属氧化物型晶体管。金属氧化物型晶体管具有较小的漏电流，从而可以避免在发光阶段过程中第一节点N1通过第一晶体管T1漏电。
参见图1和图3所示，在一些实施例中，第二复位电路202包括：第八晶体管T8第八晶体管T8的控制极与第二控制信号端CS2连接，第八晶体管T8的第一极与第二电压供给端IN2连接，第八晶体管T8的第二极与第二节点N2连接。
参见图2和图3所示，在一些实施例中，第四复位电路203包括：第九晶体管T9；第九晶体管T9的控制极与第三控制信号端CS3连接，第九晶体管T9的第一极与第三电压供给端IN3连接，第九晶体管T9的第二极与第三节点N3连接。
图4为本公开实施例提供的像素驱动电路的再一种电路结构示意图，图5为本公开实施例提供的像素驱动电路的再一种电路结构示意图，图6为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图4至图6中所示，图4中示意出了初始化电路2包括第一复位电路201和第二复位电路202情况，图5中示意出了初始化电路2包括第一复位电路201和第四复位电路203的情况，图6中示意出了初始化电路2包括第一复位电路201、第二复位电路202和第四复位电路203的情况。
参见图4至图6所示，第一电压供给端与第一初始化电压供给线连接，第一初始化电压供给线中提供的第一初始化电压Vinit1，可在复位阶段中对第一节点N1进行复位，第一控制信号端与第二复位控制信号线连接。
参见图4和图6所示，第二电压供给端与第一复位电压供给线连接，第一复位电压供给线中提供的第一复位电压Vh1，可在复位阶段中对第二节点N2进行复位，第二控制信号端与第二复位控制信号线连接。
参见图5和图6所示，第三电压供给端与第二复位电压供给线连接，第二复位电压供给线中提供的第二复位电压Vh2，可在复位阶段中对第三节点N3进行复位。
以驱动晶体管T3为N型晶体管为例，驱动晶体管T3中与第二节点N2相连的第一极为漏极，驱动晶体管T3中与第三节点N3相连的第二极为源极。
在图4所示情况中，在复位阶段初始化电路2完成电压写入后，第一节点N1处电压VN1＝Vinit1，第二节点N2处电压VN2＝Vh1，第三节点N3处电压VN3为上一帧所写入的数据电压；其中，Vinit1为高电平电压，且Vinit1-Vdata_max＞Vth，Vdata_max为显示面板内最大数据电压；可选地，电源电压Vref的大小可等于第二电源端所提供的电源电压VDD。
。此时，驱动晶体管T3的栅源电压Vgs＝VN1-VN3，Vgs大于驱动晶体管T3的阈值电压Vth；驱动晶体管T3的栅漏电压Vgd＝VN1-VN2＝Vinit1-Vh1，为使得驱动晶体管T3工作于饱和区，则应满足Vinit1-Vh1＜Vth，即Vh1＞Vinit1-Vth。
在图5所示情况中，在复位阶段初始化电路2完成电压写入后，第一节点N1处电压VN1＝Vinit1，第二节点N2处电压维持上一帧状态，即VN2＝VDD，VDD为第二电源端提供的电源电压，第三节点N3处电压VN3＝Vh2；驱动晶体管T3的栅源电压Vgs＝VN1-VN3＝Vinit1-Vh2，驱动晶体管T3的栅漏电压Vgd＝VN1-VN2＝Vinit1-VDD，为使得驱动晶体管T3工作于饱和区，则应满足Vgs＞Vth且Vgd＜Vth，即Vinit1＜VDD+Vth且Vh2＜Vinit1-Vth。
在图6所示情况中，在复位阶段初始化电路2完成电压写入后，第一节点N1处电压VN1＝Vinit1，第二节点N2处电压VN2＝Vh1，第三节点N3处电压VN3＝Vh2；驱动晶体管T3的栅源电压Vgs＝VN1-VN3＝Vinit1-Vh2，驱动晶体管T3的栅漏电压Vgd＝VN1-VN2＝Vinit1-Vh1，为使得驱动晶体管T3工作于饱和区，则应满足Vgs＞Vth且Vgd＜Vth，即Vh1＞Vinit1-Vth且Vh2＜Vinit1-Vth。
图7为本公开实施例中驱动晶体管在不同栅源电压下的输出特性曲线，如图7所示，横轴为驱动晶体管T3的漏源电压Vds，纵轴为驱动晶体管T3所输出的漏极电流Id；图7示出了在栅源电压Vgs分别为3V、3.4V、3.8V以及4V时驱动晶体管T3的输出特性曲线。在栅源电压一定的情况下，随着漏源电压Vds的增大，驱动晶体管T3由线性区进入饱和区，驱动晶体管T3输出的驱动电流增大，可增加驱动晶体管T3的磁滞回调能力。
基于图7所示的输出特性曲线，在设计Vh1与Vh2的具体电压值的过程中，可使得Vh1-Vh2的值大于2V。当然，图7中所示情况仅起到示例性作用，其不会对本公开的技术方案产生限制。
在实际应用中，可根据实际需要来对Vinit1、Vh1、Vh2的具体电压值进行设计和调整，本公开的技术方案对Vinit1、Vh1、Vh2的具体电压值不作限定，仅需保证驱动晶体管T3在复位阶段能够处于导通状态且工作于饱和区即可。
继续参见图4至图6所示，在一些实施例中，像素驱动电路还包括：数据写入电路4和阈值补偿电路3；数据写入电路4与第一预设节点、数据信号端(提供数据电压Vdata)和栅极驱动信号端Gate分别连接，数据写入电路4配置为响应于栅极驱动信号端Gate的信号的控制将数据信号端提供的数据电压Vdata写入至第一预设节点；阈值补偿电路3与第二预设节点、第一节点N1和栅极驱动信号端分别连接，阈值补偿电路3配置为响应于栅极驱动信号端Gate的信号的控制连接第二预设节点与第一节点N1。
进一步可选地，阈值补偿电路3包括第二晶体管T2，数据写入电路4包括：第四晶体管T1；第二晶体管T2的控制极与栅极驱动信号端Gate连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第二预设节点连接；第四晶体管T1的控制极与栅极驱动信号端Gate连接，第四晶体管T1的第一极与数据信号端连接，第四晶体管T1的第二极与第一预设节点连接。
需要说明的是，在图4至图6所示情况中，示意出了第一预设节点为第三节点N3，第二预设节点为第二节点N2的情况。
继续参见图4至图6所示，在一些实施例中，像素驱动电路还包括：控制电路5和耦合电路6；控制电路5与使能信号端EM、第二电源端、第二节点N2、第三节点N3、第四节点N4分别连接，控制电路5配置为响应于使能信号端EM的信号的控制将第二电源端提供的电源电压传输至第二节点N2，以及连接第三节点N3和第四节点N4；耦合电路6连接于第一节点N1与第四节点N4之间。
其中，第四节点N4与发光器件OLED的第一端相连，发光器件OLED的第二端与第三电源端相连，第三电源端提供电源电压VSS。本公开中的发光器件是指包括有机发光二极管(Organic Light Emitting Diode，简称OLED)、发光二极管(Light Emitting Diode，简称LED)等电流驱动型的发光元件，本公开实施例中将以发光器件为OLED为例进行示例性描述，其中发光器件OLED的第一端和第二端分别是指阳极端和阴极端.
进一步可选地，控制电路5包括：第五晶体管T5和第六晶体管T6，耦合电路6包括：电容C1；第五晶体管T5的控制极与使能信号端EM连接，第五晶体管T5的第一极与第二电源端连接，第五晶体管T5的第二极与第二节点N2连接；第六晶体管T6的控制极与使能信号端EM连接，第六晶体管T6的第一极与第三节点N3连接，第五晶体管T5的第二极与第四节点N4连接；电容C1的第一端与第一节点N1连接，电容C1的第二端与第四节点N4连接。
继续参见图4至图6所示，在一些实施例中，像素驱动电路还包括：第三复位电路7；第三复位电路7与第一复位控制信号线RE1、第二初始化电压供给线(提供的第二初始化电压Vinit2)和第四节点N4分别连接，第三复位电路7配置为响应于第二复位控制信号线RE2的信号的控制将第二初始化电压供给线提供的第二初始化电压传输至第四节点N4。
进一步可选地，第三复位电路7包括：第七晶体管T7；第七晶体管T7的控制极与第一复位控制信号线RE1连接，第七晶体管T7的第一极与第二初始化电压供给线连接，第七晶体管T7的第二极与第四节点N4连接。
在一些实施例中，第七晶体管T7为金属氧化物型晶体管，以防止第四节点N4通过第七晶体管T7漏电。
图8为本公开实施例中像素驱动电路的一种工作时序图，如图8所示，以像素驱动电路内的各晶体管均为N型晶体管，且像素驱动电路采用图6中所示像素驱动电路为例进行示例性描述，图6中所示像素驱动电路的工作过程如下：
在复位阶段t1，第一复位控制信号线RE1提供的信号为高电平信号，第二复位控制信号线RE2提供的信号为高电平信号，栅极驱动信号端Gate提供的信号为低电平信号，使能信号端EM提供的信号为低电平信号。此时，第一晶体管T1、第七晶体管T7、第八晶体管T8和第九晶体管T9均导通，第二晶体管T2、第四晶体管T1、第五晶体管T5、第六晶体管T6均截止。
第一初始化电压Vinit1通过第一晶体管T1传输至第一节点N1，第二初始化电压Vinit2通过第七晶体管T7传输至第四节点N4，第一复位电压Vh1通过第八晶体管T8传输至第二节点N2，第二复位电压Vh2通过第九晶体管T9传输至第三节点N3。基于前面对图6的描述可知，在第一节点N1处电压VN1＝Vinit1、第二节点N2处电压VN2＝Vh1且第三节点N3处电压VN3＝Vh2时，驱动晶体管T3处于导通状态且工作于饱和区，从而可有效减弱驱动晶体管T3的阈值电压漂移程度以及减弱磁滞效应的影响，因而能够有效改善显示面板的残影、闪烁的问题。
在阈值补偿阶段t2，第一复位控制信号线RE1提供的信号为高电平信号，第二复位控制信号线RE2提供的信号为低电平信号，栅极驱动信号端Gate提供的信号为高电平信号，使能信号端EM提供的信号为低电平信号。此时，第二晶体管T2、第四晶体管T1和第七晶体管T7均导通，第一晶体管T1、第五晶体管T5、第六晶体管T6、第八晶体管T8和第九晶体管T9均截止。
数据电压Vdata通过第四晶体管T1写入至第三节点N3，由于第二晶体管T2和驱动晶体管T3处于导通状态，此时第一节点N1和第二节点N2通过驱动晶体管T3和第四晶体管T1进行放电，当第一节点N1和第二节点N2处电压下降至Vdata+Vth时，驱动晶体管T3截止。此时，电容C1的两端电压差为VN1-VN4＝Vdata+Vth-Vinit2。
在发光阶段t4，第一复位控制信号线RE1提供的信号为低电平信号，第二复位控制信号线RE2提供的信号为低电平信号，栅极驱动信号端Gate提供的信号为低电平信号，使能信号端EM提供的信号为高电平信号。此时，第五晶体管T5和第六晶体管T6均导通，第一晶体管T1、第二晶体管T2、第四晶体管T1、第七晶体管T7、第八晶体管T8和第九晶体管T9均截止。
由于第一晶体管T1和第二晶体管T2均处于截止状态，因此第一节点N1处于浮接状态(floating)。电源电压VDD通过第五晶体管T5写入至第二节点N2，第三节点N3与第四节点N4之间导通，且第四节点N4处电压会稳定于VSS+Voled，其中Voled为发光器件OLED的工作电压，在电容C1的自举作用下第一节点N1处电压VN1也会相应变化为Vdata+Vth-Vinit2+VSS+Voled。此时，驱动晶体管T3的栅源电压Vgs＝VN1-VN4＝Vdata+Vth-Vinit2。
需要说明的是，在进入发光阶段t4时，第一节点N1与第四节点N4处的电压会发生变化，但是第一节点N1与第四节点N4之间的电压差始终维持在Vdata+Vth-Vinit2，即第一节点N1与第四节点N4之间的电压差保持不变。也就是说，驱动晶体管T3的栅源电压Vgs始终等于Vdata+Vth-Vinit2。
驱动晶体管T3根据自身的栅源电压输出驱动电流I，根据驱动晶体管T3的饱和驱动电流公式可得：
I＝K*(Vgs-Vth)2
＝K*(Vdata+Vth-Vinit2-Vth)2
＝K*(Vdata-Vinit2)2
其中，K为一个常量(大小与驱动晶体管T3的电学特性相关)。通过上式可见，驱动晶体管T3所输出的驱动电流仅与数据电压Vdata和第二初始化电压Vinit2相关，而与驱动晶体管T3的阈值电压Vth无关，从而可避免流过发光器件的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件的驱动电流的均匀性。
图9为本公开实施例中像素驱动电路的另一种工作时序图，如图9所示，如图8所示工作时序不同的是，在图9所示工作时序中不但包括上述复位阶段t1、阈值补偿阶段t2和发光阶段t4，且在阈值补偿阶段t2和发光阶段t4之间还包括：缓冲阶段t3，下面仅对像素电路在缓冲阶段的工作过程进行详细描述。
在缓冲阶段t3，第一复位控制信号线RE1提供的信号为低电平信号，第二复位控制信号线RE2提供的信号为低电平信号，栅极驱动信号端Gate提供的信号为低电平信号，使能信号端EM提供的信号为低电平信号。此时，第一晶体管T1、第二晶体管T2、第四晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9均截止。通过设置上述缓冲阶段t3，可对发光器件在一帧内发光起始时刻进行精准控制。
在实际应用中，对于整个显示面板而言，一帧时间划分为驱动阶段和稳定显示阶段，在驱动阶段各行像素驱动电路依次对所连接的发光器件进行驱动(进行上述复位阶段t1和阈值补偿阶段t2)，在稳定显示阶段时所有发光器件同时进行发光(所有像素驱动电路同时进入上述发光阶段t4)以实现画面显示。作为一个具体示例，在除位于最后一行像素驱动电路外的其他各行像素驱动电路，需要等待最后一行像素驱动电路完成阈值补偿阶段后，才能进入发光阶段。因此，除最后一行像素驱动电路外，位于其他行的像素驱动电路在完成阈值补偿阶段t2后需要先进行阈值补偿阶段t2，然后再进行发光阶段t4；对于最后一行像素驱动电路，其在完成阈值补偿阶段t2后可直接进行发光阶段t4。
需要说明的是，图4和图5所示的像素驱动电路也可采用图8和图9所示工作时序进行工作，具体过程此处不再赘述。
图10为本公开实施例提供的像素驱动电路的再一种电路结构示意图，图11为本公开实施例提供的像素驱动电路的再一种电路结构示意图，图12为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图10至图12所示，与图4至图6中所示第一预设节点为第三节点N3且第二预设节点为第二节点N2的情况不同，在图10至图12所示情况中第一预设节点为第二节点N2且第二预设节点为第三节点N3。也就是说，阈值补偿电路3连接在第一节点N1与第三节点N3之间，数据写入电路4与第二节点N2连接。
需要说明的是，图10至图12所示的像素驱动电路也可采用图8和图9所示工作时序进行工作，具体过程此处不再赘述。
图13为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图13所示，与前面实施例中在初始化电路2包括有第二复位电路202时第二电压供给端与第一复位电压供给线相连的情况不同，在本实施例中，在初始化电路2包括有第二复位电路202时第二电压供给端与第一节点N1连接；同时，第一电压供给端与第一初始化电压供给线连接，第一控制信号端与第二复位控制信号线RE2连接，且第二控制信号端与第一复位控制信号线RE1连接。
此时，第二复位电路202可复用作前面实施例中的阈值补偿电路3。也就是说，第二复位电路202不但能够到对第二节点N2进行复位，还能够对驱动晶体管T3进行阈值补偿，因此无需额外配置阈值补偿电路3，有利于简化像素驱动电路的结构，减少像素驱动电路中晶体管的数量，减小像素驱动电路所占用的尺寸，有利于产品的高分辨率设计。
参见图13所示，在一些实施例中，像素驱动电路还包括：数据写入电路4；数据写入电路4与第三节点N3、数据信号端和栅极驱动信号端Gate分别连接，数据写入电路4配置为响应于栅极驱动信号端Gate的信号的控制将数据信号端提供的数据电压写入至第三节点N3。
进一步可选地，数据写入电路4包括：第四晶体管T1；第四晶体管T1的控制极与栅极驱动信号端Gate连接，第四晶体管T1的第一极与数据信号端连接，第四晶体管T1的第二极与第三节点N3连接。
在一些实施例中，图13所示像素驱动电路还包括：控制电路5、耦合电路6以及第三复位电路7，对于控制电路5、耦合电路6以及第三复位电路7的描述，可参见前面实施例中对图4至图6的相关描述内容，此处不再赘述。
下面将结合附图来对图13所示像素驱动电路的具体工作过程进行详细描述。以图13中所示像素驱动电路内的各晶体管均为N型晶体管，且采用图8中所示工作时序为例进行示例性描述，图13中所示像素驱动电路的工作过程如下：
在复位阶段t1，第一复位控制信号线RE1提供的信号为高电平信号，第二复位控制信号线RE2提供的信号为高电平信号，栅极驱动信号端Gate提供的信号为低电平信号，使能信号端EM提供的信号为低电平信号。此时，第一晶体管T1、第七晶体管T7、第八晶体管T8均导通，第四晶体管T1、第五晶体管T5和第六晶体管T6均截止。
第一初始化电压Vinit1通过第一晶体管T1传输至第一节点N1，第二初始化电压Vinit2通过第七晶体管T7传输至第四节点N4，第一初始化电压Vinit1通过第八晶体管T8传输至第二节点N2(第一初始化电压Vinit1作为第一复位电压以对第二节点N2进行复位)，第三节点N3处电压为上一帧所写入的数据电压。在第一节点N1处电压VN1＝Vinit1，第二节点N2处电压VN2＝Vinit1，第三节点N3处电压VN3为上一帧所写入的数据电压时，驱动晶体管T3的栅源电压Vgs＞Vth，驱动晶体管T3的栅漏电压Vgd＝0V，即驱动晶体管T3处于导通状态且工作于饱和区，从而可有效减弱驱动晶体管T3的阈值电压漂移程度以及减弱磁滞效应的影响，因而能够有效改善显示面板的残影、闪烁的问题。
在阈值补偿阶段t2，第一复位控制信号线RE1提供的信号为高电平信号，第二复位控制信号线RE2提供的信号为低电平信号，栅极驱动信号端Gate提供的信号为高电平信号，使能信号端EM提供的信号为低电平信号。此时，第四晶体管T1、第七晶体管T7和第八晶体管T8均导通，第一晶体管T1、第五晶体管T5和第六晶体管T6均截止。
数据电压Vdata通过第四晶体管T1写入至第三节点N3，由于第八晶体管T8和驱动晶体管T3处于导通状态，此时第一节点N1和第二节点N2通过驱动晶体管T3和第四晶体管T1进行放电，当第一节点N1和第二节点N2处电压下降至Vdata+Vth时，驱动晶体管T3截止。此时，电容C1的两端电压差为VN1-VN4＝Vdata+Vth-Vinit2。
在发光阶段t4，第一复位控制信号线RE1提供的信号为低电平信号，第二复位控制信号线RE2提供的信号为低电平信号，栅极驱动信号端Gate提供的信号为低电平信号，使能信号端EM提供的信号为高电平信号。此时，第五晶体管T5和第六晶体管T6均导通，第一晶体管T1、第四晶体管T1、第七晶体管T7、第八晶体管T8和第九晶体管T9均截止。
由于第一晶体管T1和第八晶体管T8均处于截止状态，因此第一节点N1处于浮接状态。电源电压VDD通过第五晶体管T5写入至第二节点N2，第三节点N3与第四节点N4之间导通，且第四节点N4处电压会稳定于VSS+Voled，其中Voled为发光器件OLED的工作电压，在电容C1的自举作用下第一节点N1处电压VN1也会相应变化为Vdata+Vth-Vinit2+VSS+Voled。此时，驱动晶体管T3的栅源电压Vgs＝VN1-VN4＝Vdata+Vth-Vinit2。
驱动晶体管T3根据自身的栅源电压输出驱动电流I。基于前面对该发光阶段t4的描述可见，驱动晶体管T3所输出的驱动电流与驱动晶体管T3的阈值电压Vth无关，从而可避免流过发光器件的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件的驱动电流的均匀性。
需要说明的是，图13所示的像素驱动电路也可采用图9所示工作时序进行工作(即，在阈值补偿阶段t2和发光阶段t4之间还包括缓冲阶段t3)，具体过程此处不再赘述。
图14为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图14所示，图14所示像素驱动电路在图13所示像素驱动电路的基础上还包括第四复位电路203，第四复位电路203可用于在复位阶段中对第三节点N3进行复位。对于图14中第四复位电路203的具体描述，可参见前面实施例中的相应内容，此处不再赘述。
需要说明的是，图14所示的像素驱动电路也可采用图8和图9所示工作时序进行工作，具体过程此处不再赘述。
图15为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图15所示，与图4至图6、图10至图14中所示第一电压供给端与第一初始化电压供给线连接且第一控制信号端与第二复位控制信号线连接的情况不同，在图15所示情况中第一电压供给端与第二节点N2连接，第一控制信号端与第一复位控制信号线连接；初始化电路2包括有第二复位电路202，第二电压供给端与第一电源端连接，且第二控制信号端与第二复位控制信号线连接。也就是说，第一复位电路201连接在第一节点N1与第二节点N2之间，第二复位电路202与第二节点N2连接。
其中，第一电源端提供电源电压Vref，Vref为高电平电压，且Vref-Vdata_max＞Vth，Vdata_max为显示面板内最大数据电压。可选地，电源电压Vref的大小可等于电源电压VDD，即第一电源端与第二电源端可以为同一电源端。
此时，第一复位电路201可复用作前面实施例中的阈值补偿电路3。也就是说，第一复位电路201不但能够到对第一节点N1进行复位，还能够对驱动晶体管T3进行阈值补偿，因此无需额外配置阈值补偿电路3，有利于简化像素驱动电路的结构，减少像素驱动电路中晶体管的数量，减小像素驱动电路所占用的尺寸，有利于产品的高分辨率设计。
在一些实施例中，第一复位电路201包括第一晶体管T1，第二复位电路202包括第八晶体管T8。此时，第一晶体管T1的控制极与第一复位控制信号线连接，第一晶体管T1的第一极与第二节点N2连接，第一晶体管T1的第二极与第一节点N1连接；第八晶体管T8的控制极与第二复位控制信号线连接，第八晶体管T8的第一极与第一电源端连接，第八晶体管T8的第二极与第二节点N2连接。
在一些实施例中，图15所示像素驱动电路还包括：数据写入电路4、控制电路5、耦合电路6以及第三复位电路7，对于数据写入电路4、控制电路5、耦合电路6以及第三复位电路7的描述，可参见前面实施例中对图13的相关描述内容，此处不再赘述。
下面将结合附图来对图15所示像素驱动电路的具体工作过程进行详细描述。以图15中所示像素驱动电路内的各晶体管均为N型晶体管，且采用图8中所示工作时序为例进行示例性描述，图15中所示像素驱动电路的工作过程如下：
在复位阶段t1，第一复位控制信号线提供的信号为高电平信号，第二复位控制信号线提供的信号为高电平信号，栅极驱动信号端提供的信号为低电平信号，使能信号端提供的信号为低电平信号。此时，第一晶体管T1、第七晶体管T7、第八晶体管T8均导通，第四晶体管T1、第五晶体管T5和第六晶体管T6均截止。
电源电压Vref通过第八晶体管T8传输至第二节点N2(电源电压Vref作为第一复位电压以对第二节点N2进行复位)，并通过第一晶体管T1传输至第一节点N1(电源电压Vref作为第一初始化电压以对第一节点N1进行复位)，第二初始化电压Vinit2通过第七晶体管T7传输至第四节点N4，第三节点N3处电压为上一帧所写入的数据电压。在第一节点N1处电压VN1＝Vref，第二节点N2处电压VN2＝Vref，第三节点N3处电压VN3为上一帧所写入的数据电压时，驱动晶体管T3的栅源电压Vgs＞Vth，驱动晶体管T3的栅漏电压Vgd＝0V，即驱动晶体管T3处于导通状态且工作于饱和区，从而可有效减弱驱动晶体管T3的阈值电压漂移程度以及减弱磁滞效应的影响，因而能够有效改善显示面板的残影、闪烁的问题。
在阈值补偿阶段t2，第一复位控制信号线提供的信号为高电平信号，第二复位控制信号线提供的信号为低电平信号，栅极驱动信号端提供的信号为高电平信号，使能信号端提供的信号为低电平信号。此时，第一晶体管T1、第四晶体管T1和第七晶体管T7均导通，第五晶体管T5、第六晶体管T6和第八晶体管T8均截止。
数据电压Vdata通过第四晶体管T1写入至第三节点N3，由于第一晶体管T1和驱动晶体管T3处于导通状态，此时第一节点N1和第二节点N2通过驱动晶体管T3和第四晶体管T1进行放电，当第一节点N1和第二节点N2处电压下降至Vdata+Vth时，驱动晶体管T3截止。此时，电容C1的两端电压差为VN1-VN4＝Vdata+Vth-Vinit2。
在发光阶段t4，第一复位控制信号线提供的信号为低电平信号，第二复位控制信号线提供的信号为低电平信号，栅极驱动信号端提供的信号为低电平信号，使能信号端提供的信号为高电平信号。此时，第五晶体管T5和第六晶体管T6均导通，第一晶体管T1、第四晶体管T1、第七晶体管T7、第八晶体管T8和第九晶体管T9均截止。
由于第一晶体管T1处于截止状态，因此第一节点N1处于浮接状态。电源电压VDD通过第五晶体管T5写入至第二节点N2，第三节点N3与第四节点N4之间导通，且第四节点N4处电压会稳定于VSS+Voled，其中Voled为发光器件OLED的工作电压，在电容C1的自举作用下第一节点N1处电压VN1也会相应变化为Vdata+Vth-Vinit2+VSS+Voled。此时，驱动晶体管T3的栅源电压Vgs＝VN1-VN4＝Vdata+Vth-Vinit2。
驱动晶体管T3根据自身的栅源电压输出驱动电流I。基于前面对该发光阶段t4的描述可见，驱动晶体管T3所输出的驱动电流与驱动晶体管T3的阈值电压Vth无关，从而可避免流过发光器件的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件的驱动电流的均匀性。
需要说明的是，图15所示的像素驱动电路也可采用图9所示工作时序进行工作(即，在阈值补偿阶段t2和发光阶段t4之间还包括缓冲阶段t3)，具体过程此处不再赘述。
图16为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图16所示，图16所示像素驱动电路在图15所示像素驱动电路的基础上还包括第四复位电路203，第四复位电路203可用于在复位阶段中对第三节点N3进行复位。对于图16中第四复位电路203的具体描述，可参见前面实施例中的相应内容，此处不再赘述。
需要说明的是，图16所示的像素驱动电路也可采用图8和图9所示工作时序进行工作，具体过程此处不再赘述。
图17为本公开实施例提供的像素驱动电路的再一种电路结构示意图，图18为本公开实施例提供的像素驱动电路的再一种电路结构示意图，如图17和图18所示，在一些实施例中，驱动晶体管T3为顶栅型晶体管，顶栅型晶体管配置有导电遮光图形，导电遮光图形位于顶栅型晶体管的有源层背向顶栅型晶体管的控制极的一侧，导电遮光图形在有源层所处平面上的正投影完全覆盖有源层的沟道区；导电遮光图形与顶栅型晶体管的控制极连接(图17中所示)或与第四电源端连接(图18中所示)，第四电源端提供电源电压V4。
在本公开实施例中，导电遮光图形具有两方面的作用：其一、挡光及水氧的侵蚀；其二、可以接电位以调节驱动晶体管T3的性能。
参见图17所示，在导电遮光图形与驱动晶体管T3的控制极相连接时，导电遮光图形上所加载的电压可以随着驱动晶体管T3的控制极上的电压相应变动，可在一定程度上增大驱动晶体管T3的驱动电流。
参见图18所示，在导电遮光图形与第四电源端相连接时，第四电源端可以提供固定的高电平信号，以调整驱动晶体管T3的沟道中的电子被控制极捕获的数量，从而减弱磁滞效应的影响；或者，第四电源端可以提供可变的电平信号，例如，在发光阶段时第四电源端可提供低电平信号，增加驱动晶体管T3的亚阈值，以增强的低灰阶下亮度控制能力，在复位阶段时第四电源端可提供高电平信号，以减弱驱动晶体管T3的磁滞效应的影响。
需要说明的是，图4至图6、图10至图16中驱动晶体管T3也可以配置上述导电遮光图形，具体情况未给出相应附图。另外，在实际应用中，也可根据实际需要为像素驱动电路内的其他晶体管也配置对应的导电遮光图形。
基于同一发明构思，本公开实施例还提供了一种像素驱动电路的驱动方法，该像素驱动电路采用前面任一实施例中所提供的像素驱动电路，该像素驱动电路的驱动方法包括：在复位阶段，初始化电路向第一节点提供第一初始化电压，同时初始化电路向第二节点提供第一复位电压和/或向第三节点提供第二复位电压，以控制驱动电路内的驱动晶体管处于导通状态。
对于该驱动方法的详细描述，可参见前面实施例中的内容，此处不再赘述。
基于同一发明构思，本公开实施例还提供了一种显示面板，该显示面板包括像素驱动电路，该像素驱动电路可采用前面任一实施例所提供的像素驱动电路，对于该像素驱动电路的具体描述，可参见前面实施例中相应内容，此处不再赘述。
本公开实施例中的显示面板可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (17)

1.一种像素驱动电路，其特征在于，包括：驱动电路和初始化电路；
所述驱动电路与第一节点、第二节点和第三节点分别连接；
所述初始化电路与所述第一节点连接，所述初始化电路还与所述第二节点和/或所述第三节点连接，所述初始化电路配置为向所述第一节点提供第一初始化电压，以及向所述第二节点提供第一复位电压和/或向所述第三节点提供第二复位电压，以控制所述驱动电路内的驱动晶体管处于导通状态；
所述驱动电路包括所述驱动晶体管；
所述驱动晶体管的控制极与所述第一节点连接，所述驱动晶体管的第一极与所述第二节点连接，所述驱动晶体管的第二极与所述第三节点连接；
还包括：控制电路和耦合电路；
所述控制电路与使能信号端、第二电源端、所述第二节点、所述第三节点、第四节点分别连接，所述控制电路配置为响应于所述使能信号端的信号的控制将所述第二电源端提供的电源电压传输至所述第二节点，以及连接所述第三节点和所述第四节点；
所述耦合电路连接于所述第一节点与所述第四节点之间；
所述控制电路包括：第五晶体管和第六晶体管，所述耦合电路包括：电容；
所述第五晶体管的控制极与所述使能信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第二节点连接；
所述第六晶体管的控制极与所述使能信号端连接，所述第六晶体管的第一极与所述第三节点连接，所述第五晶体管的第二极与所述第四节点连接；
所述电容的第一端与所述第一节点连接，所述电容的第二端与所述第四节点连接；
还包括：第三复位电路；所述第三复位电路与第一复位控制信号线、第二初始化电压供给线和所述第四节点分别连接，所述第三复位电路配置为响应于所述第二复位控制信号线的信号的控制将所述第二初始化电压供给线提供的第二初始化电压传输至所述第四节点；
所述驱动晶体管为N型晶体管，所述第四节点与发光器件的第一端连接；
所述初始化电路包括：第一复位电路；
所述第一复位电路与第一控制信号端、所述第一节点和第一电压供给端分别连接，所述第一复位电路配置为响应于所述第一控制信号端的信号的控制将所述第一电压供给端提供的第一初始化电压传输到所述第一节点；
所述初始化电路还包括：第二复位电路和第四复位电路；
所述第二复位电路与第二控制信号端、所述第二节点和第二电压供给端分别连接，所述第二复位电路配置为响应于所述第二控制信号端的信号的控制将所述第二电压供给端提供的第一复位电压传输至所述第二节点；
所述第四复位电路与第三控制信号端、所述第三节点和第三电压供给端分别连接，所述第四复位电路配置为响应于所述第三控制信号端的信号的控制将所述第三电压供给端提供的第二复位电压传输至所述第三节点；
其中，第一复位电压与第二复位电压之差大于2V。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一复位电路包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述第一电压供给端连接，所述第一晶体管的第二极与所述第一节点连接。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一晶体管为金属氧化物型晶体管。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述第二复位电路包括：第八晶体管；
所述第八晶体管的控制极与所述第二控制信号端连接，所述第八晶体管的第一极与所述第二电压供给端连接，所述第八晶体管的第二极与所述第二节点连接。
5.根据权利要求1所述的像素驱动电路，其特征在于，所述第四复位电路包括：第九晶体管；
所述第九晶体管的控制极与所述第三控制信号端连接，所述第九晶体管的第一极与所述第三电压供给端连接，所述第九晶体管的第二极与所述第三节点连接。
6.根据权利要求1所述的像素驱动电路，其特征在于，所述第一电压供给端与第一初始化电压供给线连接，所述第一控制信号端与第二复位控制信号线连接；
在所述初始化电路包括有所述第二复位电路时，所述第二电压供给端与第一复位电压供给线连接，所述第二控制信号端与所述第二复位控制信号线连接；
在所述初始化电路包括有所述第四复位电路时，所述第三电压供给端与第二复位电压供给线连接，所述第三控制信号端与所述第二复位控制信号线连接。
7.根据权利要求6所述的像素驱动电路，其特征在于，还包括：数据写入电路和阈值补偿电路；
所述数据写入电路与第一预设节点、数据信号端和栅极驱动信号端分别连接，所述数据写入电路配置为响应于所述栅极驱动信号端的信号的控制将所述数据信号端提供的数据电压写入至所述第一预设节点；
所述阈值补偿电路与第二预设节点、所述第一节点和所述栅极驱动信号端分别连接，所述阈值补偿电路配置为响应于所述栅极驱动信号端的信号的控制连接所述第二预设节点与所述第一节点；
其中，所述第一预设节点和所述第二预设节点二者中之一为所述第二节点，另一为所述第三节点。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述阈值补偿电路包括第二晶体管，所述数据写入电路包括：第四晶体管；
所述第二晶体管的控制极与所述栅极驱动信号端连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第二预设节点连接；
所述第四晶体管的控制极与所述栅极驱动信号端连接，所述第四晶体管的第一极与所述数据信号端连接，所述第四晶体管的第二极与所述第一预设节点连接。
9.根据权利要求1所述的像素驱动电路，其特征在于，所述第一电压供给端与第一初始化电压供给线连接，所述第一控制信号端与第二复位控制信号线连接；
所述第二电压供给端与所述第一节点连接，且所述第二控制信号端与第一复位控制信号线连接。
10.根据权利要求1所述的像素驱动电路，其特征在于，所述第一电压供给端与所述第二节点连接，所述第一控制信号端与第一复位控制信号线连接；
所述第二电压供给端与第一电源端连接，且所述第二控制信号端与第二复位控制信号线连接。
11.根据权利要求9或10所述的像素驱动电路，其特征在于，还包括：数据写入电路；
所述数据写入电路与第三节点、数据信号端和栅极驱动信号端分别连接，所述数据写入电路配置为响应于所述栅极驱动信号端的信号的控制将所述数据信号端提供的数据电压写入至所述第三节点。
12.根据权利要求11所述的像素驱动电路，其特征在于，所述数据写入电路包括：第四晶体管；
所述第四晶体管的控制极与所述栅极驱动信号端连接，所述第四晶体管的第一极与所述数据信号端连接，所述第四晶体管的第二极与所述第三节点连接。
13.根据权利要求12所述的像素驱动电路，其特征在于，所述第三复位电路包括：第七晶体管；
所述第七晶体管的控制极与所述第一复位控制信号线连接，所述第七晶体管的第一极与所述第二初始化电压供给线连接，所述第七晶体管的第二极与所述第四节点连接。
14.根据权利要求13所述的像素驱动电路，其特征在于，所述第七晶体管为金属氧化物型晶体管。
15.根据权利要求1所述的像素驱动电路，其特征在于，所述驱动晶体管为顶栅型晶体管，所述顶栅型晶体管配置有导电遮光图形，所述导电遮光图形位于所述顶栅型晶体管的有源层背向所述顶栅型晶体管的控制极的一侧，所述导电遮光图形在所述有源层所处平面上的正投影完全覆盖所述有源层的沟道区；
所述导电遮光图形与所述顶栅型晶体管的控制极或第四电源端连接。
16.一种像素驱动电路的驱动方法，其特征在于，所述像素驱动电路为权利要求1-15中任一所述像素驱动电路，所述驱动方法包括：
在复位阶段，所述初始化电路向所述第一节点提供第一初始化电压，同时所述初始化电路向所述第二节点提供第一复位电压和向所述第三节点提供第二复位电压，以控制所述驱动电路内的驱动晶体管处于导通状态。
17.一种显示面板，其特征在于，包括：如权利要求1-15中任一所述像素驱动电路。
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