KR20200135524A

KR20200135524A - 픽셀 구동 회로 및 그 구동 방법, 및 디스플레이 패널

Info

Publication number: KR20200135524A
Application number: KR1020207031098A
Authority: KR
Inventors: 둥니 류
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2019-01-25
Filing date: 2019-01-25
Publication date: 2020-12-02
Also published as: EP3916711A4; CN111742359A; JP2022525484A; EP3916711A1; KR102582551B1; US20210225262A1; WO2020151007A1; US11315480B2; CN111742359B; EP3916711B1

Abstract

픽셀 구동 회로 및 그 구동 방법, 및 디스플레이 패널. 픽셀 구동 회로(10)는 전류 제어 회로(100) 및 시간 제어 회로(200)를 포함한다. 전류 제어 회로(100)는 디스플레이 데이터 신호를 수신하고, 디스플레이 데이터 신호에 따라, 전류 제어 회로(100)를 통해 흐르는 구동 전류의 전류 레벨을 제어하도록 구성된다. 시간 제어 회로(200)는 구동 전류를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호에 따라, 구동 전류가 통과할 때의 지속기간을 제어하도록 구성된다. 다수 회의 스캐닝 하에서 픽셀 구동 회로(10)에 의해 이진 단위 지속기간 제어가 구현되고, 지속기간 제어의 유연성이 개선되어, 그레이스케일 밝기에 대한 보상이 구현되고, 디스플레이 패널의 디스플레이 효과가 개선된다.

Description

픽셀 구동 회로 및 그 구동 방법, 및 디스플레이 패널

본 개시내용의 실시예들은 픽셀 구동 회로, 그 구동 방법, 및 디스플레이 패널에 관한 것이다.

마이크로 발광 다이오드(줄여서, 마이크로 LED, mLED 또는 μLED)의 디스플레이 디바이스는, 발광 다이오드(LED)의 길이를 1%로(예를 들어, 10 미크론 내지 20 미크론과 같은, 100 미크론 미만으로) 감소시킬 수 있고 유기 발광 다이오드(OLED)의 디스플레이 디바이스와 비교하여 더 높은 발광 밝기, 발광 효율, 및 더 낮은 동작 전력 소비의 장점들을 갖기 때문에 점차 많은 관심을 끌고 있다. 위의 특성들로 인해, 마이크로 LED는 모바일폰, 디스플레이, 노트북 컴퓨터, 디지털 카메라, 계기 및 계량기 등과 같은 디스플레이 기능들을 갖는 디바이스들에 적용될 수 있다.

마이크로 LED 기술, 즉, LED 소형화 및 매트릭스화(matricization) 기술은 어레이 기판 상에 미크론 스케일로 적색, 녹색 및 청색을 디스플레이하는 마이크로 LED들을 생성할 수 있다. 현재, 마이크로 LED 기술은 전통적인 갈륨 질화물(GaN) LED 기술에 기초한다. 어레이 기판 상의 각각의 마이크로 LED는 별개의 픽셀 유닛으로서 간주될 수 있고, 즉, 개별적으로 구동 및 조명될 수 있으므로, 디스플레이 디바이스가 더 높은 섬세함과 더 강한 콘트라스트를 갖는 화상(picture)을 제시하게 한다.

본 개시내용의 적어도 하나의 실시예에서 픽셀 구동 회로가 제공되며, 이는: 전류 제어 회로 및 시간 제어 회로를 포함하고, 전류 제어 회로는 디스플레이 데이터 신호를 수신하고 디스플레이 데이터 신호에 따라 전류 제어 회로를 통해 흐르는 구동 전류의 크기를 제어하도록 구성되고; 시간 제어 회로는 구동 전류를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 따라 구동 전류의 흐르는 시간 기간(flowing time period)을 제어하도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 시간 제어 회로는: 스위칭 회로, 시간 데이터 기입 회로, 제1 저장 회로, 제1 발광 제어 회로, 및 제2 발광 제어 회로를 포함하고; 스위칭 회로는 제어 단자 및 제1 단자를 포함하고, 시간 데이터 신호에 응답하여 구동 전류가 스위칭 회로를 통과하는 것을 허용하거나 허용하지 않도록 턴온(turn on) 또는 턴오프(turn off)되도록 구성되고; 시간 데이터 기입 회로는 스위칭 회로의 제어 단자에 접속되고, 제1 스캐닝 신호에 응답하여 스위칭 회로의 제어 단자에 시간 데이터 신호를 기입하도록 구성되고; 제1 저장 회로는 스위칭 회로의 제어 단자에 접속되고, 시간 데이터 기입 회로에 의해 기입된 시간 데이터 신호를 저장하도록 구성되고; 제1 발광 제어 회로는 스위칭 회로의 제1 단자에 접속되고, 제1 발광 제어 신호에 응답하여 스위칭 회로의 제1 단자에 구동 전류를 인가하도록 구성되고; 제2 발광 제어 회로는 제1 발광 제어 회로와 병렬로 접속되고, 따라서 스위칭 회로의 제1 단자에 또한 접속되고, 제2 발광 제어 신호에 응답하여 스위칭 회로의 제1 단자에 구동 전류를 인가하도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 시간 제어 회로는 발광 요소에 접속되고, 제1 발광 제어 회로 및 스위칭 회로에 의해, 구동 전류를 발광 요소에 인가하여 발광 요소를 발광하도록 구동하는 시간 기간은 제1 시간 기간이고, 제2 발광 제어 회로 및 스위칭 회로에 의해, 구동 전류를 발광 요소에 인가하여 발광 요소를 발광하도록 구동하는 시간 기간은 보상 시간 기간이고, 흐르는 시간 기간은 제1 시간 기간과 보상 시간 기간의 합이다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 스위칭 회로는 제1 트랜지스터를 포함하고; 제1 트랜지스터의 게이트는 스위칭 회로의 제어 단자로서 역할을 하고, 제1 트랜지스터의 제1 전극은 스위칭 회로의 제1 단자로서 역할을 하고, 제1 트랜지스터의 제2 전극은 발광 요소에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 시간 데이터 기입 회로는 제2 트랜지스터를 포함하고; 제2 트랜지스터의 게이트는 제1 스캐닝 신호를 수신하기 위해 제1 스캐닝 라인에 접속되도록 구성되고, 제2 트랜지스터의 제1 전극은 시간 데이터 신호를 수신하기 위해 시간 데이터 라인에 접속되도록 구성되고, 제2 트랜지스터의 제2 전극은 스위칭 회로의 제어 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 제1 저장 회로는 제1 커패시터를 포함하고; 제1 커패시터의 제1 전극은 스위칭 회로의 제어 단자에 접속되도록 구성되고, 제1 커패시터의 제2 전극은 제1 전압을 수신하기 위해 제1 전압 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 제1 발광 제어 회로는 제3 트랜지스터를 포함하고; 제3 트랜지스터의 게이트는 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 라인에 접속되도록 구성되고, 제3 트랜지스터의 제1 전극은 전류 제어 회로에 접속되도록 구성되고, 제3 트랜지스터의 제2 전극은 스위칭 회로의 제1 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 제2 발광 제어 회로는 제4 트랜지스터를 포함하고; 제4 트랜지스터의 게이트는 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 라인에 접속되도록 구성되고, 제4 트랜지스터의 제1 전극은 전류 제어 회로에 접속되도록 구성되고, 제4 트랜지스터의 제2 전극은 스위칭 회로의 제1 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 전류 제어 회로는 구동 회로, 디스플레이 데이터 기입 회로, 및 제2 저장 회로를 포함하고; 구동 회로는 제어 단자, 제1 단자, 및 제2 단자를 포함하고, 디스플레이 데이터 신호에 따라 구동 전류의 크기를 제어하도록 구성되고; 디스플레이 데이터 기입 회로는 구동 회로의 제1 단자 또는 제어 단자에 접속되고, 제2 스캐닝 신호에 응답하여 구동 회로의 제1 단자 또는 제어 단자에 디스플레이 데이터 신호를 기입하도록 구성되고; 제2 저장 회로는 구동 회로의 제어 단자에 접속되고, 디스플레이 데이터 기입 회로에 의해 기입된 디스플레이 데이터 신호를 저장하도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 전류 제어 회로는 보상 회로, 제3 발광 제어 회로, 및 리셋 회로를 추가로 포함하고; 보상 회로는 구동 회로의 제어 단자 및 제2 단자에 접속되고, 구동 회로의 제1 단자에 기입된 디스플레이 데이터 신호 및 제2 스캐닝 신호에 응답하여 구동 회로를 보상하도록 구성되고; 제3 발광 제어 회로는 구동 회로의 제1 단자에 접속되고, 제3 발광 제어 신호에 응답하여 구동 회로의 제1 단자에 제2 전압 단자의 제2 전압을 인가하도록 구성되고; 리셋 회로는 구동 회로의 제어 단자에 접속되고, 리셋 신호에 응답하여 구동 회로의 제어 단자에 리셋 전압 단자의 리셋 전압을 인가하도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 구동 회로는 제5 트랜지스터를 포함하고; 제5 트랜지스터의 게이트는 구동 회로의 제어 단자로서 역할을 하고, 제5 트랜지스터의 제1 전극은 구동 회로의 제1 단자로서 역할을 하고, 제5 트랜지스터의 제2 전극은 구동 회로의 제2 단자로서 역할을 하고 시간 제어 회로에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 디스플레이 데이터 기입 회로는 제6 트랜지스터를 포함하고; 제6 트랜지스터의 게이트는 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인에 접속되도록 구성되고, 제6 트랜지스터의 제1 전극은 디스플레이 데이터 신호를 수신하기 위해 디스플레이 데이터 라인에 접속되도록 구성되고, 제6 트랜지스터의 제2 전극은 구동 회로의 제1 단자 또는 제어 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 제2 저장 회로는 제2 커패시터를 포함하고; 제2 커패시터의 제1 전극은 구동 회로의 제어 단자에 접속되도록 구성되고, 제2 커패시터의 제2 전극은 제2 전압을 수신하기 위해 제2 전압 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 보상 회로는 제7 트랜지스터를 포함하고; 제7 트랜지스터의 게이트는 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인에 접속되도록 구성되고, 제7 트랜지스터의 제1 전극은 구동 회로의 제어 단자에 접속되도록 구성되고, 제7 트랜지스터의 제2 전극은 구동 회로의 제2 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 제3 발광 제어 회로는 제8 트랜지스터를 포함하고; 제8 트랜지스터의 게이트는 제3 발광 제어 신호를 수신하기 위해 제3 발광 제어 라인에 접속되도록 구성되고, 제8 트랜지스터의 제1 전극은 제2 전압 단자에 접속되도록 구성되고, 제8 트랜지스터의 제2 전극은 구동 회로의 제1 단자에 접속되도록 구성된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로에서, 리셋 회로는 제9 트랜지스터를 포함하고; 제9 트랜지스터의 게이트는 리셋 신호를 수신하기 위해 리셋 신호 라인에 접속되도록 구성되고, 제9 트랜지스터의 제1 전극은 구동 회로의 제어 단자에 접속되도록 구성되고, 제9 트랜지스터의 제2 전극은 리셋 전압 단자에 접속되도록 구성된다.

본 개시내용의 적어도 하나의 실시예에서 어레이로서 배열된 복수의 픽셀 유닛들을 포함하는 디스플레이 패널이 또한 제공되며, 픽셀 유닛은 본 개시내용의 실시예들 중 어느 하나에 따른 픽셀 구동 회로 및 픽셀 구동 회로에 접속된 발광 요소를 포함한다.

예를 들어, 본 개시내용의 실시예에서 제공되는 디스플레이 패널은 적어도 2개의 게이트 구동 회로를 추가로 포함하고, 제1 발광 제어 신호 및 제2 발광 제어 신호는 각각 적어도 2개의 게이트 구동 회로의 상이한 게이트 구동 회로들에 의해 제공된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 디스플레이 패널에서, 발광 요소는 발광 다이오드를 포함한다.

본 개시내용의 적어도 하나의 실시예에서 본 개시내용의 실시예들 중 어느 하나에 따른 픽셀 구동 회로를 위한 구동 방법이 또한 제공되며, 이는: 디스플레이 데이터 신호, 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 입력하여, 전류 제어 회로가 디스플레이 데이터 신호에 따라 전류 제어 회로를 통해 흐르는 구동 전류의 크기를 제어하고, 시간 제어 회로가 구동 전류를 수신하고 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 따라 구동 전류의 흐르는 시간 기간을 제어하게 하는 단계를 포함한다.

예를 들어, 본 개시내용의 실시예에서 제공되는 픽셀 구동 회로를 위한 구동 방법에서, 흐르는 시간 기간은 상이한 디스플레이 그레이 레벨들에 대응하는 복수의 지속기간들을 포함하고, 복수의 지속기간들은 이진 단위 지속기간들(binary unit durations)이다.

본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이다; 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용으로 제한되지 않는다는 점이 명백하다.
도 1a는 픽셀 구동 회로의 개략도이다.
도 1b는 픽셀 구동 회로의 신호 타이밍도이다.
도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 개략적인 블록도이다.
도 3은 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 시간 제어 회로의 개략적인 블록도이다.
도 4는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 전류 제어 회로의 개략적인 블록도이다.
도 5는 본 개시내용의 일부 실시예들에 의해 제공되는 다른 픽셀 구동 회로의 전류 제어 회로의 개략적인 블록도이다.
도 6은 본 개시내용의 일부 실시예들에 의해 제공되는 다른 픽셀 구동 회로의 개략적인 블록도이다.
도 7은 도 6에 도시된 픽셀 구동 회로의 구체적인 구현 예의 회로도이다.
도 8은 도 2에 도시된 픽셀 구동 회로의 구체적인 구현 예의 회로도이다.
도 9는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 신호 타이밍도이다.
도 10은 시프트 레지스터 유닛의 개략도이다.
도 11은 다른 시프트 레지스터 유닛의 개략도이다.
도 12는 시프트 레지스터 유닛의 신호 타이밍도이다.
도 13은 다른 시프트 레지스터 유닛의 신호 타이밍도이다.
도 14는 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 패널의 개략적인 블록도이다.

본 개시내용의 실시예들의 목적들, 기술적 해결책들 및 이점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐이다. 본 명세서에서 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 독창적인 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.

달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 발명이 속하는 분야의 통상의 기술자에 의해 일반적으로 이해되는 바와 동일한 의미를 갖는다. 본 개시내용에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도된 것이 아니라, 다양한 컴포넌트들을 구별하는 것이다. 또한, 용어들 "구성한다", "포함한다" 등은, 이러한 용어들 이전에 언급된 요소들 또는 객체들이 이러한 용어들 이후에 열거된 요소들 또는 객체들 및 그의 등가물들을 포함하지만, 다른 요소들 또는 객체들을 배제하지 않는다는 것을 특정하도록 의도된다. 어구들 "접속(connect)", "접속된(connected)" 등은 물리적 접속 또는 기계적 접속을 정의하는 것으로 의도되지 않고, 직접적으로 또는 간접적으로, 전기적 접속을 포함할 수 있다. "위", "아래", "우측", "좌측", 및 이와 유사한 것은 상대적인 위치 관계를 나타내는데 사용되는 것일 뿐이고, 설명되는 객체의 위치가 변경될 때, 상대적인 위치 관계는 그에 따라 변경될 수 있다.

마이크로 LED는 일종의 자체 발광 디바이스(self-luminous device)이고, 그 발광 효율은 낮은 전류 밀도에서 전류 밀도가 감소함에 따라 감소할 것이고, 색좌표도 전류 밀도가 변화함에 따라 변화할 것이다. 따라서, 마이크로 LED는 발광 효율 및 색좌표의 큰 변화를 피하기 위해 높은 전류 밀도 하에서 그레이 스케일 디스플레이를 실현할 필요가 있다.

마이크로 LED에 보통 적용되는 픽셀 구동 회로는 8T2C 회로를 채택하는데, 즉, 8개의 박막 트랜지스터(TFT) 및 2개의 커패시터를 사용하여 마이크로 LED를 발광하도록 구동하는 기본 기능을 실현한다. 도 1a에 도시된 바와 같이, 픽셀 구동 회로는 8T2C 회로이고, 전류 제어 서브-회로(01) 및 지속기간 제어 서브-회로(02)를 포함한다. 픽셀 구동 회로는 전류 크기 및 발광 시간에 의해 그레이 스케일을 변조한다. 예를 들어, 전류 제어 서브-회로(01)는 제1 내지 제5 트랜지스터들(M1-M5) 및 제1 커패시터(P1)를 포함하고, 여기서 제4 트랜지스터(M4)는 구동 트랜지스터이고 나머지 트랜지스터들은 스위칭 트랜지스터들이다. 이들 트랜지스터들과 제1 커패시터(P1)는 협력하여 발광 요소(L0)(즉, 마이크로 LED)를 통해 흐르는 전류(즉, 구동 전류)의 크기를 제어한다. 예를 들어, 제4 트랜지스터(M4)의 임계 전압이 보상될 수 있고, 그에 의해 균일한 전류 출력을 달성한다. 예를 들어, 지속기간 제어 서브-회로(02)는 제6 내지 제8 트랜지스터들(M6-M8) 및 제2 커패시터(P2)를 포함하고, 여기서 이들 트랜지스터들과 제2 커패시터(P2)는 협력하여 발광 요소(L0)의 발광 시간을 제어한다. 예를 들어, 화상의 각각의 프레임은 2개 이상의 서브-화상(sub-picture)을 중첩하여 형성될 수 있다. 대응하여, 화상의 각각의 프레임은 지속기간 제어 서브-회로(02)를 통해 2개 이상의 시간 데이터 신호 기입 동작을 수행할 필요가 있다. 이러한 방식으로, 마이크로 LED는 풀 그레이스케일(full grayscale) 하에서 더 높은 효율을 갖는 영역에서 작동할 수 있고, 더 높은 효율을 갖는 영역에서의 마이크로 LED의 색좌표들은 더 적은 드리프트를 갖는다.

도 1a에 도시된 픽셀 구동 회로는, 예를 들어, 도 1b에 도시된 신호 타이밍을 사용하여 구동된다. 예를 들어, 지속기간 제어 서브-회로(02)는 발광 제어 신호(EM')가 하나의 프레임에서 다수 회(즉, 유효 레벨에서 다수 회임) 스캔하게 하고 시간 데이터 신호(Vdata_t)(도면에 도시되지 않음)를 사용하여 제8 트랜지스터(M8)의 온(ON) 또는 오프(OFF)를 제어함으로써 멀티-비트 그레이스케일 디스플레이를 달성한다.

예를 들어, 발광 제어 신호(EM')는 디스플레이 패널의 게이트 구동 회로의 복수의 캐스케이드형 시프트 레지스터 유닛들에 의해 보통 생성되고, 각각의 시프트 레지스터 유닛은 보통, 예를 들어, 10T3C 시프트 레지스터 회로를 사용한다. 발광 제어 신호(EM')는 게이트 라인들을 구동하기 위한 게이트 스캐닝 신호와 리셋을 위한 리셋 신호를 매칭시킬 필요가 있기 때문에, 즉, 적어도 게이트 스캐닝 신호와 리셋 신호가 유효 레벨에 있을 때, 발광 제어 신호(EM')는 발광 요소가 발광하지 않아야 할 때 발광하는 것을 방지하기 위해 무효 레벨로 유지할 필요가 있다. 여기서, 도 1b에 도시된 Gate1 신호 또는 Gate2 신호와 같은, 본 개시내용의 실시예들에서 제공되는 픽셀 구동 회로에서의 게이트 스캐닝 신호의 유효 레벨 펄스 폭은 단위 지속기간으로서 정의되고 H로 표시된다. 발광 제어 신호(EM')를 출력하는 시프트 레지스터 회로에서의 동일한 주파수의 2개의 클록 신호(CK 및 CB)의 주기가 2H이고, 유효 레벨 펄스 폭이 0.5H이고, 듀티비가 25%일 때, 복수의 캐스케이드형 시프트 레지스터들(현재 행의 출력은 다음 행의 입력으로서 사용됨)이 있기 때문에, 각각의 주기에 대한 발광 제어 신호(EM')의 무효 레벨의 최소 제어 지속기간은 3H이다. 시프트 레지스터의 회로 특성에 따르면, 그것이 출력할 수 있는 무효 레벨의 최소 제어 지속기간은 그것이 출력할 수 있는 유효 레벨의 최소 제어 지속기간과 동일하므로, 각각의 주기에 대한 발광 제어 신호(EM')의 유효 레벨의 최소 제어 지속기간도 3H이다. 입력 신호 또는 시작 트리거 신호의 듀티비를 조정함으로써, 상이한 지속기간의 유효 레벨 펄스 폭을 갖는 발광 제어 신호들(EM')을 출력하는 것이 가능하다. 10T3C 시프트 레지스터 회로의 특성들에 따르면, 발광 제어 신호(EM')의 지속기간은 3H+m*2H일 수 있고, 여기서 m은 0 이상의 정수임을 알 수 있다. 따라서, 시프트 레지스터 회로에 의해 실현될 수 있는 신호의 유효 레벨 펄스 폭의 간격(즉, 증가 또는 감소의 최소 단위)이 2H임을 알 수 있다.

각각의 그레이 레벨을 정확하게 디스플레이하기 위해, s1, s2, s3 등과 같은 각각의 스캔 시의 발광 제어 신호(EM')의 유효 레벨의 지속기간은 이진 단위 지속기간, 즉, s2=s1/2, s3=s1/2² 등이고, 즉, si=2*s(i+1)일 필요가 있으며, i는 0보다 큰 정수이다. 예를 들어, 일 예에서, 그레이스케일 디스플레이에 요구되는 이진 단위 지속기간 및 시프트 레지스터 회로에 의해 출력되는 유효 레벨 펄스 폭이 다음 표에 도시된다.

위의 표로부터 알 수 있는 바와 같이, 시프트 레지스터 회로에 의해 출력되는 신호가 발광 제어 신호(EM')로서 사용될 때, 시프트 레지스터 회로에 의해 출력되는 신호는 이진 단위 지속기간에 접근할 수만 있고 이진 단위 지속기간에 완전히 매칭될 수 없으며, 이는 마이크로 LED를 사용하는 디스플레이 패널들의 불량한 그레이-스케일 밝기 디스플레이로 이어진다. 디스플레이 품질을 개선하기 위해, 시프트 레지스터 회로에 의해 출력되는 신호에 대해 1H의 지속기간을 보상하여, 이진 단위 지속기간을 실현하고, 그 후 각각의 그레이 레벨을 정확하게 디스플레이하는 것이 필요하다.

본 개시내용의 적어도 하나의 실시예는 픽셀 구동 회로, 그 구동 방법, 및 디스플레이 패널을 제공한다. 픽셀 구동 회로는 다수 회의 스캔들의 경우에 이진 단위 지속기간 제어를 구현하고, 지속기간 제어의 유연성을 개선하고, 따라서 그레이스케일 밝기에 대한 보상을 달성하고, 디스플레이 패널의 디스플레이 효과를 개선할 수 있다.

이후에, 본 개시내용의 실시예들은 첨부 도면을 참조하여 상세히 설명될 것이다. 상이한 도면들에서의 동일한 참조 번호들은 설명된 동일한 요소들을 지칭하기 위해 사용될 것이라는 점에 유의해야 한다.

본 개시내용의 적어도 하나의 실시예는 전류 제어 회로 및 시간 제어 회로를 포함하는 픽셀 구동 회로를 제공한다. 전류 제어 회로는 디스플레이 데이터 신호를 수신하고 디스플레이 데이터 신호에 따라 전류 제어 회로를 통해 흐르는 구동 전류의 크기를 제어하도록 구성된다. 시간 제어 회로는 구동 전류를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 따라 구동 전류의 흐르는 시간 기간을 제어하도록 구성된다.

위의 실시예에서 제공되는 픽셀 구동 회로는 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 포괄적으로 고려하여 구동 전류의 흐르는 시간을 제어함으로써, 다수 회의 스캔들의 경우에 이진 단위 지속기간 제어를 실현하고, 지속기간 제어의 유연성을 개선하고, 따라서 그레이스케일 밝기에 대한 보상을 달성하고 디스플레이 패널의 디스플레이 효과를 개선한다.

도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 개략적인 블록도이다. 도 2에 도시된 바와 같이, 픽셀 구동 회로(10)는 전류 제어 회로(100) 및 시간 제어 회로(200)를 포함한다. 픽셀 구동 회로(10)는, 예를 들어, 마이크로 LED 디스플레이 디바이스의 서브-픽셀 또는 픽셀 유닛에 사용된다. 시간 제어 회로(200)는, 예를 들어, 발광 요소(300)에 접속된다.

전류 제어 회로(100)는 디스플레이 데이터 신호를 수신하고 디스플레이 데이터 신호에 따라 전류 제어 회로(100)를 통해 흐르는 구동 전류의 크기를 제어하도록 구성된다. 예를 들어, 전류 제어 회로(100)는 디스플레이 데이터 라인(디스플레이 데이터 단자(Vdata_d)), 시간 제어 회로(200), 및 별도로 제공된 고전압 단자(도면에 도시되지 않음)에 접속되어, 디스플레이 데이터 단자(Vdata_d)에 의해 제공되는 디스플레이 데이터 신호 및 고전압 단자에 의해 제공되는 하이 레벨 신호(high level signal)를 수신하고, 구동 전류를 시간 제어 회로(200)에 제공한다. 예를 들어, 전류 제어 회로(100)는 동작 동안에 시간 제어 회로(200)를 통해 발광 요소(300)에 구동 전류를 제공할 수 있고, 따라서 발광 요소(300)는 구동 전류의 크기에 따라 발광할 수 있다.

시간 제어 회로(200)는 구동 전류를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 따라 구동 전류의 흐르는 시간 기간을 제어하도록 구성된다. 예를 들어, 시간 제어 회로(200)는 시간 데이터 라인(시간 데이터 단자(Vdata_t)), 제1 발광 제어 라인(제1 발광 제어 단자(EM1)), 제2 발광 제어 라인(제2 발광 제어 단자(EM2)), 전류 제어 회로(100) 및 발광 요소(300)에 각각 접속되어, 시간 데이터 단자(Vdata_t)에 의해 제공되는 시간 데이터 신호, 제1 발광 제어 단자(EM1)에 의해 제공되는 제1 발광 제어 신호 및 제2 발광 제어 단자(EM2)에 의해 제공되는 제2 발광 제어 신호를 수신하고, 전류 제어 회로(100)로부터 발광 요소(300)에 구동 전류를 제공한다. 예를 들어, 시간 제어 회로(200)는 동작 동안 구동 전류의 흐르는 시간 기간을 제어할 수 있고, 따라서 발광 요소(300)는 대응하는 시간 기간 동안 구동 전류를 수신하고 구동 전류의 크기에 따라 발광할 수 있고, 다른 시간 기간 동안 구동 전류를 수신할 수 없고 발광하지 않는다. 예를 들어, 제1 발광 제어 신호, 제2 발광 제어 신호, 및 시간 데이터 신호의 협력을 통해, 구동 전류의 흐르는 시간 기간에 대해 다수의 선택적인 값들이 존재할 수 있고, 이는 콘트라스트를 개선하기 위해 발광 요소(300)의 발광 시간의 조정 범위를 더 증가시킨다.

발광 요소(300)는 구동 전류를 수신하고, 구동 전류의 크기 및 흐르는 시간에 따라 발광하도록 구성된다. 예를 들어, 발광 요소(300)는 시간 제어 회로(200) 및 별도로 제공된 저전압 단자(도시되지 않음)에 접속되어, 시간 제어 회로(200)로부터의 구동 전류 및 저전압 단자의 로우 레벨 신호(low level signal)를 수신한다. 예를 들어, 시간 제어 회로(200)가 턴온되고 전류 제어 회로(100)로부터 발광 요소(300)에 구동 전류를 제공할 때, 발광 요소(300)는 구동 전류의 크기에 따라 발광한다; 시간 제어 회로(200)가 턴오프될 때, 발광 요소(300)는 발광하지 않는다. 예를 들어, 발광 요소(300)는 마이크로 LED와 같은 발광 다이오드일 수 있다. 위의 동작 모드에서는, 전류의 크기 및 발광 시간에 따라 발광 요소(300)의 발광을 제어하여 대응하는 그레이 스케일을 달성함으로써, 콘트라스트를 개선하고, 발광 요소(300)가 풀 그레이 스케일 하에서 더 높은 발광 효율을 갖는 영역에서 작업하게 만들고, 더 적은 색좌표 드리프트를 갖게 할 수 있다.

이 실시예에서는, 2개의 발광 제어 신호, 즉, 제1 발광 제어 신호 및 제2 발광 제어 신호를 사용함으로써, 발광 요소(300)의 발광 시간은 단 하나의 발광 제어 신호만이 사용되는 경우에 비해 보상될 수 있다. 예를 들어, 제1 발광 제어 단자(EM1)의 제1 발광 제어 신호가 달성될 수 있는 지속기간은 3H+m*2H이고, 제2 발광 제어 단자(EM2)의 제2 발광 제어 신호가 달성될 수 있는 지속기간은 H이다. 따라서, 제1 발광 제어 신호와 제2 발광 제어 신호의 조합된 효과를 통해, 3H+m*2H의 지속기간과 3H+m*2H+H의 지속기간 둘 다가 달성될 수 있고, 그에 의해 전술한 이진 단위 지속기간(예를 들어, 48H, 24H, 12H, 6H, 3H 등)을 실현할 수 있다. 따라서, 픽셀 구동 회로(10)는 다수 회의 스캔들의 경우에 이진 단위 지속기간 제어를 구현할 수 있고, 지속기간 제어의 유연성을 개선할 수 있고, 그에 의해 그레이-스케일 밝기를 보상하고 디스플레이 패널의 디스플레이 효과를 개선할 수 있다.

예를 들어, 제1 발광 제어 단자(EM1)의 제1 발광 제어 신호 및 제2 발광 제어 단자(EM2)의 제2 발광 제어 신호는 상이한 게이트 구동 회로들에 의해 제공되므로, 제1 발광 제어 신호의 유효 레벨 펄스 폭(즉, 3H+m*2H의 지속기간을 가짐) 및 제2 발광 제어 신호의 유효 레벨 펄스 폭(즉, H의 지속기간을 가짐)이 독립적으로 조정될 수 있음으로써, 제2 발광 제어 신호의 유효 레벨 펄스 폭의 조정을 더 유연하게 만들어, 발광 요소(300)의 발광 시간의 조정 범위를 증가시키고, 발광 요소(300)의 발광 시간의 조정 정확도를 개선하고, 그에 의해 이진 단위 지속기간 제어 및 그레이 스케일 밝기에 대한 보상을 달성한다.

본 개시내용의 일부 실시예들에서, 전류 제어 회로(100), 시간 제어 회로(200), 및 발광 요소(300)는 별도로 제공된 고전압 단자와 저전압 단자 사이에 접속되어 구동 전류에 대한 전류 경로를 제공한다는 점에 유의해야 한다. 따라서, 고전압 단자와 저전압 단자 사이의 전류 제어 회로(100), 시간 제어 회로(200), 및 발광 요소(300)의 접속 순서는 제한되지 않고, 고전압 단자로부터 저전압 단자로의 전류 경로를 제공할 수 있는 한, 임의의 접속 순서일 수 있다.

예를 들어, 디스플레이 데이터 단자(Vdata_d) 및 시간 데이터 단자(Vdata_t)는 동일한 신호 라인에 접속되어, 상이한 시간에 디스플레이 데이터 신호 및 시간 데이터 신호를 수신하도록 구성될 수 있고, 그에 의해 신호 라인의 수를 감소시킨다. 물론, 본 개시내용의 실시예들은 이에 제한되지 않고, 디스플레이 데이터 단자(Vdata_d)와 시간 데이터 단자(Vdata_t)도 상이한 신호 라인들에 접속될 수 있으므로, 디스플레이 데이터 신호와 시간 데이터 신호가 서로에 영향을 미치지 않고 동시에 수신될 수 있다.

도 3은 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 시간 제어 회로의 개략적인 블록도이다. 도 3에 도시된 바와 같이, 시간 제어 회로(200)는 스위칭 회로(210), 시간 데이터 기입 회로(220), 제1 저장 회로(230), 제1 발광 제어 회로(240), 및 제2 발광 제어 회로(250)를 포함한다.

스위칭 회로(210)는 제어 단자(211) 및 제1 단자(212)를 포함하고, 시간 데이터 신호에 응답하여, 턴온 또는 턴오프되어 구동 전류가 스위칭 회로(210)를 통해 흐르는 것을 허용하거나 또는 허용하지 않도록 구성된다. 예를 들어, 스위칭 회로(210)는 제1 노드(N1) 및 제2 노드(N2)에 접속되고, 또한 발광 요소(300)에 접속되어, 제1 노드(N1)에 기입된 시간 데이터 신호를 수신하고 제2 노드(N2)로부터 발광 요소(300)에 구동 전류를 제공한다. 예를 들어, 스위칭 회로(210)는 동작 동안에 시간 데이터 신호의 제어 하에서 턴온 또는 턴오프되어, 발광 요소(300)에 구동 전류를 제공하거나 또는 발광 요소(300)에 구동 전류를 제공하지 않을 수 있다.

시간 데이터 기입 회로(220)는 스위칭 회로(210)의 제어 단자(211)에 접속되고, 제1 스캐닝 신호에 응답하여 스위칭 회로(210)의 제어 단자(211)에 시간 데이터 신호를 기입하도록 구성된다. 예를 들어, 시간 데이터 기입 회로(220)는 시간 데이터 라인(시간 데이터 단자(Vdata_t)), 제1 노드(N1), 및 제1 스캐닝 라인(제1 스캐닝 단자(Gate1))에 접속되어, 시간 데이터 단자(Vdata_t)에 의해 제공되는 시간 데이터 신호 및 제1 스캐닝 단자(Gate1)에 의해 제공되는 제1 스캐닝 신호를 수신한다. 예를 들어, 시간 데이터 기입 회로(220)는 제1 스캐닝 신호에 응답하여 턴온될 수 있으므로, 시간 데이터 신호는 스위칭 회로(210)의 제어 단자(211)(제1 노드(N1))에 기입될 수 있고, 시간 데이터 신호는 제1 저장 회로(230)에 저장될 수 있다.

제1 저장 회로(230)는 스위칭 회로(210)의 제어 단자(211)에 접속되고, 시간 데이터 기입 회로(220)에 의해 기입된 시간 데이터 신호를 저장하도록 구성된다. 예를 들어, 제1 저장 회로(230)는 제1 노드(N1)에 접속되고, 제1 노드(N1)에 기입된 시간 데이터 신호를 저장하고, 저장된 시간 데이터 신호로 스위칭 회로(210)를 제어할 수 있다. 예를 들어, 제1 저장 회로(230)는 전압 저장 기능을 구현하기 위해 별도로 제공된 전압 단자(예컨대, 후술하는 제1 전압 단자(Vcom))에 또한 접속될 수 있다.

제1 발광 제어 회로(240)는 스위칭 회로(210)의 제1 단자(212)에 접속되고, 제1 발광 제어 신호에 응답하여 스위칭 회로(210)의 제1 단자(212)에 구동 전류를 인가하도록 구성된다. 예를 들어, 제1 발광 제어 회로(240)는 제1 발광 제어 라인(제1 발광 제어 단자(EM1)) 및 스위칭 회로(210)의 제1 단자(212)(제2 노드(N2))에 접속되고, 또한 전류 제어 회로(100)에 접속되어, 제1 발광 제어 단자(EM1)로부터의 제1 발광 제어 신호 및 전류 제어 회로(100)에 의해 제공되는 구동 전류를 수신한다. 예를 들어, 제1 발광 제어 회로(240)는 제1 발광 제어 신호에 응답하여 턴온될 수 있으므로, 전류 제어 회로(100) 및 제2 노드(N2)는 전기적으로 접속되고, 구동 전류는 제2 노드(N2)에 인가된다.

제2 발광 제어 회로(250)는 제1 발광 제어 회로(240)와 병렬로 접속되고, 따라서 스위칭 회로(210)의 제1 단자(212)에 또한 접속되고, 제2 발광 제어 신호에 응답하여 스위칭 회로(210)의 제1 단자(212)에 구동 전류를 인가하도록 구성된다. 예를 들어, 제2 발광 제어 회로(250)는 제2 발광 제어 라인(제2 발광 제어 단자(EM2)) 및 스위칭 회로(210)의 제1 단자(212)(제2 노드(N2))에 접속되고, 또한 전류 제어 회로(100)에 접속되어, 제2 발광 제어 단자(EM2)로부터의 제2 발광 제어 신호 및 전류 제어 회로(100)에 의해 제공되는 구동 전류를 수신한다. 예를 들어, 제2 발광 제어 회로(250)는 제2 발광 제어 신호에 응답하여 턴온될 수 있으므로, 전류 제어 회로(100)는 제2 노드(N2)에 전기적으로 접속되고, 구동 전류는 제2 노드(N2)에 인가된다.

예를 들어, 제1 발광 제어 회로(240) 및 제2 발광 제어 회로(250)는 각각 상이한 시간들에서 턴온되므로, 전류 제어 회로(100)로부터의 구동 전류는 이들 상이한 시간들에서 제2 노드(N2)에 인가된다. 스위칭 회로(210)가 또한 턴온될 때, 구동 전류가 발광 요소(300)에 더 인가되어 발광 요소(300)가 발광하도록 구동한다. 예를 들어, 제1 발광 제어 회로(240) 및 스위칭 회로(210)에 의해, 발광 요소(300)에 구동 전류를 인가하여 발광 요소(300)가 발광하도록 구동하기 위한 시간 기간은 제1 시간 기간(예를 들어, 0 또는 3H+m*2H)이고, 제2 발광 제어 회로(250) 및 스위칭 회로(210)에 의해, 발광 요소(300)에 구동 전류를 인가하여 발광 요소(300)가 발광하도록 구동하기 위한 시간 기간은 보상 시간 기간(예를 들어, 0 또는 H)이고, 발광 요소(300)의 발광 시간(즉, 위에서 설명한 흐르는 시간 기간)은 제1 시간 기간과 보상 시간 기간의 합이다. 이러한 방식으로, 3H+m*2H 또는 3H+m*2H+H의 지속기간이 달성될 수 있고, 그에 의해 이진 단위 지속기간 제어를 구현할 수 있다.

본 개시내용의 일부 실시예들에서, 시간 제어 회로(200)는 임의의 적용가능한 회로 또는 모듈을 포함할 수 있고, 대응하는 기능들을 달성할 수 있는 한, 위에서 언급한 스위칭 회로(210), 시간 데이터 기입 회로(220), 제1 저장 회로(230), 및 제1 발광 제어 회로(240)와 제2 발광 제어 회로(250)로 제한되지 않는다.

도 4는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 전류 제어 회로의 개략적인 블록도이다. 도 4에 도시된 바와 같이, 전류 제어 회로(100)는 구동 회로(110), 디스플레이 데이터 기입 회로(120), 및 제2 저장 회로(130)를 포함한다.

구동 회로(110)는 제1 단자(111), 제2 단자(112), 및 제어 단자(113)를 포함하고, 디스플레이 데이터 신호에 따라 구동 전류의 크기를 제어하도록 구성된다. 예를 들어, 구동 회로(110)의 제어 단자(113)는 제2 저장 회로(130)에 접속되고, 구동 회로(110)의 제1 단자(111)는 제2 전압 단자(VDD)에 접속되고, 구동 회로(110)의 제2 단자(112)는 시간 제어 회로(200)에 접속된다. 예를 들어, 제2 전압 단자(VDD)는 DC 하이 레벨 신호를 연속적으로 입력하도록 구성되고, 이 DC 하이 레벨은 제2 전압으로 지칭되며, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이다. 예를 들어, 구동 회로(110)는 시간 제어 회로(200)(예컨대, 시간 제어 회로(200)의 스위칭 회로(210) 및 제1 발광 제어 회로(240) 또는 제2 발광 제어 회로(250))를 통해 발광 요소(300)에 구동 전류를 제공하여, 발광 요소(300)가 발광하도록 구동하고, 요구되는 그레이 스케일(또는 그레이 레벨)에 따라 발광 요소(300)가 발광하도록 구동할 수 있다.

디스플레이 데이터 기입 회로(120)는 구동 회로(110)의 제1 단자(111)에 접속되고, 제2 스캐닝 신호에 응답하여 구동 회로(110)의 제1 단자(111)에 디스플레이 데이터 신호를 기입하도록 구성된다. 예를 들어, 디스플레이 데이터 기입 회로(120)는 디스플레이 데이터 라인(디스플레이 데이터 단자(Vdata_d)), 구동 회로(110)의 제1 단자(111)(제3 노드(N3)), 및 제2 스캐닝 라인(제2 스캐닝 단자(Gate2))에 접속된다. 예를 들어, 제2 스캐닝 단자(Gate2)로부터의 제2 스캐닝 신호는 디스플레이 데이터 기입 회로(120)에 인가되어, 디스플레이 데이터 기입 회로(120)가 턴온되는지를 제어한다. 예를 들어, 디스플레이 데이터 기입 회로(120)는 제2 스캐닝 신호에 응답하여 턴온될 수 있으므로, 디스플레이 데이터 단자(Vdata_d)에 의해 제공되는 디스플레이 데이터 신호는 구동 회로(110)의 제1 단자(111)(제3 노드(N3))에 기입될 수 있고, 그 후 디스플레이 데이터 신호는 디스플레이 데이터 신호에 따라 발광 요소(300)가 발광하도록 구동하는 구동 전류를 생성하기 위해 구동 회로(110)에 의해 제2 저장 회로(130)에 저장될 수 있다.

본 개시내용의 실시예들에서, 디스플레이 데이터 기입 회로(120) 및 구동 회로(110)의 구체적인 접속 방식은 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 일부 실시예들에서, 디스플레이 데이터 기입 회로(120)는 구동 회로(110)의 제어 단자(113)에 접속될 수 있으므로, 디스플레이 데이터 신호는 구동 회로(110)의 제어 단자(113)에 기입되고 제2 저장 회로(130)에 저장될 수 있다.

제2 저장 회로(130)는 구동 회로(110)의 제어 단자(113)에 접속되고, 디스플레이 데이터 기입 회로(120)에 의해 기입된 디스플레이 데이터 신호를 저장하도록 구성된다. 예를 들어, 제2 저장 회로(130)는 디스플레이 데이터 신호를 저장하고 저장된 디스플레이 데이터 신호로 구동 회로(110)를 제어할 수 있다. 예를 들어, 제2 저장 회로(130)는 또한 제2 전압 단자(VDD) 또는 전압 저장 기능을 구현하기 위해 개별적으로 제공된 고전압 단자에 접속될 수 있다.

도 5는 본 개시내용의 일부 실시예들에 의해 제공되는 다른 픽셀 구동 회로의 전류 제어 회로의 개략적인 블록도이다. 도 5에 도시된 바와 같이, 전류 제어 회로(100)는 보상 회로(140), 제3 발광 제어 회로(150), 및 리셋 회로(160)를 추가로 포함할 수 있다. 다른 구조들은 기본적으로 도 4에 도시된 전류 제어 회로(100)와 동일하다.

보상 회로(140)는 구동 회로(110)의 제어 단자(113) 및 제2 단자(112)에 접속되고, 구동 회로(110)의 제1 단자(111)에 기입된 디스플레이 데이터 신호 및 제2 스캐닝 신호에 응답하여 구동 회로(110)를 보상하도록 구성된다. 예를 들어, 보상 회로(140)는 제2 스캐닝 라인(제2 스캐닝 단자(Gate2)), 제4 노드(N4), 및 제5 노드(N5)에 접속된다. 예를 들어, 제2 스캐닝 단자(Gate2)로부터의 제2 스캐닝 신호가 보상 회로(140)에 인가되어, 그것이 턴온되는지를 제어한다. 예를 들어, 보상 회로(140)는 제2 스캐닝 신호에 응답하여 턴온될 수 있고, 구동 회로(110)의 제어 단자(113)(제4 노드(N4)) 및 제2 단자(112)(제5 노드(N5))에 전기적으로 접속하여 디스플레이 데이터 기입 회로(120)에 의해 기입되는 디스플레이 데이터 신호와 함께 구동 회로(110)의 임계 전압 정보를 제2 저장 회로(130)에 저장할 수 있으므로, 구동 회로(110)는 구동 회로(110)의 출력을 보상하기 위해 임계 전압 정보 및 디스플레이 데이터 신호를 포함하는 저장된 전압 값을 사용하여 제어될 수 있다.

제3 발광 제어 회로(150)는 구동 회로(110)의 제1 단자(111)에 접속되고, 제3 발광 제어 신호에 응답하여 구동 회로(110)의 제1 단자(111)에 제2 전압 단자(VDD)의 제2 전압을 인가하도록 구성된다. 예를 들어, 제3 발광 제어 회로(150)는 제3 발광 제어 라인(제3 발광 제어 단자(EM3)), 제2 전압 단자(VDD), 및 제3 노드(N3)에 접속된다. 예를 들어, 제3 발광 제어 회로(150)는 제3 발광 제어 단자(EM3)에 의해 제공되는 제3 발광 제어 신호에 응답하여 턴온될 수 있으므로, 제2 전압은 구동 회로(110)의 제1 단자(111)(제3 노드(N3))에 인가될 수 있다. 구동 회로(110)와 시간 제어 회로(200)가 둘 다 턴온될 때, 구동 회로(110)는 이 제2 전압을 시간 제어 회로(200)를 통해 발광 요소(300)에 인가하여 구동 전압을 제공함으로써, 발광 요소(300)가 발광하도록 구동한다. 제3 발광 제어 신호는 신호 라인들의 수를 감소시키기 위한 제1 발광 제어 신호와 동일한 신호일 수 있거나, 또는 제1 발광 제어 신호와는 상이한 독립적인 신호일 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다.

리셋 회로(160)는 구동 회로(110)의 제어 단자(113)에 접속되고, 리셋 신호에 응답하여 구동 회로(110)의 제어 단자(113)에 리셋 전압 단자(Vint)의 리셋 전압을 인가하도록 구성된다. 예를 들어, 리셋 회로(160)는 제4 노드(N4), 리셋 전압 단자(Vint), 및 리셋 신호 라인(리셋 신호 단자(RST))에 접속된다. 예를 들어, 리셋 회로(160)는 리셋 신호 단자(RST)에 의해 제공되는 리셋 신호에 응답하여 턴온되어, 리셋 전압 단자(Vint)에 의해 제공되는 리셋 전압을 구동 회로(110)의 제어 단자(113)(제4 노드(N4))에 인가할 수 있으므로, 이전 발광 기간의 영향을 제거하기 위해 구동 회로(110) 및 제2 저장 회로(130)에 대해 리셋 동작이 수행될 수 있다. 또한, 리셋 회로(160)에 의해 인가되는 리셋 전압은 또한 제2 저장 회로(130)에 저장될 수 있으며, 이는 구동 회로(110)의 턴온된 상태(turned on state)를 유지할 수 있으므로, 다음 번에 디스플레이 데이터 신호가 기입될 때, 디스플레이 데이터 신호를 구동 회로(110) 및 보상 회로(140)에 의해 제2 저장 회로(110)에 저장하는 것이 편리하다.

도 6은 본 개시내용의 일부 실시예들에 의해 제공되는 다른 픽셀 구동 회로의 개략적인 블록도이다. 도 6에 도시된 바와 같이, 픽셀 구동 회로(10)의 전류 제어 회로(100)는 도 5에 도시된 전류 제어 회로(100)와 기본적으로 동일하고, 픽셀 구동 회로(10)의 시간 제어 회로(200)는 도 3에 도시된 시간 제어 회로(200)와 기본적으로 동일하다. 픽셀 구동 회로(10)의 구체적인 접속 관계 및 관련 설명에 대해서는, 전술한 내용이 참조될 수 있으며, 여기서 반복되지 않는다. 본 개시내용의 실시예들에 의해 제공되는 픽셀 구동 회로(10)는 다른 회로 구조들, 예를 들어, 다른 보상 기능들을 갖는 회로 구조를 추가로 포함할 수 있다는 점에 유의해야 한다. 보상 기능은 전압 보상, 전류 보상, 또는 하이브리드 보상에 의해 구현될 수 있고, 본 개시내용의 실시예들에서 어떠한 제한도 행해지지 않는다.

본 개시내용의 일부 실시예들에서, 픽셀 구동 회로(10)는 구동 전류의 크기를 제어하는 기능을 갖는 임의의 다른 구조를 갖는 픽셀 구동 회로와 시간 제어 회로(200)를 조합함으로써 획득될 수 있고, 본 개시내용의 실시예들에 의해 제공되는 픽셀 구동 회로(10)가 전류의 크기 및 발광 시간을 공동으로 사용함으로써 그레이 스케일을 제어할 수 있고 이진 단위 지속기간을 달성하기 위해 제1 발광 제어 신호와 제2 발광 제어 신호에 의해 함께 제어될 수 있는 한, 위의 구조에 제한되지 않는다는 점에 유의해야 한다.

도 7은 도 6에 도시된 픽셀 구동 회로의 구체적인 구현 예의 회로도이다. 도 7에 도시된 바와 같이, 픽셀 구동 회로(10)는 제1 내지 제9 트랜지스터들(T1-T9)을 포함하고 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 픽셀 구동 회로(10)는 또한 발광 요소(L1)에 접속된다. 예를 들어, 제5 트랜지스터(T5)는 구동 트랜지스터로서 사용되고, 다른 트랜지스터들은 스위칭 트랜지스터들로서 사용된다. 예를 들어, 발광 요소(L1)는 다양한 타입들의 마이크로 LED들일 수 있고, 적색 광, 녹색 광, 청색 광, 또는 백색 광을 방출할 수 있으며, 이는 본 개시내용의 실시예들에서 제한되지 않는다.

예를 들어, 스위칭 회로(210)는 제1 트랜지스터(T1)로서 구현될 수 있다. 제1 트랜지스터(T1)의 게이트가 스위칭 회로(210)의 제어 단자(211)로서 역할을 하고 제1 노드(N1)에 접속되고, 제1 트랜지스터(T1)의 제1 전극이 스위칭 회로(210)의 제1 단자(212)로서 역할을 하고 제2 노드(N2)에 접속되고, 제1 트랜지스터(T1)의 제2 전극이 발광 요소(L1)에(예를 들어, 발광 요소(L1)의 애노드에) 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 스위칭 회로(210)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

시간 데이터 기입 회로(220)는 제2 트랜지스터(T2)로서 구현될 수 있다. 제2 트랜지스터(T2)의 게이트는 제1 스캐닝 신호를 수신하기 위해 제1 스캐닝 라인(제1 스캐닝 단자(Gate1))에 접속되도록 구성되고, 제2 트랜지스터(T2)의 제1 전극은 시간 데이터 신호를 수신하기 위해 시간 데이터 라인(시간 데이터 단자(Vdata_t))에 접속되도록 구성되고, 제2 트랜지스터(T2)의 제2 전극은 스위칭 회로(210)의 제어 단자(211)(제1 노드(N1))에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 시간 데이터 기입 회로(220)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

제1 저장 회로(230)는 제1 커패시터(C1)로서 구현될 수 있다. 제1 커패시터(C1)의 제1 전극은 스위칭 회로(210)의 제어 단자(211)(제1 노드(N1))에 접속되도록 구성되고, 제1 커패시터(C1)의 제2 전극은 제1 전압을 수신하기 위해 제1 전압 단자(Vcom)에 접속되도록 구성된다. 예를 들어, 제1 전압 단자(Vcom)는 접지에 접속되는 것과 같이, DC 로우-레벨 신호를 일정하게 입력하도록 구성된다. 이 DC 로우-레벨은 제1 전압으로 지칭되며, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이다. 본 개시내용의 실시예들은 이에 제한되지 않고, 제1 저장 회로(230)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

제1 발광 제어 회로(240)는 제3 트랜지스터(T3)로서 구현될 수 있다. 제3 트랜지스터(T3)의 게이트는 제1 발광 제어 라인(제1 발광 제어 단자(EM1))에 접속되도록 구성되고, 제3 트랜지스터(T3)의 제1 전극은 구동 전류를 수신하기 위해 전류 제어 회로(100)에 접속되도록 구성되고, 제3 트랜지스터(T3)의 제2 전극은 스위칭 회로(210)의 제1 단자(212)(제2 노드(N2))에 접속된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 제1 발광 제어 회로(240)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

제2 발광 제어 회로(250)는 제4 트랜지스터(T4)로서 구현될 수 있다. 제4 트랜지스터(T4)의 게이트는 제2 발광 제어 라인(제2 발광 제어 단자(EM2))에 접속되도록 구성되고, 제4 트랜지스터(T4)의 제1 전극은 구동 전류를 수신하기 위해 전류 제어 회로(100)에 접속되도록 구성되고, 제4 트랜지스터(T4)의 제2 전극은 스위칭 회로(210)의 제1 단자(212)(제2 노드(N2))에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 제2 발광 제어 회로(250)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

구동 회로(110)는 제5 트랜지스터(T5)로서 구현될 수 있다. 제5 트랜지스터(T5)의 게이트는 구동 회로(110)의 제어 단자(113)로서 역할을 하고 제4 노드(N4)에 접속되며, 제5 트랜지스터(T5)의 제1 전극은 구동 회로(110)의 제1 단자(111)로서 역할을 하고 제3 노드(N3)에 접속되며, 제5 트랜지스터(T5)의 제2 전극은 구동 회로(110)의 제2 단자(112)로서 역할을 하고 제5 노드(N5)에 접속되며, 시간 제어 회로(200)(예를 들어, 제3 트랜지스터(T3)의 제1 전극 및 제4 트랜지스터(T4)의 제1 전극)에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다. 구동 회로(110)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다. 예를 들어, 구동 회로(110)는 2개 세트의 구동 트랜지스터들을 가질 수 있고, 2개 세트의 구동 트랜지스터들은 특정 조건들에 따라 스위칭될 수 있다.

디스플레이 데이터 기입 회로(120)는 제6 트랜지스터(T6)로서 구현될 수 있다. 제6 트랜지스터(T6)의 게이트는 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인(제2 스캐닝 단자(Gate2))에 접속되도록 구성되고, 제6 트랜지스터(T6)의 제1 전극은 디스플레이 데이터 신호를 수신하기 위해 디스플레이 데이터 라인(디스플레이 데이터 단자(Vdata_d))에 접속되도록 구성되고, 제6 트랜지스터(T6)의 제2 전극은 구동 회로(110)의 제1 단자(111)(제3 노드(N3))에 접속되도록 구성된다. 본 개시내용의 실시예들에서, 제6 트랜지스터(T6)와 제5 트랜지스터(T5)의 접속 관계는 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 보상 회로(140)가 없는 다른 실시예들에서, 제6 트랜지스터(T6)의 제2 전극은 제5 트랜지스터(T5)의 게이트에 디스플레이 데이터 신호를 기입하기 위해 제5 트랜지스터(T5)의 게이트에 접속될 수 있다. 디스플레이 데이터 기입 회로(120)는 다른 컴포넌트들로 구성되는 회로일 수 있으며, 이는 본 개시내용의 실시예에서 제한되지 않는다.

제2 저장 회로(130)는 제2 커패시터(C2)로서 구현될 수 있다. 제2 커패시터(C2)의 제1 전극은 구동 회로(110)의 제어 단자(113)(제4 노드(N4))에 접속되도록 구성되고, 제2 커패시터(C2)의 제2 전극은 제2 전압을 수신하기 위해 제2 전압 단자(VDD)에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 제2 저장 회로(130)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다. 예를 들어, 제2 저장 회로(130)는 서로 병렬/직렬로 접속되는 2개의 커패시터를 포함할 수 있다.

보상 회로(140)는 제7 트랜지스터(T7)로서 구현될 수 있다. 제7 트랜지스터(T7)의 게이트는 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인(제2 스캐닝 단자(Gate2))에 접속되도록 구성되고, 제7 트랜지스터(T7)의 제1 전극은 구동 회로(110)의 제어 단자(113)(제4 노드(N4))에 접속되도록 구성되고, 제7 트랜지스터(T7)의 제2 전극은 구동 회로(110)의 제2 단자(112)(제5 노드(N5))에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 보상 회로(140)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

제3 발광 제어 회로(150)는 제8 트랜지스터(T8)로서 구현될 수 있다. 제8 트랜지스터(T8)의 게이트는 제3 발광 제어 신호를 수신하기 위해 제3 발광 제어 라인(제3 발광 제어 단자(EM3))에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제1 전극은 제2 전압 단자(VDD)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제2 전극은 구동 회로(110)의 제1 단자(111)(제3 노드(N3))에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 제3 발광 제어 회로(150)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

리셋 회로(160)는 제9 트랜지스터(T9)로서 구현될 수 있다. 제9 트랜지스터(T9)의 게이트는 리셋 신호를 수신하기 위해 리셋 신호 라인(리셋 신호 단자(RST))에 접속되도록 구성되고, 제9 트랜지스터(T9)의 제1 전극은 구동 회로(110)의 제어 단자(113)(제4 노드(N4))에 접속되도록 구성되고, 제9 트랜지스터(T9)의 제2 전극은 리셋 전압을 수신하기 위해 리셋 전압 단자(Vint)에 접속되도록 구성된다. 본 개시내용의 실시예들은 이에 제한되지 않고, 리셋 회로(160)는 또한 다른 컴포넌트들로 구성되는 회로일 수 있다는 점에 유의해야 한다.

발광 요소(300)는 발광 요소(L1)(예를 들어, 마이크로 LED)로서 구현될 수 있다. 발광 요소(L1)의 제1 단자(여기서, 애노드)는 제1 트랜지스터(T1)의 제2 전극에 접속되고, 발광 요소(L1)의 제2 단자(여기서, 캐소드)는 제3 전압을 수신하기 위해 제3 전압 단자(VSS)에 접속된다. 예를 들어, 제3 전압 단자(VSS)는 접지에 접속되는 것과 같이, DC 로우-레벨 신호를 일정하게 입력하도록 구성된다. 이 DC 로우-레벨은 제3 전압으로 지칭되며, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이다. 예를 들어, 일부 실시예들에서, 제3 전압 단자(VSS)는 제1 전압 단자(Vcom)와 동일한 전압 단자에 접속될 수 있다. 예를 들어, 디스플레이 패널에서, 픽셀 구동 회로들(10)이 어레이로 배열될 때, 발광 요소들(L1)의 캐소드들은 동일한 전압 단자에 전기적으로 접속될 수 있으며, 즉, 공통 캐소드 접속 방법이 채택된다.

예를 들어, 이 실시예에서, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 제5 노드(N5)와 제2 노드(N2) 사이에 병렬로 접속되므로, 구동 전류가 제5 노드(N5)와 제2 노드(N2) 사이에서 송신되도록 제3 트랜지스터(T3)와 제4 트랜지스터(T4) 중 어느 하나를 통해 흐를 수 있다. 예를 들어, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 발광 요소(L1)는 제3 트랜지스터(T3)와 제4 트랜지스터(T4) 중 어느 하나에 접속되고, 제2 전압 단자(VDD)와 제3 전압 단자(VSS) 사이에 접속되어, 구동 전류의 전류 경로를 제공하고, 발광 요소(L1)는 구동 전류의 구동 하에서 발광한다. 본 개시내용의 일부 실시예들에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 발광 요소(L1), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 접속 순서는 도면에 도시된 상황에 의해 제한되지 않고, 구동 전류의 전류 경로가 제공될 수 있고 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 전류 경로에서 병렬로 접속될 수 있는 한, 임의의 적절한 접속 순서일 수 있다는 점에 유의해야 한다.

도 8은 도 2에 도시된 픽셀 구동 회로의 구체적인 구현 예의 회로도이다. 도 8에 도시된 바와 같이, 픽셀 구동 회로(10)는 제1 내지 제4 트랜지스터들(T1-T4), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제1 커패시터(C1) 및 제3 커패시터(C3)를 포함한다. 픽셀 구동 회로(10)는 또한 발광 요소(L1)에 접속된다. 제1 내지 제4 트랜지스터들(T1-T4), 제1 커패시터(C1), 및 발광 요소(L1)의 접속 방식들은 도 7에 도시된 픽셀 구동 회로(10)의 접속 방식들과 기본적으로 동일하고, 여기서 반복하지 않을 것이다.

이 실시예에서, 전류 제어 회로(100)는 구동 회로(110), 디스플레이 데이터 기입 회로(120), 및 제2 저장 회로(130)만을 포함한다. 그리고 전류 제어 회로(100)는 기본적인 2T1C 회로로서 구현될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 구동 회로(110)는 제10 트랜지스터(T10)로서 구현될 수 있다. 제10 트랜지스터(T10)의 게이트는 디스플레이 데이터 기입 회로(120)에 접속되도록 구성되고, 제10 트랜지스터(T10)의 제1 전극은 제2 전압 단자(VDD)에 접속되도록 구성되고, 제10 트랜지스터(T10)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극에 접속되도록 구성된다. 디스플레이 데이터 기입 회로(120)는 제11 트랜지스터(T11)로서 구현될 수 있다. 제11 트랜지스터(T11)의 게이트는 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인(제2 스캐닝 단자(Gate2))에 접속되도록 구성되고, 제11 트랜지스터(T11)의 제1 전극은 디스플레이 데이터 신호를 수신하기 위해 디스플레이 데이터 라인(디스플레이 데이터 단자(Vdata_d))에 접속되도록 구성되고, 제11 트랜지스터(T11)의 제2 전극은 제10 트랜지스터(T10)의 게이트에 접속되도록 구성된다. 제2 저장 회로(130)는 제3 커패시터(C3)로서 구현될 수 있다. 제3 커패시터(C3)의 제1 전극은 제10 트랜지스터(T10)의 게이트에 접속되도록 구성되고, 제3 커패시터(C3)의 제2 전극은 제2 전압 단자(VDD)에 접속되도록 구성된다.

본 개시내용의 일부 실시예들에서, 픽셀 구동 회로(10) 내의 전류 제어 회로(100)는 2T1C, 4T1C, 4T2C 등과 같은 임의의 구조의 픽셀 구동 회로로서 구현될 수 있다는 점에 유의해야 한다. 따라서, 구동 전류에 대한 전류 경로를 제공하는 시간 제어 회로(200) 내의 트랜지스터들(예를 들어, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4))과 위에서 언급한 2T1C, 4T1C, 4T2C 및 다른 회로들 내의 구동 트랜지스터의 접속 순서는 제한되지 않으며, 예를 들어, 다른 실시예들에서, 제10 트랜지스터(T10)는 또한 제1 트랜지스터(T1)와 발광 요소(L1) 사이에 접속될 수 있다.

본 개시내용의 각각의 실시예의 설명에서, 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4), 및 제5 노드(N5)는 실제 컴포넌트들을 나타내지 않으며, 오히려 회로도에서의 관련된 전기 접속들의 접합 지점들을 나타낸다는 점에 유의해야 한다.

본 개시내용의 실시예들에서 사용되는 트랜지스터들은 모두 박막 트랜지스터들, 전계 효과 트랜지스터들, 또는 동일한 특성들을 갖는 다른 스위칭 디바이스들일 수 있다는 점에 유의해야 한다. 본 개시내용의 실시예들에서는, 박막 트랜지스터들이 설명을 위한 예들로서 사용된다. 여기서 사용되는 트랜지스터의 소스 및 드레인은 구조에 있어서 대칭적일 수 있으므로, 트랜지스터의 소스 및 드레인의 구조에 있어서 차이가 없을 수 있다. 본 개시내용의 실시예들에서는, 게이트를 제외한 트랜지스터의 2개의 전극을 구별하기 위해, 하나의 전극은 제1 전극으로서 직접적으로 설명되고, 다른 전극은 제2 전극으로서 설명된다.

또한, 본 개시내용의 실시예들에서의 트랜지스터들은 P-타입 트랜지스터를 예로 들어서 설명된다. 이 경우, 트랜지스터의 제1 전극은 소스이고 제2 전극은 드레인이다. 본 개시내용은 이를 포함하지만 이에 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 본 개시내용의 실시예들에 의해 제공되는 픽셀 구동 회로(10) 내의 하나 이상의 트랜지스터는 또한 N-타입 트랜지스터들일 수 있다. 이 경우에, 트랜지스터의 제1 전극은 드레인이고 제2 전극은 소스이며, 다만 선택된 타입의 트랜지스터들의 각자의 전극들의 극성들이 본 개시내용의 실시예들에서 각자의 트랜지스터들의 각자의 전극들의 극성들에 따라 대응적으로 접속되고, 각자의 전압 단자들이 대응하는 고전압들 또는 저전압들을 제공하기만 하면 된다. N-타입 트랜지스터들이 사용되는 경우에, 박막 트랜지스터의 활성 층으로서 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO)이 사용될 수 있고, 박막 트랜지스터의 활성 층으로서 저온 폴리실리콘(low temperature polysilicon, LTPS) 또는 비정질 실리콘(예컨대, 수소화 비정질 실리콘(hydrogenated amorphous silicon))이 사용되는 경우들과 비교하여, 트랜지스터의 크기가 효과적으로 감소될 수 있고 누설 전류가 방지될 수 있다. P-타입 트랜지스터들이 사용될 때, 박막 트랜지스터의 활성 층으로서 저온 폴리실리콘(LTPS) 또는 비정질 실리콘(예컨대, 수소화 비정질 실리콘)이 사용될 수 있다.

도 9는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 구동 회로의 신호 타이밍도이다. 도 7에 도시된 픽셀 구동 회로(10)의 동작 원리는 도 9에 도시된 신호 타이밍도를 참조하여 이하에서 설명될 것이다. 또한, 여기서는 예로서 각각의 트랜지스터가 P-타입 트랜지스터인 것, 즉, 각각의 트랜지스터의 게이트는 로우 레벨이 접속될 때 턴온되고, 하이 레벨이 접속될 때 턴오프되는 것을 취함으로써 설명되지만, 본 개시내용의 실시예들은 이에 제한되지 않는다.

도 9 및 다음의 설명에서, RST, Gate1, Gate2, EM1, EM2, EM3, Vdata_d, Vdata_t 등은 대응하는 신호 단자와 대응하는 신호 둘 다를 표현하는 데 사용된다. 도 9에 도시한 제1 내지 제13 기간들(1-13)에서, 픽셀 구동 회로(10)는 각각 다음의 동작들을 수행할 수 있다.

제1 기간(1)에서, 리셋 신호 단자(RST)는 로우-레벨 신호를 제공하고, 제9 트랜지스터(T9)는 턴온되고, 리셋 전압 단자(Vint)의 로우-레벨 신호(도면에 도시되지 않음)는 제4 노드(N4)에 입력된다. 제5 트랜지스터(T5)의 게이트 및 제2 커패시터(C2)는 제4 노드(N4)의 로우 레벨에 의해 리셋된다. 또한, 제5 트랜지스터(T5)는 제4 노드(N4)의 로우 레벨에 의해 턴온되고 다음 기간까지 유지되어, 다음 기간에서 디스플레이 데이터 신호가 기입된다.

제2 기간(2)에서, 제2 스캐닝 단자(Gate2) 및 디스플레이 데이터 단자(Vdata_d)는 각각 로우-레벨 신호를 제공하고, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 둘 다 턴온된다. 제5 트랜지스터(T5)는 턴온되도록 유지된다. 따라서, 디스플레이 데이터 단자(Vdata_d)에 의해 제공되는 디스플레이 데이터 신호는 제6 트랜지스터(T6), 제5 트랜지스터(T5), 및 제7 트랜지스터(T7)에 의해 형성되는 경로를 통해 제4 노드(N4)에 기입되고 제2 커패시터(C2)에 의해 저장된다. 제3 노드(N3)의 전위가 Vdata_d로 유지되고, 제5 트랜지스터(T5)의 특성들에 따라, 제4 노드(N4)의 전위가 Vdata_d + Vth로 될 때, 제5 트랜지스터(T5)가 턴오프되고 충전 프로세스가 종료된다는 것은 이해하기가 쉽다. 여기서, Vth는 제5 트랜지스터(T5)의 임계 전압을 나타낸다. 제5 트랜지스터(T5)는 이 실시예에서 예로서 P-타입 트랜지스터를 취함으로써 설명되기 때문에, 임계 전압(Vth)은 여기서 음의 값일 수 있다. 제4 노드(N4)의 전위가 Vdata_d + Vth이기 때문에, 디스플레이 데이터 신호(Vdata_d)와 임계 전압(Vth)을 포함하는 관련 정보가 제2 커패시터(C2)에 저장되고, 이는 디스플레이 데이터를 제공하고 후속 발광 기간에서 트랜지스터(T5) 자체의 임계 전압(Vth)을 보상하기 위해 사용된다.

제3 기간(3)에서, 제3 발광 제어 단자(EM3)는 로우-레벨 신호를 제공하고, 제8 트랜지스터(T8)는 턴온된다. 제4 노드(N4)의 전위가 Vdata_d + Vth이고 제3 노드(N3)의 전위가 VDD이기 때문에, 제5 트랜지스터(T5)는 턴온된다. 제1 스캐닝 단자(Gate1) 및 시간 데이터 단자(Vdata_t)는 로우-레벨 신호들을 제공하고, 제2 트랜지스터(T2)는 턴온되고, 시간 데이터 단자(Vdata_t)에 의해 제공되는 시간 데이터 신호는 제1 노드(N1)에 기입되고 제1 커패시터(C1)에 의해 저장된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 로우 레벨에 의해 턴온된다. 제1 발광 제어 단자(EM1) 및 제2 발광 제어 단자(EM2)는 하이-레벨 신호들을 제공하므로, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 둘 다 턴오프되고, 발광 요소(L1)는 이 기간에서 발광하지 않는다. 다른 예에서, 시간 데이터 단자(Vdata_t)가 또한 이 때에 하이-레벨 신호를 제공할 수 있고, 그에 따라 제1 트랜지스터(T1)가 턴오프될 것이라는 점에 유의해야 한다.

제4 기간(4)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제1 발광 제어 단자(EM1)는 로우-레벨 신호를 제공하고, 제3 트랜지스터(T3)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제3 트랜지스터(T3), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되고, 발광할지 여부는 제3 기간(3)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 그리고 발광하는 경우에, 발광 시간은 이 기간에서 제1 발광 제어 신호(EM1)의 유효 레벨 펄스 폭(t1)과 동일하다. 다른 실시예들에서, 제3 기간(3)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

예를 들어, 발광 요소(L1)를 통해 흐르는 구동 전류(I_L1)의 값은 다음의 수식에 따라 획득될 수 있다:

위의 수식에서, Vth는 제5 트랜지스터(T5)의 임계 전압을 나타내고, V_GS는 제5 트랜지스터(T5)의 게이트와 소스(여기서, 제1 전극) 사이의 전압을 나타내고, K는 제5 트랜지스터(T5) 자체와 관련된 상수 값이다. 위의 수식으로부터, 발광 요소(L1)를 통해 흐르는 구동 전류(I_L1)는 더 이상 제5 트랜지스터(T5)의 임계 전압(Vth)에 관련되지 않으므로, 픽셀 구동 회로(10)에 대한 보상이 실현될 수 있고, 제조 프로세스 및 장기간 동작에 의해 야기되는 구동 트랜지스터(예컨대, 제5 트랜지스터(T5))의 임계 전압 드리프트의 문제가 해결되고, 따라서 구동 전류(I_L1)에 대한 그 영향이 제거되어, 픽셀 구동 회로(10)를 사용하는 디스플레이 디바이스의 디스플레이 효과가 개선될 수 있다는 것을 알 수 있다.

제5 기간(5)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제2 발광 제어 단자(EM2)는 로우-레벨 신호를 제공하고, 제4 트랜지스터(T4)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제4 트랜지스터(T4), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 연속적으로 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되며, 즉, 크기는 제4 기간(4)에서의 구동 전류의 크기와 동일하다. 발광할지 여부는 제3 기간(3)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 그리고 발광하는 경우에, 발광 시간은 이 기간에서 제2 발광 제어 신호(EM2)의 유효 레벨 펄스 폭(x1)과 동일하다. 다른 실시예들에서, 제3 기간(3)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

제6 기간(6)에서, 제1 발광 제어 단자(EM1) 및 제2 발광 제어 단자(EM2)는 각각 하이-레벨 신호를 제공하고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 둘 다 턴오프된다. 따라서, 구동 전류의 전류 경로는 단절(disconnect)되고, 발광 요소(L1)는 발광하지 않는다.

제7 기간(7)에서, 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)는 턴온되도록 유지된다. 제1 스캐닝 단자(Gate1) 및 시간 데이터 단자(Vdata_t)는 각각 로우-레벨 신호를 제공하고, 제2 트랜지스터(T2)는 턴온되고, 시간 데이터 단자(Vdata_t)에 의해 제공되는 시간 데이터 신호는 제1 노드(N1)에 기입되고 제1 커패시터(C1)에 의해 저장된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 로우 레벨에 의해 턴온된다. 제1 발광 제어 단자(EM1) 및 제2 발광 제어 단자(EM2)는 각각 하이-레벨 신호를 제공하고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 둘 다 턴오프되고, 발광 요소(L1)는 이 기간에서 발광하지 않는다. 다른 실시예들에서, 시간 데이터 단자(Vdata_t)가 또한 이 때에 하이-레벨 신호를 제공할 수 있고, 그에 따라 제1 트랜지스터(T1)가 턴오프될 것이라는 점에 유의해야 한다.

제8 기간(8)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제1 발광 제어 단자(EM1)는 로우-레벨 신호를 제공하고, 제3 트랜지스터(T3)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제3 트랜지스터(T3), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 여전히 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되고, 발광할지 여부는 제7 기간(7)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 발광하는 경우에, 발광 시간은 이 기간에서 제1 발광 제어 신호(EM1)의 유효 레벨 펄스 폭(t2)과 동일하다. 다른 실시예들에서, 제7 기간(7)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

제9 기간(9)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제2 발광 제어 단자(EM2)는 로우-레벨 신호를 제공하고, 제4 트랜지스터(T4)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제4 트랜지스터(T4), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 연속적으로 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 여전히 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되고, 발광할지 여부는 제7 기간(7)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 그리고 발광하는 경우에, 발광 시간은 이 기간에서 제2 발광 제어 신호(EM2)의 유효 레벨 펄스 폭(x2)과 동일하다. 다른 실시예들에서, 제7 기간(7)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

제10 기간(10)에서, 제1 발광 제어 단자(EM1) 및 제2 발광 제어 단자(EM2)는 각각 하이-레벨 신호를 제공하고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 둘 다 턴오프된다. 따라서, 구동 전류의 전류 경로는 단절(disconnect)되고, 발광 요소(L1)는 발광하지 않는다.

제11 기간(11)에서, 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)는 턴온되도록 유지된다. 제1 스캐닝 단자(Gate1) 및 시간 데이터 단자(Vdata_t)는 각각 로우-레벨 신호를 제공하고, 제2 트랜지스터(T2)는 턴온되고, 시간 데이터 단자(Vdata_t)에 의해 제공되는 시간 데이터 신호는 제1 노드(N1)에 기입되고 제1 커패시터(C1)에 의해 저장된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 로우 레벨에 의해 턴온된다. 제1 발광 제어 단자(EM1) 및 제2 발광 제어 단자(EM2)는 각각 하이-레벨 신호를 제공하고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 둘 다 턴오프되고, 발광 요소(L1)는 이 기간에서 발광하지 않는다. 다른 실시예들에서, 시간 데이터 단자(Vdata_t)가 또한 이 때에 하이-레벨 신호를 제공할 수 있고, 그에 따라 제1 트랜지스터(T1)가 턴오프될 것이라는 점에 유의해야 한다.

제12 기간(12)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제1 발광 제어 단자(EM1)는 로우-레벨 신호를 제공하고, 제3 트랜지스터(T3)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제3 트랜지스터(T3), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 여전히 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되고, 발광할지 여부는 제11 기간(11)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 그리고 발광하는 경우에, 발광 시간은 이 기간에서 제1 발광 제어 신호(EM1)의 유효 레벨 펄스 폭(t3)과 동일하다. 다른 실시예들에서, 제11 기간(11)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

제13 기간(13)에서, 제8 트랜지스터(T8), 제5 트랜지스터(T5), 및 제1 트랜지스터(T1)는 턴온되도록 유지된다. 제2 발광 제어 단자(EM2)는 로우-레벨 신호를 제공하고, 제4 트랜지스터(T4)는 턴온된다. 제2 전압 단자(VDD), 제8 트랜지스터(T8), 제5 트랜지스터(T5), 제4 트랜지스터(T4), 제1 트랜지스터(T1), 발광 요소(L1), 및 제3 전압 단자(VSS)는 전류 경로를 형성한다. 따라서, 구동 전류에 의해 연속적으로 발광 요소(L1)가 발광하도록 구동된다. 이때, 구동 전류의 크기는 여전히 제2 기간(2)에서 기입된 디스플레이 데이터 신호(Vdata_d)에 따라 결정되고, 발광할지 여부는 제11 기간(11)에서 기입된 시간 데이터 신호(Vdata_t)에 의해 결정된다. 그리고 발광하는 경우에, 발광 시간은 이 기간에서 제2 발광 제어 신호(EM2)의 유효 레벨 펄스 폭(x3)과 동일하다. 다른 실시예들에서, 제11 기간(11)에서 시간 데이터 단자(Vdata_t)에 의해 하이-레벨 신호가 제공되는 경우, 제1 트랜지스터(T1)는 턴오프되도록 유지될 것이고, 발광 요소(L1)는 이 기간에서 발광하지 않을 것이라는 점에 유의해야 한다.

예를 들어, 디스플레이 프로세스 동안, 화상의 각각의 프레임은 제4 기간(4)(t1 기간), 제5 기간(5)(x1 기간), 제8 기간(8)(t2 기간), 제9 기간(9)(x2 기간), 제12 기간(12)(t3 기간), 및 제13 기간(13)(x3 기간) 동안 디스플레이되는 임의의 하나 이상의 화상을 중첩함으로써 형성된다. 예를 들어, 화상의 각각의 프레임에 대하여, 픽셀 구동 회로(10)는 시간 데이터 신호(Vdata_t)를 다수 회 기입하기 위해 다수의 스캔들을 수행하고, 다수의 스캔들에 대응하는 발광 시간은 각각 t1+x1, t2+x2, 및 t3+x3이다. 예를 들어, t1+x1, t2+x2, 및 t3+x3의 지속기간은 서로 상이하고, t1+x1, t2+x2, 및 t3+x3은 전술한 이진 단위 지속기간일 수 있다. 예를 들어, 일 예에서, t1+x1=48H, t2+x2=24H, 및 t3+x3=12H이다. t1, t2, 및 t3은, 예를 들어, 전술한 지속기간 3H+m*2H일 수 있고, t1, t2, 및 t3은 서로 상이하다. x1, x2, x3은, 예를 들어, 전술한 지속기간 H일 수 있고, 이 셋은, 예를 들어, 서로 동일하다. 위의 실시예에서는, 발광 시간 t1, t2, t3을 제어하는 제1 발광 제어 신호(EM1)에 기초하여, 제2 발광 제어 신호(EM2)에 의해 발광 시간 x1, x2, x3을 제어하여 t1, t2, t3과 이진 단위 지속기간 사이의 차이를 보상함으로써, 그레이스케일 밝기의 보상을 실현하여, 다수의 스캔들의 경우에 이진 단위 지속기간 제어가 실현될 수 있고, 지속기간 제어의 유연성이 개선되고, 디스플레이 패널의 디스플레이 효과가 개선된다.

또한, 위의 실시예에서, t1 기간 및 x1 기간은 서로 연속적이며 중첩하지 않지만, t1 기간 및 x1 기간은 일부 실시예들에서 서로 연속적이고 부분적으로 중첩될 수 있거나, 또는 t1 기간 및 x1 기간은 일부 실시예들에서 서로 불연속일 수 있으며, 시간 도메인에서 t1+x1의 총 길이가 위에서 설명한 바와 같이 t1+x1=48H와 같은 요건들을 충족시키기만 하면 된다. 유사하게, t2 기간 및 x2 기간은 서로 연속적이며 중첩하지 않지만, t2 기간 및 x2 기간은 일부 실시예들에서 서로 연속적이고 부분적으로 중첩될 수 있거나, 또는 t2 기간 및 x2 기간은 일부 실시예들에서 서로 불연속적일 수 있으며, 시간 도메인에서 t2+x2의 총 길이가 요건들, 예를 들어, 위에서 설명한 바와 같이 t2+x2=24H을 충족시키기만 하면 된다. 유사하게, t3 기간 및 x3 기간은 서로 연속적이며 중첩하지 않지만, t3 기간 및 x3 기간은 일부 실시예들에서 서로 연속적이고 부분적으로 중첩될 수 있거나, 또는 t3 기간 및 x3 기간은 일부 실시예들에서 서로 불연속적일 수 있으며, 시간 도메인에서 t3+x3의 총 길이가 요건들, 예를 들어, 위에서 설명한 바와 같이 t3+x3=12H을 충족시키기만 하면 된다.

예를 들어, 제3 기간(3)에서 기입된 시간 데이터 신호(Vdata_t)는 Vdata1이고, 제7 기간(7)에서 기입된 시간 데이터 신호(Vdata_t)는 Vdata2이고, 제11 기간(11)에서 기입된 시간 데이터 신호(Vdata_t)는 Vdata3이다. 3개의 시간 데이터 신호(Vdata1, Vdata2, 및 Vdata3)는 필요에 따라 각각 하이 레벨 또는 로우 레벨로 설정될 수 있다(즉, 그것들은 각각 논리 "1" 또는 논리 "0"으로 설정될 수 있다). 도 9에 도시된 바와 같이, Vdata1, Vdata2, 및 Vdata3이 각각 "0", "0", 및 "0"일 때, 발광 요소(L1)는 t1, x1, t2, x2, t3, 및 x3의 기간들 동안 발광하고, 이 프레임의 화상은 대응하는 화상들을 중첩시킴으로써 형성된다. 예를 들어, 다른 예에서, Vdata1, Vdata2, 및 Vdata3이 각각 "1", "1", 및 "0"이면, 발광 요소(L1)는 t3 및 x3의 기간들 동안에만 발광하고, 이 프레임의 화상은 대응하는 화상들을 중첩함으로써 형성된다. Vdata1, Vdata2, 및 Vdata3이 필요에 따라 설정될 수 있고, 위의 예들에 설명된 설정 모드들에 제한되지 않고, 따라서 화상의 각각의 프레임은 그레이스케일에 대한 요건들을 충족하고 콘트라스트를 개선하기 위한 다수의 중첩 방법들을 가질 수 있다는 점에 유의해야 한다.

본 개시내용의 일부 실시예들에서, 시간 데이터 신호들(Vdata1, Vdata2, 및 Vdata3)은 발광 요소(L1)가 대응하는 기간에서 발광하는지를 결정하고, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 대응하는 기간에서 발광 시간을 결정하고, 디스플레이 데이터 신호(Vdata_d)는 구동 전류의 크기를 결정하여, 위의 파라미터들은 집합적으로 화상의 각각의 프레임의 디스플레이를 제어한다.

이 실시예는 하나의 프레임 내에서 3회의 스캔(즉, 3개의 시간 데이터 신호가 기입됨)을 예로서 취하지만, 이는 본 개시내용의 실시예들에 대한 제한을 구성하지 않는다는 점에 유의해야 한다. 실제 요건들에 따르면, 스캔 횟수는 또한 4 또는 5와 같은 임의의 횟수일 수 있다.

본 개시내용의 일부 실시예들에서, t1, t2, t3, x1, x2, x3의 특정 시간 길이는 제한되지 않고, t1+x1, t2+x2, t3+x3의 특정 시간 길이도 또한 제한되지 않으며, 이는 실제 요건들에 따라 결정될 수 있고 위의 예들에서 설명된 방식으로 제한되지 않는다는 점에 유의해야 한다. 또한, x1, x2, 및 x3의 특정 시간 길이들은 동일하거나 상이할 수 있으며, 이는 실제 요건들에 따라 결정될 수 있고, 본 개시내용의 실시예들에서 제한되지 않는다.

본 실시예에서, 제3 발광 제어 신호(EM3)가 제1 발광 제어 신호(EM1)와 상이한 경우가 설명을 위한 예로서 취해진다는 점에 유의해야 한다. 본 개시내용의 다른 실시예들에서, 제3 발광 제어 신호(EM3) 및 제1 발광 신호(EM1)는 신호 라인들의 수를 감소시키기 위해 동일한 신호일 수 있다. 제3 발광 제어 신호(EM3)는 또한 도 9에 도시된 파형과 상이한 또 다른 신호일 수 있으며, 제3 발광 제어 신호(EM3)의 유효 레벨 간격이 제1 발광 제어 신호의 유효 레벨 간격을 포함하거나 그와 같기만 하면 되고, 본 개시내용의 실시예에서 제한되지 않는다.

예를 들어, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 일반적인 게이트 구동 회로의 캐스케이드형 시프트 레지스터 유닛들에 의해 각각 제공, 예를 들어, 도 10에 도시된 바와 같은 8T2C 회로에 의해 각각 제공 또는 도 11에 도시된 바와 같은 10T3C 회로에 의해 각각 제공될 수 있거나, 또는 다른 적용가능한 회로들에 의해 제공될 수 있으며, 이는 본 개시내용의 실시예들에서 제한되지 않는다. 도 10에 도시된 8T2C 회로 및 도 11에 도시된 10T3C 회로의 동작 원리들에 관해서는 종래의 설계를 참조할 수 있으며, 상세사항들은 본 명세서에서 설명되지 않는다. 다음에서는 도 10에 도시된 8T2C 회로의 출력 신호들을 도 12에 도시된 신호 타이밍과 조합하여 간략히 설명한다.

예를 들어, 제1 스캐닝 신호(Gate1), 제2 스캐닝 신호(Gate2), 제1 발광 제어 신호(EM1), 및 제2 발광 제어 신호(EM2)는 8T2C 회로에 의해 각각 제공되고, 즉, 4개의 8T2C 회로를 사용하여 각각 4개의 신호를 제공한다. 도 12에서, G1_STV, G1_CK, 및 G1_CB의 신호들은 제1 스캐닝 신호(Gate1)를 제공하는 8T2C 회로에서의 GSTV, GCK, 및 GCB의 신호들에 대응하고; G2_STV, G2_CK, 및 G2_CB의 신호들은 제2 스캐닝 신호(Gate2)를 제공하는 8T2C 회로에서의 GSTV, GCK, 및 GCB의 신호들에 대응하고; ESTV1, ECK1, 및 ECB1의 신호들은 제1 발광 제어 신호(EM1)를 제공하는 8T2C 회로에서의 GSTV, GCK, 및 GCB의 신호들에 대응하고; ESTV2, ECK2, 및 ECB2의 신호들은 제2 방출 제어 신호(EM2)를 제공하는 8T2C 회로에서의 GSTV, GCK 및 GCB의 신호들에 대응한다. 예를 들어, ECK1 및 ECB1의 신호들은 0.5H의 유효 레벨 펄스 폭 및 25%의 듀티 사이클을 갖는다. 도 12는 또한 2개의 인접한 행의 픽셀 유닛들에 대응하는 신호들을 도시하고, 여기서 Gate1 (1), Gate2 (1), EM1 (1), EM2 (1), Vdata_d (1), 및 Vdata_t (1)이 제1 행 내의 픽셀 유닛의 제1 스캐닝 신호(Gate1), 제2 스캐닝 신호(Gate2), 제1 발광 제어 신호(EM1), 제2 발광 제어 신호(EM2), 디스플레이 데이터 신호(Vdata_d) 및 시간 데이터 신호(Vdata_t)에 대응하고, Gate1 (2), Gate2 (2), EM1 (2), EM2 (2), Vdata_d (2) 및 Vdata_t (2)가 제2 행 내의 픽셀 유닛의 제1 스캐닝 신호(Gate1), 제2 스캐닝 신호(Gate2), 제1 발광 제어 신호(EM1), 및 제2 발광 제어 신호(EM2), 디스플레이 데이터 신호(Vdata_d) 및 시간 데이터 신호(Vdata_t)에 대응한다.

도 12로부터 알 수 있는 바와 같이, 제1 스캐닝 신호(Gate1) 및 제2 스캐닝 신호(Gate2)의 유효 레벨 펄스 폭들은 둘 다 1H이고, 리셋 신호(RST)의 유효 레벨 펄스 폭도 또한 1H이다. 예를 들어, 인접한 이전 행의 제2 스캐닝 신호(Gate2)는 현재 행의 리셋 신호(RST)로서 멀티플렉싱될 수 있다. 본 실시예에서, 각각의 행의 픽셀 유닛에 대해, 제1회 스캔의 디스플레이 데이터 신호(Vdata_d) 및 시간 데이터 신호(Vdata_t)는 동일한 기간에서 기입되어, 후속 동작들을 위해 더 많은 시간이 예약될 수 있으므로, 발광 요소(L1)는 더 긴 발광 시간을 갖는다. 제1 발광 제어 신호(EM1)의 유효 레벨 펄스 폭의 기간(예를 들어, t1 기간 또는 t2 기간) 동안에, 발광 요소(L1)는 발광하고; 제1 발광 제어 신호(EM1)가 무효 레벨이 된 후에, 제2 발광 제어 신호(EM2)는 유효 레벨(예컨대, x1 기간 또는 x2 기간)이 되고, 발광 요소(L1)는 계속해서 발광함으로써, 발광 시간에 대한 보상을 실현하여, 발광 요소(L1)의 발광 시간을 이진 단위 지속기간이 되게 만든다.

유사하게, 도 11에 도시된 10T3C 회로는 도 12에 도시된 신호들의 타이밍과 기본적으로 동일한 도 13에 도시된 신호들의 타이밍을 사용할 수 있으며, 이는 여기서 반복되지 않는다. 본 개시내용의 일부 실시예들에서, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)를 제공하기 위한 시프트 레지스터 유닛의 회로 구조는 제한되지 않고, 그에 따라, 신호들의 타이밍 및 그 동작 모드도 또한 제한되지 않으며, 그것이 요건들을 충족하는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)를 제공할 수 있기만 하면 된다는 점에 유의해야 한다. 예를 들어, 제1 발광 제어 신호(EM1)를 제공하는 시프트 레지스터 유닛 및 제2 발광 제어 신호(EM2)를 제공하는 시프트 레지스터 유닛의 회로 구조는 동일하거나 상이할 수 있으며, 이는 본 개시내용의 실시예들에서 제한되지 않는다.

본 개시내용의 적어도 하나의 실시예는 어레이로 분포된 복수의 픽셀 유닛들을 포함하는 디스플레이 패널을 추가로 제공한다. 픽셀 유닛은 본 개시내용의 실시예들 중 어느 하나에 따른 픽셀 구동 회로 및 픽셀 구동 회로에 접속된 발광 요소를 포함한다. 디스플레이 패널은 다수의 스캔들의 경우에 이진 단위 지속기간 제어를 구현하여, 지속기간 제어의 유연성을 개선함으로써, 그레이스케일 밝기에 대한 보상을 달성하고 디스플레이 패널의 디스플레이 효과를 개선할 수 있다.

도 14는 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 패널의 개략적인 블록도이다. 도 14에 도시된 바와 같이, 디스플레이 패널(2000)이 디스플레이 디바이스(20)에 배열되고, 게이트 드라이버들(2011 및 2012) 및 데이터 드라이버(2030)에 전기적으로 접속된다. 디스플레이 디바이스(20)는 타이밍 제어기(2020)를 추가로 포함한다. 디스플레이 패널(2000)은 복수의 스캐닝 라인들(GL)과 복수의 데이터 라인들(DL)의 교차점들에 따라 정의되는 픽셀 유닛들(P)을 포함하고; 게이트 드라이버(2011)는 복수의 스캐닝 라인들(GL1)을 구동하도록 구성되고; 게이트 드라이버(2012)는 복수의 스캐닝 라인들(GL2)을 구동하도록 구성되고; 데이터 드라이버(2030)는 복수의 데이터 라인들(DL)을 구동하도록 구성되고; 타이밍 제어기(2020)는 디스플레이 디바이스(20)의 외부로부터 입력된 이미지 데이터(RGB)를 처리하여, 처리된 이미지 데이터(RGB)를 데이터 드라이버(2030)에 제공하고 게이트 드라이버들(2011 및 2012) 및 데이터 드라이버(2030)를 제어하기 위해 게이트 드라이버들(2011, 2012) 및 데이터 드라이버(2030)에 스캔 제어 신호들(GCS) 및 데이터 제어 신호(DCS)를 출력하도록 구성된다.

예를 들어, 디스플레이 패널(2000)은 복수의 픽셀 유닛들(P)을 포함하고, 픽셀 유닛(P)은 위의 실시예들 중 어느 하나에 제공된 픽셀 구동 회로(10), 예를 들어, 도 7 또는 도 8에 도시된 픽셀 구동 회로(10)를 포함한다. 예를 들어, 픽셀 유닛(P)은 픽셀 구동 회로(10)에 접속된 발광 요소를 추가로 포함하고, 발광 요소는, 예를 들어, 발광 다이오드(예를 들어, 마이크로 LED)이다. 도 14에 도시된 바와 같이, 디스플레이 패널(2000)은 복수의 스캐닝 라인들(GL1, GL2) 및 복수의 데이터 라인들(DL)을 추가로 포함한다. 예를 들어, 픽셀 유닛(P)은 스캐닝 라인들(GL1, GL2)과 데이터 라인(DL)의 교차 영역에 배열된다. 예를 들어, 각각의 픽셀 유닛(P)은 5개의 스캐닝 라인 GL1(제1 스캐닝 신호, 제2 스캐닝 신호, 리셋 신호, 제1 발광 제어 신호, 및 제3 발광 제어 신호를 각각 제공함), 1개의 스캐닝 라인 GL2(제2 발광 제어 신호를 제공함), 2개의 데이터 라인 DL(디스플레이 데이터 신호 및 시간 데이터 신호를 각각 제공함), 제1 전압을 제공하기 위한 제1 전압 라인, 제2 전압을 제공하기 위한 제2 전압 라인, 및 제3 전압을 제공하기 위한 제3 전압 라인에 접속된다. 예를 들어, 제1 전압 라인, 제2 전압 라인, 또는 제3 전압 라인은 대응하는 플레이트-형상 공통 전극(plate-shaped common electrode)(예를 들어, 공통 애노드 또는 공통 캐소드)으로 대체될 수 있다. 픽셀 유닛(P), 스캐닝 라인들(GL1, GL2), 및 데이터 라인들(DL)의 일부만이 도 14에 도시되어 있다는 점에 유의해야 한다.

예를 들어, 디스플레이 패널(2000)은 적어도 2개의 게이트 구동 회로, 예를 들어, 적어도 게이트 드라이버들(2011 및 2012)을 포함하고, 제1 발광 제어 신호 및 제2 발광 제어 신호는 2개의 게이트 구동 회로의 상이한 게이트 구동 회로에 의해 제공된다. 예를 들어, 제1 발광 제어 신호는 게이트 드라이버(2011)에 의해 제공되고, 제2 발광 제어 신호는 게이트 드라이버(2012)에 의해 제공된다. 제2 발광 제어 신호가 별개의 게이트 드라이버(2012)에 의해 제공되고 다른 신호들과 매칭될 필요가 없기 때문에, 지속기간 H가 달성될 수 있다. 예를 들어, 게이트 드라이버(2011)는 제1 스캐닝 신호, 제2 스캐닝 신호, 리셋 신호, 제1 발광 제어 신호, 제3 발광 제어 신호 등을 각각 제공하기 위한 복수의 게이트 구동 서브-회로들을 추가로 포함할 수 있다. 예를 들어, 게이트 드라이버들(2011 및 2012)은 GOA(gate-driver on array)를 형성하기 위해 어레이 기판 상에 제조될 수 있다.

예를 들어, 게이트 드라이버들(2011 및 2012)은 타이밍 제어기(2020)로부터 도출되는 복수의 스캐닝 제어 신호들(GCS)에 따라 복수의 스트로브 신호들을 복수의 스캐닝 라인들(GL1 및 GL2)에 제공한다. 복수의 스트로브 신호들은 제1 스캐닝 신호, 제2 스캐닝 신호, 리셋 신호, 제1 발광 제어 신호, 제2 발광 제어 신호, 제3 발광 제어 신호 등을 포함한다. 이러한 신호들은 복수의 스캐닝 라인들(GL1, GL2)을 통해 각각의 픽셀 유닛(P)에 공급된다.

예를 들어, 데이터 드라이버(2030)는 타이밍 제어기(2020)로부터 도출되는 복수의 데이터 제어 신호들(DCS)에 따라 기준 감마 전압들을 사용하여 타이밍 제어기(2020)로부터 입력된 디지털 이미지 데이터(RGB)를 디스플레이 데이터 신호들 및 시간 데이터 신호들로 변환한다. 데이터 드라이버(2030)는 변환된 디스플레이 데이터 신호들 및 시간 데이터 신호들을 복수의 데이터 라인들(DL)에 제공한다. 예를 들어, 데이터 드라이버(2030)는 또한 제1 전압, 제2 전압 라인, 및 제3 전압을 각각 제공하기 위해 복수의 제1 전압 라인들, 복수의 제2 전압 라인들, 및 복수의 제3 전압 라인들에 접속될 수 있다.

예를 들어, 타이밍 제어기(2020)는 외부에서 입력된 이미지 데이터(RGB)를 디스플레이 패널(2000)의 크기 및 해상도와 매칭되도록 처리하고, 그 후 처리된 이미지 데이터를 데이터 드라이버(2030)에 제공한다. 타이밍 제어기(2020)는 디스플레이 디바이스(20)의 외부로부터 입력된 동기화 신호들(예를 들어, 도트 클록(dot clock) DCLK, 데이터 인에이블 신호 DE, 수평 동기화 신호 Hsync, 및 수직 동기화 신호 Vsync)을 사용하여 복수의 스캐닝 제어 신호들(GCS) 및 복수의 데이터 제어 신호들(DCS)을 생성한다. 타이밍 제어기(2020)는 생성된 스캐닝 제어 신호들(GCS) 및 데이터 제어 신호들(DCS)을 게이트 드라이버들(2011, 2012) 및 데이터 드라이버(2030)를 제어하기 위해 각각 게이트 드라이버들(2011, 2012) 및 데이터 드라이버(2030)에 제공한다.

예를 들어, 게이트 드라이버들(2011, 2012) 및 데이터 드라이버(2030)는 반도체 칩으로서 구현될 수 있다. 디스플레이 디바이스(20)는 신호 디코딩 회로, 전압 변환 회로 등과 같은 다른 컴포넌트들을 추가로 포함할 수 있다. 예를 들어, 이러한 컴포넌트들은 기존의 종래의 컴포넌트들을 사용할 수 있으며, 여기서 상세히 설명되지 않을 것이다.

예를 들어, 디스플레이 패널(2000)은 전자책, 모바일폰, 태블릿 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임(digital photo frame), 내비게이터 등과 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트에 적용될 수 있다. 예를 들어, 디스플레이 패널(2000)은 마이크로 LED 디스플레이 패널일 수 있다.

본 개시내용의 적어도 하나의 실시예는 또한 본 개시내용의 실시예들 중 어느 하나에 따른 픽셀 구동 회로의 구동 방법을 제공한다. 구동 방법을 사용하여, 다수의 스캔들 하에서 이진 단위 지속기간 제어가 구현될 수 있고, 지속기간 제어의 유연성이 개선되어, 그레이스케일 밝기에 대한 보상을 달성하고 디스플레이 패널의 디스플레이 효과를 개선한다.

예를 들어, 일 예에서, 픽셀 구동 회로(10)의 구동 방법은 다음의 동작들을 포함한다: 디스플레이 데이터 신호, 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 입력하여, 전류 제어 회로(100)가 디스플레이 데이터 신호에 따라 전류 제어 회로(100)를 통해 흐르는 구동 전류의 크기를 제어하고, 시간 제어 회로(200)가 구동 전류를 수신하고 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호에 따라 구동 전류의 흐르는 시간 기간을 제어하게 한다.

예를 들어, 일 예에서, 구동 전류의 흐르는 시간 기간은 상이한 디스플레이 그레이 레벨들에 대응하는 다수의 지속기간들을 포함하고, 다수의 지속기간들은 이진 단위 지속기간들(예를 들어, 위에서 설명한 48H, 24H, 12H, 6H, 3H 등)이다. 예를 들어, 픽셀 구동 회로(10)는 발광 요소(300)에 접속되고, 발광 요소(300)는 구동 전류를 수신하고 그에 의해 구동되며, 구동 전류의 크기 및 흐르는 시간에 따라 발광한다.

구동 방법의 상세한 설명에 대해서는, 본 개시내용의 실시예들에서의 픽셀 구동 회로(10) 및 디스플레이 패널(2000)의 동작 원리들의 설명이 참조될 수 있고, 상세사항들은 여기서 반복되지 않는다는 점에 유의해야 한다.

다음의 사항들에 유의할 필요가 있다:

(1) 본 개시내용의 실시예들의 첨부 도면들은 본 개시내용의 일부 실시예들에 수반되는 구조들에만 관련되고, 다른 구조들은 일반적인 설계들을 참조할 수 있다.

(2) 상충되지 않는 경우에, 본 개시내용의 각각의 실시예 및 실시예들에서의 특징들은 서로 조합되어 새로운 실시예들을 획득할 수 있다.

전술한 것은 본 개시내용의 특정 구현일 뿐이고, 본 개시내용의 보호 범위는 그에 제한되지 않으며, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 종속될 것이다.

Claims

픽셀 구동 회로로서,
전류 제어 회로 및 시간 제어 회로를 포함하고,
상기 전류 제어 회로는 디스플레이 데이터 신호를 수신하고 상기 디스플레이 데이터 신호에 따라 상기 전류 제어 회로를 통해 흐르는 구동 전류의 크기를 제어하도록 구성되고;
상기 시간 제어 회로는 상기 구동 전류를 수신하고, 시간 데이터 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호를 수신하고, 상기 시간 데이터 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호에 따라 상기 구동 전류의 흐르는 시간 기간(flowing time period)을 제어하도록 구성되는, 픽셀 구동 회로.
제1항에 있어서, 상기 시간 제어 회로는: 스위칭 회로, 시간 데이터 기입 회로, 제1 저장 회로, 제1 발광 제어 회로, 및 제2 발광 제어 회로를 포함하고;
상기 스위칭 회로는 제어 단자 및 제1 단자를 포함하고, 상기 시간 데이터 신호에 응답하여 상기 구동 전류가 상기 스위칭 회로를 통과하는 것을 허용하거나 허용하지 않도록 턴온(turn on) 또는 턴오프(turn off)되도록 구성되고;
상기 시간 데이터 기입 회로는 상기 스위칭 회로의 제어 단자에 접속되고, 제1 스캐닝 신호에 응답하여 상기 스위칭 회로의 제어 단자에 상기 시간 데이터 신호를 기입하도록 구성되고;
상기 제1 저장 회로는 상기 스위칭 회로의 제어 단자에 접속되고, 상기 시간 데이터 기입 회로에 의해 기입된 상기 시간 데이터 신호를 저장하도록 구성되고;
상기 제1 발광 제어 회로는 상기 스위칭 회로의 제1 단자에 접속되고, 상기 제1 발광 제어 신호에 응답하여 상기 스위칭 회로의 제1 단자에 상기 구동 전류를 인가하도록 구성되고;
상기 제2 발광 제어 회로는 상기 제1 발광 제어 회로와 병렬로 접속되고, 따라서 상기 스위칭 회로의 제1 단자에 또한 접속되고, 상기 제2 발광 제어 신호에 응답하여 상기 스위칭 회로의 제1 단자에 상기 구동 전류를 인가하도록 구성되는, 픽셀 구동 회로.
제2항에 있어서, 상기 시간 제어 회로는 발광 요소에 접속되고,
상기 제1 발광 제어 회로 및 상기 스위칭 회로에 의해, 상기 구동 전류를 상기 발광 요소에 인가하여 상기 발광 요소를 발광하도록 구동하는 시간 기간은 제1 시간 기간이고,
상기 제2 발광 제어 회로 및 상기 스위칭 회로에 의해, 상기 구동 전류를 상기 발광 요소에 인가하여 상기 발광 요소를 발광하도록 구동하는 시간 기간은 보상 시간 기간이고,
상기 흐르는 시간 기간은 상기 제1 시간 기간과 상기 보상 시간 기간의 합인, 픽셀 구동 회로.
제2항 또는 제3항에 있어서, 상기 스위칭 회로는 제1 트랜지스터를 포함하고;
상기 제1 트랜지스터의 게이트는 상기 스위칭 회로의 제어 단자로서 역할을 하고, 상기 제1 트랜지스터의 제1 전극은 상기 스위칭 회로의 제1 단자로서 역할을 하고, 상기 제1 트랜지스터의 제2 전극은 상기 발광 요소에 접속되도록 구성되는, 픽셀 구동 회로.
제2항 내지 제4항 중 어느 한 항에 있어서, 상기 시간 데이터 기입 회로는 제2 트랜지스터를 포함하고;
상기 제2 트랜지스터의 게이트는 상기 제1 스캐닝 신호를 수신하기 위해 제1 스캐닝 라인에 접속되도록 구성되고, 상기 제2 트랜지스터의 제1 전극은 상기 시간 데이터 신호를 수신하기 위해 시간 데이터 라인에 접속되도록 구성되고, 상기 제2 트랜지스터의 제2 전극은 상기 스위칭 회로의 제어 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제2항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 저장 회로는 제1 커패시터를 포함하고;
상기 제1 커패시터의 제1 전극은 상기 스위칭 회로의 제어 단자에 접속되도록 구성되고, 상기 제1 커패시터의 제2 전극은 제1 전압을 수신하기 위해 제1 전압 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제2항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 발광 제어 회로는 제3 트랜지스터를 포함하고;
상기 제3 트랜지스터의 게이트는 상기 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 라인에 접속되도록 구성되고, 상기 제3 트랜지스터의 제1 전극은 상기 전류 제어 회로에 접속되도록 구성되고, 상기 제3 트랜지스터의 제2 전극은 상기 스위칭 회로의 제1 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제2항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 발광 제어 회로는 제4 트랜지스터를 포함하고;
상기 제4 트랜지스터의 게이트는 상기 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 라인에 접속되도록 구성되고, 상기 제4 트랜지스터의 제1 전극은 상기 전류 제어 회로에 접속되도록 구성되고, 상기 제4 트랜지스터의 제2 전극은 상기 스위칭 회로의 제1 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전류 제어 회로는 구동 회로, 디스플레이 데이터 기입 회로, 및 제2 저장 회로를 포함하고;
상기 구동 회로는 제어 단자, 제1 단자, 및 제2 단자를 포함하고, 상기 디스플레이 데이터 신호에 따라 상기 구동 전류의 크기를 제어하도록 구성되고;
상기 디스플레이 데이터 기입 회로는 상기 구동 회로의 제1 단자 또는 제어 단자에 접속되고, 제2 스캐닝 신호에 응답하여 상기 구동 회로의 제1 단자 또는 제어 단자에 상기 디스플레이 데이터 신호를 기입하도록 구성되고;
상기 제2 저장 회로는 상기 구동 회로의 제어 단자에 접속되고, 상기 디스플레이 데이터 기입 회로에 의해 기입된 상기 디스플레이 데이터 신호를 저장하도록 구성되는, 픽셀 구동 회로.
제9항에 있어서, 상기 전류 제어 회로는 보상 회로, 제3 발광 제어 회로, 및 리셋 회로를 추가로 포함하고;
상기 보상 회로는 상기 구동 회로의 제어 단자 및 상기 제2 단자에 접속되고, 상기 구동 회로의 제1 단자에 기입된 상기 디스플레이 데이터 신호 및 상기 제2 스캐닝 신호에 응답하여 상기 구동 회로를 보상하도록 구성되고;
상기 제3 발광 제어 회로는 상기 구동 회로의 제1 단자에 접속되고, 제3 발광 제어 신호에 응답하여 상기 구동 회로의 제1 단자에 제2 전압 단자의 제2 전압을 인가하도록 구성되고;
상기 리셋 회로는 상기 구동 회로의 제어 단자에 접속되고, 리셋 신호에 응답하여 상기 구동 회로의 제어 단자에 리셋 전압 단자의 리셋 전압을 인가하도록 구성되는, 픽셀 구동 회로.
제9항 또는 제10항에 있어서, 상기 구동 회로는 제5 트랜지스터를 포함하고;
상기 제5 트랜지스터의 게이트는 상기 구동 회로의 제어 단자로서 역할을 하고, 상기 제5 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단자로서 역할을 하고, 상기 제5 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단자로서 역할을 하고 상기 시간 제어 회로에 접속되도록 구성되는, 픽셀 구동 회로.
제9항 내지 제11항 중 어느 한 항에 있어서, 상기 디스플레이 데이터 기입 회로는 제6 트랜지스터를 포함하고;
상기 제6 트랜지스터의 게이트는 상기 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인에 접속되도록 구성되고, 상기 제6 트랜지스터의 제1 전극은 상기 디스플레이 데이터 신호를 수신하기 위해 디스플레이 데이터 라인에 접속되도록 구성되고, 상기 제6 트랜지스터의 제2 전극은 상기 구동 회로의 제1 단자 또는 제어 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제9항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 저장 회로는 제2 커패시터를 포함하고;
상기 제2 커패시터의 제1 전극은 상기 구동 회로의 제어 단자에 접속되도록 구성되고, 상기 제2 커패시터의 제2 전극은 상기 제2 전압을 수신하기 위해 상기 제2 전압 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제10항에 있어서, 상기 보상 회로는 제7 트랜지스터를 포함하고;
상기 제7 트랜지스터의 게이트는 상기 제2 스캐닝 신호를 수신하기 위해 제2 스캐닝 라인에 접속되도록 구성되고, 상기 제7 트랜지스터의 제1 전극은 상기 구동 회로의 제어 단자에 접속되도록 구성되고, 상기 제7 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제10항 또는 제14항에 있어서, 상기 제3 발광 제어 회로는 제8 트랜지스터를 포함하고;
상기 제8 트랜지스터의 게이트는 상기 제3 발광 제어 신호를 수신하기 위해 제3 발광 제어 라인에 접속되도록 구성되고, 상기 제8 트랜지스터의 제1 전극은 상기 제2 전압 단자에 접속되도록 구성되고, 상기 제8 트랜지스터의 제2 전극은 상기 구동 회로의 제1 단자에 접속되도록 구성되는, 픽셀 구동 회로.
제10항, 제14항 및 제15항 중 어느 한 항에 있어서, 상기 리셋 회로는 제9 트랜지스터를 포함하고;
상기 제9 트랜지스터의 게이트는 상기 리셋 신호를 수신하기 위해 리셋 신호 라인에 접속되도록 구성되고, 상기 제9 트랜지스터의 제1 전극은 상기 구동 회로의 제어 단자에 접속되도록 구성되고, 상기 제9 트랜지스터의 제2 전극은 상기 리셋 전압 단자에 접속되도록 구성되는, 픽셀 구동 회로.
어레이로서 배열된 복수의 픽셀 유닛들을 포함하는 디스플레이 패널로서, 상기 픽셀 유닛은 제1항 내지 제16항 중 어느 한 항에 따른 픽셀 구동 회로 및 상기 픽셀 구동 회로에 접속된 발광 요소를 포함하는, 디스플레이 패널.
제17항에 있어서, 적어도 2개의 게이트 구동 회로를 추가로 포함하고, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호는 각각 상기 적어도 2개의 게이트 구동 회로의 상이한 게이트 구동 회로들에 의해 제공되는, 디스플레이 패널.
제17항 또는 제18항에 있어서, 상기 발광 요소는 발광 다이오드를 포함하는, 디스플레이 패널.
제1항 내지 제16항 중 어느 한 항에 따른 픽셀 구동 회로를 위한 구동 방법으로서,
디스플레이 데이터 신호, 시간 데이터 신호, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 입력하여, 전류 제어 회로가 상기 디스플레이 데이터 신호에 따라 상기 전류 제어 회로를 통해 흐르는 구동 전류의 크기를 제어하고, 시간 제어 회로가 상기 구동 전류를 수신하고 상기 시간 데이터 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호에 따라 상기 구동 전류의 흐르는 시간 기간을 제어하게 하는 단계
를 포함하는, 픽셀 구동 회로를 위한 구동 방법.
제20항에 있어서, 상기 흐르는 시간 기간은 상이한 디스플레이 그레이 레벨들에 대응하는 복수의 지속기간들을 포함하고, 복수의 지속기간들은 이진 단위 지속기간들(binary unit durations)인, 픽셀 구동 회로를 위한 구동 방법.