KR101681245B1 - 픽셀 회로 및 디스플레이 디바이스 - Google Patents

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Abstract

트랜지스터 특징들에 쉽게 영향받지 않는 데이터 드라이버용 구성을 얻는다. 복수의 커플링 커패시터들(7)이 적어도 2개의 설정 전위들에 마련된 데이터 인에이블 라인들에 연결된다. 복수의 비트들의 디스플레이 데이터에 따라 온오프되는 복수의 비트 트랜지스터들(6)이 복수의 커플링 커패시터들과 데이터 인에이블 라인들 간의 연결관계를 컨트롤하여 상기 복수의 커플링 커패시터들의 총 커패시터를 제어한다. 디스플레이 소자는 데이터 인에이블 라인에 마련된 2개의 설정 전위들 간의 차에 따라 상기 커플링 커패시터의 총 커패시터에 누적된 전압에 따라 동작된다. 상기 동작에 의해, 각 픽셀당 멀티-비트 디스플레이 데이터에 의해 스플레이가 컨트롤된다.

Description

픽셀 회로 및 디스플레이 디바이스{Pixel Circuit and Display Device}
본 발명은 픽셀 회로 및 디스플레이 디바이스에 관한 것이다.
유기 EL은 큰 콘트라스트 디스플레이일 수 있고 빠른 응답속도를 갖는 자체발광소자이다. 이런 이유로, 고품질 이미지를 디스플레이할 수 있는 차세대 디스플레이로서 적용을 위한 기대가 크다. 유기 EL 소자는 때로 패시브 매트릭스에 의해 구동되나, 고해상도를 발생하는데 이점적인 박막 트랜지스터(TFT)를 이용하는 액티브 매트릭스가 최근 인기있다. 디스플레이는 저온 폴리실리콘과 같은 고품질의 박막 트랜지스터(TFT)를 이용해 장시간 동안 유기 EL 소자를 계속 구동하나, 저온 폴리실리콘의 생산 단가가 높기 때문에 현재 상황에서는 낮은 단가로 큰 크기의 디스플레이를 생산하기가 어려운 것으로 여겨진다. 따라서, 저온 폴리실리콘은 실제 사용에서는 주로 작은 크기로 수행된다.
다른 한편으로, 저온 실리콘 TFT는 높은 이동도와 긴 안정적 행동을 가지며 픽셀뿐만 아니라 고속으로 행동하는 구동회로용으로도 사용될 수 있다. 그러므로, 셀렉트 라인 또는 데이터 라인을 구동하는 구동회로(드라이버)는 전체 비용절감을 위해 드라이버 IC와 같은 전기 구성부품의 일부를 생략하기 위해 픽셀로서 동일한 유리 기판에 형성된다.
그러나, 저온 실리콘 TFT는 상당한 가변 Vth(임계치)와 이동 특성을 갖는다. 따라서, 유기 EL을 구동하는 TFT가 포화영역(일정한 전류 구동)에 사용되면, 픽셀내 보정회로를 도입하는 것이 통상적이다. 예컨대, 특허참조문헌 1에 개시된 바와 같이, 복수의 트랜지스터들을 이용해 구동 트랜지스터의 Vth를 보정함으로써 구동 트랜지스터의 특징에서 차로 인한 불균일 디스플레이가 향상될 수 있다.
[종래 기술의 참조문헌]
[특허참조문헌]
[특허참조문헌1] PCT 특허출원의 일본공개공보 No. 2002-514320
이 종래 기술에서, 일반적으로 드라이버는 아날로그 전기신호(가령, 아날로그 전위)를 픽셀에 제공한다. 이는 상술한 바와 같이 특징에 있어 상당한 변화를 갖는 저온 폴리실리콘 TFT를 이용해 유리 기판상에 균일한 아날로그 전위를 얻을 수 있는 드라이버를 구성하기가 어렵기 때문이다. 그러므로, 드라이버가 저온 폴리실리콘 TFT를 이용해 형성될 경우, 셀렉트 드라이버와 같이 스위칭을 선택하거나 선택할 수 없는 디지털 회로에만 사용된다. 한층 더 단가 절감을 위해, 모든 드라이버들은 TFT로 제조되고 드라이버 IC가 제거될 수 있음이 기대된다.
본 발명은 복수의 비트들을 갖는 디스플레이 데이터에 의해 디스플레이가 컨트롤되는 디스플레이 디바이스의 픽셀 회로로서, 적어도 2개의 전위에 의해 설정된 데이터 인에이블 라인에 연결된 복수의 커플링 커패시터들과, 복수의 비트들을 갖는 디스플레이 데이터에 응답해 온오프를 선택하고 상기 복수의 커플링 커패시터의 총 정전용량을 컨트롤하기 위해 복수의 커플링 커패시터와 데이터 인에이블 라인 간에 연결을 컨트롤하는 복수의 비트 트랜지스터들과, 상기 데이터 인에이블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 상기 커플링 커패시터의 총 정전용량에 누적된 전압에 응답해 행동하는 디스플레이 소자를 구비하는 디스플레이 디바이스의 픽셀 회로에 관한 것이다.
또한, 상기 디스플레이 소자는 유기 EL 소자이고, 이는 전류를 유기 EL 소자에 제공하기 위한 드라이빙 트랜지스터를 구비하는 것이 바람직하며, 상기 커플링 커패시터의 총 정전용량에 누적되는 전압에 따라 드라이빙 트랜지스터의 게이트 전압을 결정함으로써 상기 유기 EL 소자의 드라이빙 전류가 컨트롤된다.
바람직하기로 본 발명은 상기 복수의 비트 트랜지스터들, 즉, 상기 드라이빙 트랜지스터의 게이트 연결을 컨트롤하기 위한 셀렉션 트랜지스터와, 상기 드라이빙 트랜지스터의 소스 및 게이트 간에 연결을 위한 유지 커패시터와, 상기 드라이빙 트랜지스터의 소스 및 드레인 간에 연결을 제어하기 위한 리셋 트랜지스터와, 상기 드라이빙 트랜지스터의 드레인과 상기 유기 EL 소자 간의 연결을 컨트롤하기 위한 발광 컨트롤 트랜지스터에 의해 컨트롤되는 연결관계를 갖는 복수의 커플링 커패시터를 더 구비하고, 상기 발광 컨트롤 트랜지스터가 오프되고 상기 리셋 트랜지스터가 온될 경우 상기 유지 커패시터에 의해 상기 드라이빙 트랜지스터의 임계 전압에 해당하는 전압이 보유된 후, 상기 복수의 커플링 커패시터의 총 정전용량에 누적되는 전압이 드라이빙 트랜지스터의 게이트에 인가된다.
또한, 상기 디스플레이 소자는 전압제어 디스플레이 소자이다. 바람직하게는 상기 커플링 커패시터의 총 정전용량에 누적되는 전압이 전압제어 디스플레이 소자에 인가된다.
또한, 본 발명은 바람직하게는 상기 복수의 비트 트랜지스터들, 즉, 상기 컨트롤 디스플레이 소자에 병렬 연결되는 유지 커패시터와, 상기 셀렉션 트랜지스터의 커넥팅 포인트와 상기 복수의 커플링 커패시터 및 일정 전압 소스 간의 연결을 컨트롤하기 위한 리셋 트랜지스터에 의해 컨트롤되는 연결 관계를 갖는 복수의 커플링 커패시터를 더 구비하고, 상기 커플링 커패시터의 총 정전용량에 누적되는 전압이 상기 리셋 트랜지스터이 온되는 조건 하에서 상기 데이터 인에이블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 전압제어 디스플레이 소자에 인가되고 동일 전압이 상기 복수의 커플링 커패시터의 양단에 제공되어 상기 복수의 커플링 커패시터의 충전 전압을 리셋시키고 연이어 상기 리셋 트랜지스터가 오프되고 상기 셀렉션 트랜지스터가 온된다.
또한, 본 발명은 매트릭스로 배열된 각 픽셀에 대해 디스플레이 소자들을 갖는 디스플레이 디바이스로서, 적어도 2개의 전위에 의해 설정된 데이터 인에이블 라인과, 비트당 복수의 비트들을 갖는 디스플레이 데이터를 전달하기 위한 복수의 비트 라인들과, 기설정된 개수 픽셀들에서 한 픽셀을 구비하고, 상기 픽셀은 데이터 인에블 라인에 연결된 복수의 커플링 커패시터들과, 복수의 비트들을 갖는 디스플레이 데이터에 응답해 온오프를 선택하고 상기 복수의 커플링 커패시터들의 총 정전용량을 컨트롤하기 위해 복수의 커플링 커패시터들과 데이터 인에블 라인 간의 연결을 컨트롤하기 위한 복수의 비트 트랜지스터들과, 상기 데이터 인에블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 상기 커플링 커패시터의 총 정전용량에 누적된 전압에 응답해 행동하는 디스플레이 소자를 구비하는 디스플레이 디바이스이다.
또한, 상기 기설정된 개수는 1이고, 바람직하기로 각 픽셀은 복수의 커플링 커패시터들과 복수의 비트 트랜지스터들을 구비한다.
또한, 상기 기설정된 개수는 1 보다 많고, 바람직하기로 한 픽셀의 복수의 커플링 커패시터와 복수의 비트 트랜지스터들에 의해 다른 픽셀들에 대한 디스플레이 소자들을 구동하기 위한 전압이 누적된다.
또한, 바람직하기로 상기 한 픽셀과 다른 픽셀은 서로 다른 컬러를 갖는 디스플레이 픽셀들이다.
또한, 바람직하기로 상기 한 픽셀과 다른 픽셀들은 고차 비트 데이터를 디스플레이하기 위한 픽셀들과 저차 비트 데이터를 디스플레이하기 위한 픽셀들이다.
본 발명에 따르면, 픽셀에 DA 변환 기능이 갖추어져 있기 때문에 디스플레이의 외부에 배열된 데이터 드라이버에서 트랜지스터의 임계치의 변화를 고려할 필요가 없게 되고, TFT를 갖는 드라이버를 구성하는 것이 쉬어진다.
도 1은 실시예의 동일 구성을 포함한 픽셀 회로와 디스플레이 디바이스의 개략적 구성을 도시한 도면이다.
도 2는 픽셀 회로의 행동을 나타낸 타이밍 도표이다.
도 3은 인에이블 전압이 3-5V인 경우 DA 변환 특징을 도시한 도면이다.
도 4는 RGB 픽셀들(20R,20G,20B)과 DA 컨버터를 공유하는 픽셀 회로의 구성을 나타낸 도면이다.
도 5는 서브픽셀에서 DA 컨버터를 공유하는 픽셀 회로의 구성을 도시한 도면이다.
도 6은 서브픽셀의 디스플레이 조건의 예시적인 도면이다.
도 7은 서브프레임이 사용될 경우 픽셀 회로의 구성예를 나타낸 도면이다.
도 8은 도 7의 구성의 서브프레임의 디스플레이 예를 도시한 도면이다.
도 9는 디스플레이 소자들로서 전압제어소자들을 갖는 디스플레이 디바이스의 개략적 구성이다.
도 10은 도 9의 픽셀회로의 행동을 나타낸 타이밍 도표이다.
도 11은 RGB 픽셀들(20R,20G,20B)과 DA 컨버터를 공유하는 픽셀 회로의 구성을 나타낸 도면이다.
도 12는 서브픽셀에서 DA 컨버터를 공유하는 픽셀 회로의 구성을 도시한 도면이다.
도 13은 서브프레임이 사용될 경우 픽셀 회로의 구성예를 나타낸 도면이다.
도 14는 복수의 디스플레이를 단자에 도입하는 구성예를 나타낸 도면이다.
하기의 도면을 기초로 본 발명의 실시예를 설명한다.
도 1은 실시예의 동일 구성을 포함한 DAC 내장 픽셀 회로와 디스플레이 디바이스의 개략적 구성을 나타내고 있다. 6비트 DAC 내장 픽셀(20)에서, 디스플레이 소자로서 유기 EL 소자(1)는 음극이 모든 픽셀들에 공통인 (일정 전위(VSS)가 주어진) 음극 전극(10)에 연결되고 양극의 게이트 단자가 발광 컨트롤 라인(16)에 연결되어 있는 발광 컨트롤 트랜지스터(5)의 드레인 단자에 연결되어 있다. 발광 컨트롤 트랜지스터(5)의 소스 단자는 소스 드레인이 (일정 전위(VDD)가 주어진) 전원 라인(9)에 연결된 드라이빙 트랜지스터(2)의 드레인 단자에 연결되고, 커넥팅 포인트는 게이트 단자가 리셋라인(15)에 연결된 리셋 트랜지스터(4)의 소스 단자에 연결된다. 리셋 트랜지스터(4)의 드레인 단자는 게이트 단자가 비트 라인(11-0에서 11-5)의 비트 0에서 비트 5에 각각 연결된 비트 트랜지스터(6-0에서 6-5)의 드레인 단자에 그리고 게이트 단자가 셀렉트 라인(13)에 연결된 셀렉션 트랜지스터(3)의 드레인 단자에 연결된다. 비트 트랜지스터(6-0에서 6-5)의 각 소스 드레인은 타단이 데이터 인에이블 라인(14)에 연결된 커플링 커패시터(7-0에서 7-5)의 일단에 연결된다. 셀렉션 트랜지스터(3)의 소스 드레인은 타단과 드라이빙 트랜지스터(2)의 게이트 단자가 전원 라인(9)에 연결된 유지 커패시터(8)의 일단에 연결된다. 여기서, 커플링 커패시터(7-0에서 7-5)의 커패시터 값은 C0:C1:C2:C3:C4:C5 = 1:2:4:8:16:32을 만족하도록 구성된다.
셀렉션 라인(13) 및 데이터 인에이블 라인(14)은 제 1 셀렉션 드라이버(21)에 의해 구동되고, 리셋라인(15)과 발광 컨트롤 라인(16)은 제 2 드라이버에 의해 구동된다. 셀렉션 드라이버(21,22)는 도 1에서와 같이 제 1 및 제 2 드라이버로 반드시 분리할 필요가 없으며, 한 셀렉션 드라이버가 모두 4개 라인을 구동할 수 있다.
비트 라인(11-0에서 11-5)은 각 비트 라인이 멀티플렉스 라인(17-0에서 17-5)에 의해 컨트롤되는 멀티플렉서(12-0에서 12-15)를 통해 데이터 라인(18)에 연결된다. 데이터 드라이버(23)로부터의 출력이 멀티플렉서(12-0에서 12-15)에 의해 스위치되고 각 비트 라인에 제공된다. 예컨대, 비트 데이터가 데이터 드라이버(23)로부터 비트 0에서 비트 5까지 시분할식으로 연속 출력되면, 비트 데이터는 타이밍에 따라 17-0에서 17-5의 멀티플렉스 라인을 선택함으로써 해당 비트라인들에 제공되고, 비트 트랜지스터(6-0에서 6-5)는 비트 데이터에 따라 온프된다.
상술한 바와 같이, 하나의 데이터 라인(18)은 멀티플렉서(12)를 이용해 6개의 비트 라인(11-0에서 11-5)에 접속할 수 있다. 데이터 드라이버(23)로부터의 출력 개수는 멀티플렉서(12-0에서 12-15)에 의해 감소될 수 있고 데이터 드라이버(23)는 간단해질 수 있으나, 멀티플렉서를 생략할 수 있다. 즉, 데이터 드라이버(23)로부터의 출력은 비트 라인(11-0에서 11-5)에 직접 연결하도록 비트 라인과 동일한 개수로 준비될 수 있다.
상술한 바와 같이, 각 비트 데이터가 멀티플렉서(12)를 이용해 비트 라인(11-0에서 11-5)에 제공되면, 상기 비트 라인(11-0에서 11-5)은 가령 도 2에 도시된 조건(B0에서 B5)에 있게 된다. 이 예에서, 픽셀에 입력된 비트 데이터는 6비트 64 계조 중에 "22(010110)"(괄호의 비트 디스플레이)이고, 데이터 드라이버(23)로부터 상보 데이터 "41(101001)"를 출력해 이를 각 비트 라인에 보유함으로써 P형 트랜지스터의 온오프와 일치하게 된다. 즉, 상보 데이터에서 "0"은 비트 트랜지스터(6)를 온하는 로우 전위를 나타내고, "1"은 비트 트랜지스터(6)를 오프하는 하이 전위를 나타낸다. 이에 따라, 데이터 인에이블 라인(14)의 총 값과 커플링 커패시터는 다음의 식으로 표현된다: CC = CI + C2 + C4 = 22C0
도 2를 참조로 픽셀 구동 방법을 설명한다. 먼저, 데이터 인에이블 라인(14)의 전위가 Vref로 설정되면, 셀렉션 라인(13)과 리셋 라인(15)이 15로 설정되고, 셀렉션 트랜지스터(3)와 리셋 트랜지스터(4)가 온되며, 드라이빙 트랜지스터(2)의 게이트 단자와 드레인 단자는 다이오드 연결되어 유기 EL소자(1)에 전류를 가한다. 다음, 발광 컨트롤라인(16)이 하이로 설정되고 발광 컨트롤 트랜지스터(5)가 오프되면, 유기 EL소자(1)에 가해진 전류가 차단되고 드라이빙 트랜지스터(2)의 드레인 전위는 전류가 가해지지 않은 전위, 즉, Vth에 더 가까워진다. 최종 전위, Vth가 유지 커패시터(8)에 기록되고, 데이터 인에이블 라인(14)이 Vref로 유지되기 때문에 Vref - (Vdd-Vth)가 커플링 커패시터(7)에 기록된다(이 예에서, 총 커패시터(7-1,7-2,7-4)는 CC=22C0임).
다음, 리셋 라인(15)은 셀렉션 라인(13)이 로우인 동안 하이로 설정된다. 리셋 트랜지스터(4)가 오프되고 커플링 커패시터(7)의 전위가 고정된 후, 데이터 인에이블 라인(14)이 Vdat(Vdat<Vref)이면, 드라이빙 트랜지스터(2)의 게이트 전위는 하기의 수학식 1로 표현된다:
Figure 112012035784914-pct00001
따라서, 드라이빙 트랜지스터(2)의 게이트 및 소스 전위는 수학식 2로 표현된다:
Figure 112012035784914-pct00002
드라이빙 트랜지스터(2)의 게이트 및 소스 간의 전위는 Vth가 언제나 추가되는 전위이다.
이 조건으로, 셀렉션 라인(13)은 하이로 설정되고 셀렉션 트랜지스터(3)는 드라이빙 트랜지스터(2)의 게이트 전위를 고정시키도록 오프시키며, 드라이빙 트랜지스터(2)는 수학식 3에 표시된 드레인 전류(Ids)를 인가하도록 동작한다.
Figure 112012035784914-pct00003
그러나,
Figure 112012035784914-pct00004
여기서, μ는 이동도이고, Cox는 게이트 절연체 커패시터가고, W 및 L은 각각 트랜지스터의 채널의 폭과 길이이다.
수학식 3 및 4로부터 명백한 바와 같이, Vth의 영향은 상술한 Vth 보정으로 인해 드레인 전류(IDS)에서 상쇄된다. 그러나, (β에 포함된) 이동도(μ)는 드레인 전류(IDS)의 파라미터로서 유지되고 변화 효과는 간단히 Vth 보정만으로는 배제될 수 없다.
그러므로, 이동도(μ)에서 변화 영향을 수신한 드레인 전류(Ids)는 데이터 인에이블 라인(14)을 Vdat로 유지하고, 셀렉션 라인(13)을 하이로 설정하며, 셀렉션 트랜지스터(3)를 오프로 유지하고, 리셋 라인(15)을 로우로 설정하며, 리셋 트랜지스터를 리드아웃 주기(Δt) 동안 온시킴으로써 커플링 커패시터(7)에 의해 읽혀진다. Δt는 드라이빙 트랜지스터(2)가 포화영역에서 동작을 유지하는 주기와 같이 충분히 짧다. 읽혀진 전류는 수학식 5에서와 같이 전압으로 변환되고 커플링 커패시터(7)에 보유된다.
Figure 112012035784914-pct00005
셀렉션 트랜지스터(3)는 셀렉션 라인(13)이 다시 로우로 설정되는 동안 온 될 경우, 리드아웃 드레인 전류에 의한 전위차(ΔV)가 드라이빙 트랜지스터(2)의 게이트 전위에 반영되고, 상기 게이트 전위는 수학식 6으로 표현된 바와 같이 음의 피드백(이동도 보정)을 수신한다.
Figure 112012035784914-pct00006
즉, 이동도(μ)가 상대적으로 크게 변할 경우, Vth 보정 후 드레인 전류(Ids)가 커지고, 결과적으로 ΔV가 커지게 된다. 다른 한편으로, 이동도(μ)가 상대적으로 작게 변할 경우, Vth 보정 후 드레인 전류(Ids)가 작아지고, 결과적으로 ΔV가 작아지게 된다. 그 결과, 이동도 보정 후 마지막 드레인 전류(Ids')는 수학식 7로 표현된다.
Figure 112012035784914-pct00007
수학식 5에 따르면, ΔV는 리드아웃 주기(Δt)에 따르며, 이에 따라 이동도 보정 후 드레인 전류(Ids')도 리드아웃 주기(Δt)에 따른다. 이동도(μ)의 변화(β의 변화)에 대한 이동도 보정 후 드레인 전류(Ids')를 더 안정화시키기 위해 최상의 리드아웃 주기(Δt)가 도출된다.
수학식 7이 β에 의해 미분되고 재배열될 경우, 수학식 8이 된다.
Figure 112012035784914-pct00008
따라서, 수학식 8의 도함수는 0이 되고 이동도(μ)의 변화에 대해 드레인 전류의 최소 변화를 갖는 Δt의 조건은 수학식 9에서처럼 도출된다.
Figure 112012035784914-pct00009
수학식 7에 따르면, 드레인 전류(Ids')는 ΔV가 더 커짐에 따라 더 작게 되나, Δt가 수학식 9를 만족할 경우, 도함수는 0이 되고 Ids'는 최대치를 나타낸다. 결과적으로, 전류의 감소가 최소로 유지될 수 있다.
수학식 9를 수학식 7로 대체하고 이를 재배열함으로써, 최적 이동도 보정 후 드레인 전류는 수학식 10에서처럼 얻어진다.
Figure 112012035784914-pct00010
그러나, 실제로, 리셋 라인(15)이 이동도 보정시 온인 동안, Δt의 컨트롤이 라인 단위 기준으로 수행되고 이에 따라 수학식 9에서 커플링 커패시터 값(CC)에 따라 최적의 값을 설정할 수 없다. 즉, 비트 데이터에 따라 변하는 커플링 커패시터 값(CC)의 픽셀들(밝은 픽셀과 어두운 픽셀)이 1 라인에 있으나, 이는 1 라인에 있는 모든 픽셀들에 최적 Δt를 설정할 수 없다. 따라서, Δt는 커플링 커패시터 값(CC), 가령 피크 전류의 80%를 이루는 커플링 커패시터 값(CC)을 갖는 값과 같이 소정의 기준 값으로 최적 기간을 달성하도록 설정된다.
상술한 바와 같이, 이동도가 Vth 및 최적 Δt에 의해 보정된 후, 셀렉션 라인(13)을 하이로 그리고 발광 컨트롤 라인(16)을 로우로 설정함으로써 광을 방출하게 전류가 유기 EL 소자(1)에 가해진다. 이것이 모든 라인들에서 반복될 경우, 한 스크린 상의 보정이 완료되고 Vth 및 이동도에서의 변화 없이 균일한 이미지가 디스플레이된다.
종래 픽셀 회로와 다르게 도 1에서와 같이 내장 DAC를 갖는 픽셀의 경우, 커플링 커패시터 값(CC)은 비트 라인(11-0에서 11-5)에 보유된 비트 데이터를 이용해 비트 트랜지스터(6-0에서 6-5)를 온오프함으로써 변경된다. 즉, CC 값에 의해 드레인 전류(Ids')가 컨트롤된다. 비트 데이터 또는 커플링 커패시터 값(CC)과 드레인 전류(Ids') 간의 관계는 수학식 10을 기초로 도 3에 도시되어 있다. 이는 도 1에서 픽셀의 DA 변환 특징을 나타낸다.
도 2의 예에서, "22"는 비트 데이터로 입력되고 커플링 커패시터 값은 Cc = 22C0 (Cc/CO = 22)가 되고, 이에 해당하는 드레인 전류(Ids')가 결정된다.
도 3은 Vref-Vdat일 경우, 즉, 데이터 인에이블 라인(14)의 인에이블 전압이 3V에서 5V로 변경될 경우, 드레인 전류(Ids'), 즉, DA 변환 특징을 나타낸다.
커플링 커패시터(7-0에서 7-5)가 비트 0에서 비트 5의 커패시터 값(C0에서 C5)일 때 DA 특징이 결정되나, 데이터 인에이블 라인의 인에이블 전압(Vref-Vdat)을 변경함으로써 피크 전류가 변할 수 있는 것이 분명하다. 이는 소정의 피크 전류를 하이로 설정함으로써 스크린을 밝게 하고 소정의 피크 전류를 로우로 설정함으로써 스크린을 어둡게 하는데 편리하다. 이는 왜냐하면 피크 전류가 변경될 때에도 DA 특징이 6 비트를 유지할 수 있으므로 피크 전류(휘도)가 이미지 품질을 악화시키지 않으며 변환될 수 있기 때문이다.
더욱이, DA 변환 특징은 커플링 커패시터 값(CC)과 유지 커패시터(Cs)의 비를 바꿈으로써 변경될 수 있음이 수학식 10으로부터 알 수 있다. 커플링 커패시터 값(CC)이 유지 커패시터(Cs)에 비해 더 클 경우, 드레인 전류(Ids')는 위로 볼록한 곡선이 된다. 다른 한편으로, 커플링 커패시터 값(CC)이 유지 커패시터(Cs)에 비해 더 작을 경우, 드레인 전류(Ids')는 아래로 볼록한 곡선이 된다. 드레인 전류(Ids')는 또한 커패시터 비를 변경함으로써 변할 수 있으나, 상술한 바와 같이 데이터 인에이블 라인(14)의 인에이블 전압으로 조절될 수 있다. 이 기능은 일단이 전원 라인(9)에 연결되고 타단의 연결이 개별적으로 장착된 트랜지스터들을 통해 드라이빙 트랜지스터(2)의 게이트 단자를 연결하도록 스위치된 복수의 유지 커패시터(8)를 둠으로써 쉽게 구현될 수 있다.
또한, DAC 내장 픽셀(20)은 커플링 커패시터(7-n)와 비트 트랜지스터(6-n)(n=0에서 5)의 배치를 스위칭함으로써 구성될 수 있다. 즉, 비트 트랜지스터(6-n)의 드레인 단자는 데이터 인에이블 라인(14)에, 커플링 커패시터(7-n)의 일단은 소스 단자에 그리고 타단은 셀렉션 트랜지스터(3)와 리셋 트랜지스터(4)의 드레인 단자의 커넥팅 포인트에 연결될 수 있다. 또는, 드라이빙 트랜지스터(2)의 이동도를 보정할 필요가 없을 경우, 즉, Vth 연결만으로 충분할 경우, DAC 내장 픽셀(20)은 리셋 트랜지스터(4)의 드레인 단자를 드라이빙 트랜지스터(2)의 게이트 단자에 연결함으로써 구성될 수 있다.
P-형 트랜지스터들만 도 1에 사용되나, N-형 트랜지스터들이 이 구성에서 일부 또는 모든 트랜지스터들로서 사용될 수 있다. 이 경우, 트랜지스터들이 극성에 대하여 도 2의 드라이빙 파형의 극성의 하이 및 로우를 뒤바꾼다.
도 1의 픽셀 회로에서, DAC를 각 픽셀에 설치하는 복잡함으로 인해 유기 EL 소자(1)의 발광영역을 보장하기가 어려울 수 있다. 그러나, 픽셀 회로는 도 4에서와 같이 DAC를 RGB 픽셀들(20R,20G,20B)과 공유함으로써 간단해질 수 있다.
도 4는 RGB 픽셀들과 공유되는 커플링 커패시터(7-0에서 7-5)와 비트 트랜지스터(6-0에서 6-5)를 구비한 DAC의 일부와 함께 풀컬러 단위픽셀(RGB를 구비한 픽셀들)의 예를 나타낸다. 풀컬러 픽셀로서, W(백색)가 RGB에 추가될 수 있다. 각 RGB 픽셀의 셀렉션 트랜지스터(3R,3G,3B)의 드레인 단자와 리셋 트랜지스터(4R,4G,4B)의 드레인 단자와 간의 커넥팅 포인트들이 각 비트 트랜지스터(6-0에서 6-5)의 소스 단자에 연결된다. 데이터를 기록할 때, 도 2의 절차들이 가령 RGB의 순서대로 행해진다. 즉, R 픽셀(20R)의 Vth 보정, 데이터 기록, 및 이동도 보정이 먼저 수행되고, G 픽셀(20G)의 Vth 보정, 데이터 기록, 및 이동도 보정이 다음에 수행되고, 마지막으로 B 픽셀(20B)의 Vth 보정, 데이터 기록, 및 이동도 보정이 수행되어 풀컬러 픽셀의 1 라인의 쓰기를 마친다. 도면에서와 같이 동시에 RGB 데이터를 쓰도록 3 픽셀 RGB에 나란히 픽셀들을 배열하는 대신, 이는 각 RGB 픽셀 당 3 단계로 구분함으로써 도 2에서와 같이 동일한 절차를 반복함으로써 동일한 효과를 얻는 방식이다.
Vth 보정 및 이동도 보정이 각 픽셀마다 수행되기 때문에 총 3개의 절차들이 각 컬러에 대해 필요하나, DAC와 DAC의 컨트롤에 필요한 비트 라인의 개수가 크게 줄어들 수 있다. 그 결과, 컴팩트한 구성의 픽셀이 달성된다. RGB의 각 픽셀이 기록될 경우, RGB의 피크 전류는 Vdat의 전압 레벨을 각 컬러에서 다르게 함으로써 변경될 수 있다. 이 방법으로, 각 컬러의 색도는 각 컬러의 색도가 제조 공정시 변하더라도 각 컬러의 피크 전류를 바꿈으로써 소정의 백색점으로 조절될 수 있기 때문에 픽처 품질을 쉽게 유지한다.
도 5는 서브픽셀에 의해 간략화된 DAC의 일부와 함께 DAC 내장 픽셀 회로의 예를 도시한 것이다. 도 5의 예에서, 1 픽셀(RGB 중 어느 하나)이 2개의 서브픽셀들(20A 및 20B)로 나누어지고, 2개의 서브픽셀들에 의해 하나의 3비트 DAC가 공유된다. 서브픽셀(20A)은 비트 5에서 3(고차 비트)의 디스플레이를 담당하는 반면 서브픽셀(B)은 비트 2에서 0(저차 비트)의 디스플레이를 담당한다. 각 서브픽셀이 고차비트 및 저차비트를 각각 디스플레이하기 위해, 드레인 전류는 고차비트 및 저차비트에 대해 8:1의 비로 발생되어야 하고, 이를 구현하기 위한 몇가지 방법들이 있다. 제 1 방법은 서브픽셀내 드라이빙 트랜지스터(2)의 크기를 변경하는 것이다. 이렇게 함으로써, 동일한 게이트 전위내에서 드레인 전류가 변경될 수 있다. 예컨대, 드라이빙 트랜지스터(2A)의 채널폭을 드라이빙 트랜지스터(2B)보다 8배 더 크게 하거나, 채널길이를 1/8로 함으로써, 전류가 8배로 간단히 증폭된다.
전류비는 드라이빙 트랜지스터(2)의 크기를 변경하지 않고도 도 3에 도시된 바와 같이 데이터 인에이블 라인(14)의 인에이블 전압을 변경함으로써 조절될 수 있다. 즉, 데이터 인에이블 라인(14)의 Vref 값을 같게 유지하나, 픽셀(20)이 기록될 때의 데이터 및 픽셀(20B)이 기록될 때의 데이터와는 다른 데이터가 기록될 경우 데이터 인에이블 라인(14)의 Vdat 전위를 설정한다. 데이터가 픽셀(20A)에 기록될 때 데이터 인에이블 라인(14)의 Vdat를 데이터가 픽셀(20B)에 기록될 때 보다 더 낮게 하고 전류비를 8:1로 조절하기 위해 인에이블 전압(Vref-Vdat)을 더 크게 한다. 이렇게 함으로써, Vdat 전위가 전류비를 설정하도록 조절될 수 있고, 이에 따라 가요성이 더 많게 되고 동작능력이 향상된다.
데이터의 기록은 2단계로 수행된다. 예컨대, 첫번째 고차 3비트가 고차 비트에 해당하는 픽셀(20A)로부터 비트 라인(11-0에서 11-2)으로 제공되고, Vth 보정 후, 데이터가 이동도를 보정하기 위해 더 낮은 Vdat로 기록된다. 다음, 저차 3비트가 비트 라인(11-0에서 11-2)에 제공되고, 픽셀(20B)의 Vth 보정후, 데이터는 이동도를 보정하기 위해 더 높은 Vdat로 기록된다. 상술한 바와 같이, 픽셀 전류는 각 서브픽셀의 DAC의 비트 수를 줄이도록 서브픽셀들을 배치하고 공통 DAC를 가짐으로써 컴팩트해질 수 있다. 서브픽셀의 개수는 3 이상일 수 있고, 3 보다 큰 경우, DAC의 비트 개수가 더 줄어들거나 작은 크기의 DAC로 계조 개수가 증가될 수 있다.
또한, 서브픽셀의 발광영역은 고차 비트 디스플레이의 서브픽셀(20A)과 저차 비트 디스플레이의 서브픽셀(20B)에 의해 변경될 수 있다. 예컨대, 고차 비트의 서브픽셀(20A)은 저차 비트의 서브픽셀(20B)보다 약 8배 더 크게 될 수 있다. 이렇게 함으로써, 고차비트의 서브픽셀(20A)의 전류밀도는 유기 EL소자가 악화되는 것을 방지하도록 컨트롤될 수 있다. 저차비트의 서브픽셀(20B)은 시작시 작은 전류 스트레스를 가지므로 필요를 넘어서는 개방 영역을 고수할 필요가 없다.
개방영역이 저차 서브픽셀 및 고차 서브픽셀에 대해 같더라도, 고차 및 저차를 앞뒤로 스위칭함으로써 열화도가 균등해질 수 있다. 예컨대, 홀수 프레임에서, 소량의 전류로 저차 비트 픽셀들로서 서브픽셀(20B)을 구동하면서 고차 비트 픽셀들로서 서브픽셀(20A)을 고려해 더 큰 전류량이 가해진다. 짝수 프레임에서, 소량의 전류로 저차 비트 픽셀들로서 서브픽셀(20A)을 구동하면서 고차 비트 픽셀들로서 서브픽셀(20B)을 고려해 더 큰 전류량이 가해진다. 이렇게 함으로써, 균일한 전류가 앞뒤로 가해지기 때문에 서브픽셀들 간에 열화가 균일해진다.
도 5에서와 같이 서브픽셀들을 도입하는 이점은 픽셀 회로를 간략히 할 뿐만 아니라 의사 계조(pseudo gradation) 개수를 향상시킨다. 도 6은 이것의 예를 나타낸 것이다. 계조(N) 및 계조(N+1)는 6비트 계조가 디스플레이되고 저차 비트 디스플레이 서브픽셀(20B)의 계조 증가에 의해 디스플레이될 때 연속 계조이다. 이웃의 상하좌우 서브픽셀(20B)과 다른 서브픽셀(20B)의 계조를 만듦으로써, 정상조건하에서 재현될 수 없는 계조가 의사 디스플레이될 수 있다. 예컨대, 서브픽셀(20B)은 1행 1열 어드레스의 서브픽셀(20B)과 2행 2열 어드레스의 서브픽셀(20B)은 +1씩 증가되어 이웃 픽셀들로 +1/2씩 증가되는 디스플레이 및 좌상부의 2×2 매트릭스(N+1/2) 평균값과 동일한 효과를 얻는다. 1행 1열 어드레스의 서브픽셀(20B)만 +1씩 증가될 경우, 좌상부의 2×2 매트릭스는 +1/4(N+1/4)씩 증가되는 디스플레이가 되고, 1행 1열, 2행 1열, 2행 2열 어드레스의 서브픽셀(20B)이 +1씩 증가될 경우, 좌상부의 2×2 매트릭스는 +3/4(N+3/4)씩 증가되는 디스플레이와 같은 효과를 얻을 수 있다. 즉, 계조 디스플레이 성능은 의사 4배 증가를 나타낸다. 즉, 6비트 DAC로 8비트 계조에 가까이 디스플레이할 수 있게 된다. 증가 위치가 프레임 단위로 스위치될 때, 증가만큼 발광이 복수의 프레임들에 의해 완만해지고, 광픽셀들이 덜 보이게 된다. 예컨대, N+1/4의 경우, 1행 1열 어드레스의 증가 서브픽셀은 같은 서브픽셀을 포함해 2×2 매트릭스의 서브픽셀들 중 어느 하나와 스위치되고, 광 크기는 광을 분산시키고 의사 계조 패턴이 덜 보이게 하도록 프레임 전후로 다시 1행 1열로 되돌아 간다.
이런 디스플레이 방법에 의해, 디스플레이 성능은 심지어 간단한 회로 구성으로 향상될 수 있다. 또한, 계조 개수도 2×2에서 3×3으로 이웃 픽셀들을 확장함으로써 증가될 수 있고, 이는 또한 +1에서 +2, +3으로 서브픽셀(20B)의 증분을 늘림으로써 조절할 수 있다. 의사 계조는 고차 비트 서브픽셀(20A)을 이용한 유사한 방법으로 이웃 픽셀들 간에 발생될 수 있거나, 고차 비트 서브픽셀(20A)의 의사 계조와 저차 비트 서브픽셀(20B)의 의사 계조의 조합으로 디스플레이가 행해질 수 있다.
도 7은 더 간단해진 DAC를 구비한 다른 DAC 내장 픽셀 회로의 예를 나타낸다. 도 7의 예가 3비트로 간략화된 내장 DAC를 구비하나, 서브프레임을 이용한 여러 비트들을 달성하는 구동 방법이 적용된다. 도 8은 서브프레임의 예를 나타낸다. 도 8a는 동일 디스플레이 주기가 할당되는 2개의 서브프레임들로 6비트 디스플레이가 이루어지는 경우의 예를 나타낸다. 도 8b는 동일 디스플레이 주기가 할당되는 4개의 서브프레임들로 12비트 디스플레이가 이루어지는 경우의 예를 나타낸다.
도 8a의 6비트 디스플레이가 이루어질 경우, 프레임 주기는 2개 서브프레임들로 나누어지고 저차 비트가 제 2 서브프레임에 디스플레이되는 동안 제 1 서브프레임에 고차 비트가 디스플레이된다. 먼저, 제 1 서프프레임에서, 고차 비트 데이터가 비트 라인(11-0에서 11-2)으로 제공되고, Vth 보정, 데이터 기록 및 이동도 보정이 고차 비트를 디스플레이하기 위해 수행된다. 데이터가 기록될 경우, Vdat는 더 낮게 설정되고, 인에이블 전압(Vref-Vdat)은 적절한 값으로 설정되어 드라이빙 트랜지스터(2)가 고차 비트를 디스플레이하는데 필요한 전류를 가할 수 있다. 우선, 제 2 서브프레임에서, 저차 비트 데이터가 비트 라인(11-0에서 11-2)로 제공되고, Vth 보정, 데이터 기록 및 이동도 보정이 저차 비트를 디스플레이하기 위해 수행된다. 데이터가 기록될 경우, Vdat는 더 높게 설정되고, 인에이블 전압(Vref-Vdat)은 드라이빙 트랜지스터(2)가 저차 비트를 디스플레이하기 위해 적절한 전류를 가할 수 있도록 설정된다. 즉, 도 8a의 6비트 디스플레이 예에서, 고차 비트가 디스플레이될 경우, Vdat는 저차 비트가 디스플레이될 때 보다 8배 더 큰 전류를 가하도록 설정된다.
도 8b에서처럼 4개 서브프레임들을 이용함으로써, 멀티-계조가 더 얻어진다. 즉, 3비트 DAC를 이용해 12 비트 계조가 발생될 수 있다. 고차 비트(12 비트 중 11에서 9비트), 연이은 8에서 6비트, 연이은 5에서 3비트 및 저차 비트(2에서 0비트)가 제 1 서브프레임, 제 2 서브프레임, 제 3 서브프레임 및 제 4 서브프레임에 각각 디스플레이된다. 각 서브프레임에서, 비트 라인(11-0에서 11-2)에 해당하는 3비트 데이터가 제공되고, Vth 보정, 데이터 기록 및 이동도 보정이 분할된 3비트 계조로 디스플레하도록 수행된다. 또한, 데이터가 기록될 경우, 다른 Vdat 값들이 각 서브프레임에 설정된다. Vdat는 고차 비트 서브프레임에서 가장 낮고 Vdat 값은 비트가 내려감에 따라 올라간다. 다시 말하면, 인에이블 전압(Vref-Vdat)이 저 작아진다. 이렇게 함으로써, 전압은 각 3비트 디스플레이가 이루어질 때 적절한 값으로 설정되고, 전류비는 고차 비트로부터 512:64:8:1이다.
도 8a 및 도 8b에 도시된 바와 같이, 서브프레임은 반드시 균일하게 분할된 주기일 필요가 없으며 임의의 주기로 설정될 수 있다. 예컨대, 도 8c에서와 같이, 3개의 서브프레임들을 이용해 9비트 디스플레이가 이루어질 경우, 제 1 서브프레임의 주기가 제 2 및 제 3 서브프레임의 주기보다 가령 2배만큼 더 길 경우, 제 1 서브프레임은 제 2 프레임의 전류를 이용해 고차 비트를 디스플레이할 수 있다.
따라서, 기록시 Vdat, 즉, 인에이블 전압(Vref-Vdat)이 제 1 및 제 2 서브프레임에서 동일해질 수 있고, 데이터 인에이블 라인(14)을 구동하기 위한 셀렉션 드라이버(21)에 의해 준비된 전압 레벨의 수가 간단해질 수 있다. 즉, 2 레벨의 Vdat는 도 8a에서 필수이고, 4레벨의 Vdat는 도 8b에 필수이나, 도 8c의 2 레벨로 9비트 계조가 디스플레이될 수 있다.
도 8a, 8b, 8c에서와 같이, 서브프레임들이 멀티-계조를 얻기 위해 도입될 경우, DAC의 비트 수가 줄어들 수 있기 때문에 픽셀 회로가 더 간단해지나, 서브프레임들이 사용됨에 따라 프레임 메모리가 필요하다. 그러므로, 프레임 메모리가 외부 컨트롤 IC 및 시스템에 도입되고 각 서브프레임에 해당하는 비트 데이터가 서브프레임의 타이밍때 출력되도록 컨트롤되는 것이 요구된다.
상술한 바와 같이, DAC를 픽셀에 도입함으로써, 디지털 데이터가 비트 라인(11)에 입력될 경우, 디지털 데이터는 아날로그 변환되고 드라이빙 트랜지스터(2)의 게이트 단자에 주어지며, 데이터 드라이버(23)가 디지털 회로들로만 구성될 수 있도록 보정된 Vth는 및 이동도와 함께 전위가 얻어진다. 즉, 유기 EL 디스플레이는 디지털 디스플레이로만 구성될 수 있어, 드라이버 IC와 같은 외부 컨트롤을 없애거나 드라이버 IC를 더 간략화할 수 있다.
상기 설명의 내용은 저온 폴리실리콘 TFT가 사용될 경우뿐만 아니라 비정질 실리콘 TFT가 사용될 경우에도 동일한 효과를 얻을 수 있다. 이는 또한 산화물 반도체와 같은 다른 물품들로 구성된 TFT를 이용할 수 있다. 또한, 유기 EL 디스플레이에 국한되지 않고, 액정 및 전자종이와 같은 다른 디스플레이 특징을 갖는 디스플레이들에도 적용될 수 있다.
도 9는 전압에 의해 컨트롤되는 투과 및 반사와 같은 광학적 특징(전압 컨트롤 디스플레이 소자)을 갖는 액정 및 전자종이와 같이 디스플레이 소자(31)를 구비한 내장 6비트 DAC를 갖는 픽셀(40)의 예를 나타낸 것이다. 정전용량 디스플레이 소자(31)의 일단은 (반대 전극에 등가이고, 모든 픽셀들에 공통전위인 Vcom이 주어진) 공통전극(32)에 해당하고 타단은 셀렉션 트랜지스터(3)의 소스 단자에 연결된다. 공통전극(32)에 대응하는 타단과 함께 유지 커패시터(8)의 일단이 이 소스 단자에 연결되고 이에 따라 유지 커패시터(8)는 디스플레이 소자(31)에 병렬 구성된 커패시터로서 동작한다. 즉, 유지 커패시터(8)는 주기 동안 동일한 전위차를 디스플레이 전위(31)에 안정적으로 계속 제공하기 위해 소저 주기동안 디스플레이 소자(31)에 주어진 전위차를 유지한다. 유지 커패시터(8)의 일단은 반대 전극일 수 없고 다른 와이어에 연결될 수 있다.
게이트 단자가 각 비트 라인(11-0에서 11-5)에 연결되고 소스 단자가 각 커플링 커패시터(7-0에서 7-5)의 일단에 연결된 비트 트랜지스터(6-0에서 6-5)의 드레인 단자 및 리셋 트랜지스터(4)의 드레인 단자가 셀렉션 트랜지스터(3)의 드레인 단자에 연결되고, 셀렉션 트랜지스터(3)의 게이트 단자는 온오프를 제어하기 위해 셀렉션 라인(13)에 연결된다. 커플링 커패시터(7-0에서 7-5)의 타단은 비트 라인(11-0에서 11-5)의 조건에 따라 활성화되는 커패시터 값(Cc)을 컨트롤하기 위해 데이터 인에이블 라인(14)에 연결된다. 즉, 커플링 커패시터(Cc)는 커플링 커패시터(7-0에서 7-5)의 커패시터 값의 비가 도 2의 예에서와 같이 C0:C1:C2:C3:C4:C5 = 1:2:4:8:16:32로 주어지기 때문에 비트 데이터에 비례해 컨트롤된다.
리셋 트랜지스터(4)의 소스 단자는 공통전위(Vcom)가 주어진 기준 라인(19)에 연결되고, 게이트 단자는 온오프를 컨트롤하기 위해 리셋 라인(15)에 연결된다.
도 9의 예에서, 셀렉션 라인(13) 및 데이터 인에이블 라인(14)은 제 1 셀렉션 드라이버(21)에 의해 구동되고 리셋 라인(15)은 제 2 셀렉션 드라이버(22)에 의해 구동되나, 이들은 동일한 셀렉션 드라이버에 의해 구동될 수 있다.
구동 방법 및 각 라인의 컨트롤 타이밍이 도 10에 나타나 있다. 먼저, 데이터 라인(18)을 통해 데이터 드라이버(23)로부터 순서대로 출력되는 비트 데이터가 멀리플렉스 라인(17-0에서 17-5)에 주어진 스위치 신호를 기초로 온오프되고 해당 비트 라인(11-0에서 11-5)에 제공되는 멀티플렉서(12-0에서 12-5)에 의해 스위치된다. 여기서, 도 2에서와 같은 비트 데이터 "22(010110)"가 입력되고, 비트 데이터는 고차 비트로부터 0→1→0→1→1→0의 순서대로 스위치되고 비트 라인(11-0에서 11-5)에 전달되며, 각 비트 라인의 조건은 도 10에서와 같이 된다. 이렇게 함으로써, 활성 커플링 커패시터가 결정되고 커패시터 값(Cc=22C0)을 갖는 커플링 커패시터가 도 2의 경우에서와 같이 얻어진다.
이 조건 하에서 데이터 인에이블 라인(14)에 Vref를 제공하는 동안 셀렉션 라인(13)과 리셋 라인(15)이 하이로 설정되면, 셀렉션 트랜지스터(3)와 리셋 트랜지스터(4)가 온되고 유지 커패시터(8)와 커플링 커패시터(7)가 리셋된다. 이때, 일정 전위(Vcom)가 기준 라인(19) 및 공통전극(32)에 제공되기 때문에 0 및 Vcom - Vref의 전위차가 유지 커패시터(8) 및 커플링 커패시터(7)(여기서, 활성 커플링 커패시터(7-1,7-2,7-4))에 각각 발생된다.
다음, 리셋 라인(15)이 로우로 설정되고 리셋 트랜지스터(4)가 오프된 후, 데이터 인에이블 라인(14)이 Vdat로 옮겨질 경우, 셀렉션 트랜지스터(3)의 소스 전위(Vs), 즉, 유지 커패시터(8)의 일단의 전위는 수학식 11로 표현된다.
Figure 112012035784914-pct00011
그러나, 디스플레이 소자(31)의 커패시터는 유지 커패시터(8)에 비해 충분히 작은 것으로 추정되며 여기서 무시된다. 그 결과, 수학식 12의 전위차(Vopt)가 디스플레이 소자(31)의 양단에 인가되고 광학특성은 이 전위차를 기초로 컨트롤된다.
Figure 112012035784914-pct00012
수학식 12에서 명백한 바와 같이, 디스플레이 소자(31)의 전위차(Vopt)는 커플링 커패시터 값(Cc)을 컨트롤함으로써 제어된다. 또한, 피크 전압이 데이터 인에이블 라인(14)의 Vdat - Vref의 전위차에 의해 컨트롤되는 것이 입증된다. 즉, Vopt의 피크는 Vdat - Vref가 더 커질 때 더 커지는 한편, Vdat - Vref가 더 작아질 때 더 작아진다. 또한, 피크를 더 작게 함으로써 피크 전위차를 음의 값으로 바꿀 수 있다.
이 역기능은 액정을 구동할 때 편리하다. 이는 왜냐하면 디스플레이 소자(31)가 액정일 경우 일정 주파수에서 AC로 구동될 필요가 있기 때문이다. 이는 수학식 12에 표시된 바와 같이 Vdat - Vref의 인에이블 전압을 컨트롤함으로써 쉽게 달성될 수 있다. 즉, 프레임 단위로 액정에 주어진 드라이빙 전압이 홀수 프레임에서 Vdat - Vref > 0 을 만족하는 Vdat를 제공하고 짝수 프레임에서 Vdat - Vref < 0 을 만족하는 Vdat를 제공함으로써 AC로 변환되며, 액정은 적절히 제어될 수 있다(프레임 역 드라이브). 이 컨트롤은 라인 단위로 스위치되며, Vdat - Vref > 0 을 만족하는 Vdat가 홀수 라인에 주어지고 Vdat - Vref < 0 을 만족하는 Vdat가 짝수 라인에 주어져 라인 주기로 AC로 변환된다. 또한, 스위칭하여 짝수 라인에서 Vdat - Vref > 0 을 만족하는 Vdat와 홀수 라인에서 Vdat - Vref < 0 을 만족하는 Vdat를 다음 프레임에 제공함으로써, AC 변환이 프레임 단위로 이루어져 액정이 적절히 행동하게 된다(라인 변환 드라이브). AC 변환은 프레임 단위로 이런 컨트롤을 스위칭함으로써 유지되고, 정상 이미지 디스플레이가 또한 액정에서 행해진다.
디스플레이 소자(31)가 전기영동 소자인 경우, 조건이 디스플레이 소자(31)에 저장되고 이에 따라 데이터를 반복적으로 작성할 필요가 없으며 또한 AC 변환을 할 필요가 없다. 비트 데이터는 이미지들이 다시 기록될 때에만 비트 라인(11-0에서 11-5)로 설정되고, Vopt가 유지 커패시터(8)에 기록된다.
이 경우, 커플링 커패시터(7) 및 비트 트랜지스터(6)의 위치들이 도 1에서 픽셀처럼 스위치될 수 있다. 즉, 비트 트랜지스터(6)의 드레인 단자는 데이터 인에이블 라인(14)에 연결되고, 커플링 커패시터(7)의 일단은 소스 단자에 연결된다. 커플링 커패시터(7)의 타단은 리셋 트랜지스터(4)의 커넥팅 포인트 및 셀렉션 트랜지스터(3)의 드레인 단자에 연결된다.
도 9의 픽셀 회로의 경우, RGB의 3개 픽셀들 가운데 DAC를 공유함으로써 픽셀 회로를 간단히할 수 있다. 도 11은 RGB 픽셀들(40R,40G,40B)로 6비트 DAC를 공유하는 예이다. 비트 트랜지스터(6-0에서 6-5)의 게이트 단자들은 비트 라인(11-0에서 11-5)에 각각 연결되고, 소스 드레인은 타단이 데이터 인에이블 라인(14)에 연결된 커플링 커패시터(7-0에서 7-5)의 일단에 연결되며, 드레인 단자는 RGB 픽셀의 셀렉션 트랜지스터(3R,3G,3B)의 드레인 단자에 연결되고 공유된다. 소스 단자는 기준 라인(19)에 연결되고 게이트 단자는 리셋 라인(15)에 연결된 리셋 트랜지스터(4)의 드레인 단자는 비트 트랜지스터(6-0에서 6-5)의 드레인 단자와 RGB 픽셀의 셀렉션 트랜지스터(3R,3G,3B)의 드레인 단자의 커넥팅 포인트에 연결되며, 각 픽셀이 리셋될 경우 리셋 트랜지스터(4)가 공유된다. 유지 커패시터(8R,8G,8B)와 디스플레이 소자(31R,31G,31B)는 각 소자의 셀렉션 트랜지스터(3R,3G,3B)의 소스 단자와 공통전극(32) 사이에서 나란히 배열된다.
데이터가 예컨대 도 11의 픽셀을 이용해 RGB의 순서대로 기록될 경우, R 비트 데이터가 먼저 비트 라인(11-0에서 11-5)에 설정되고, 해당 유지 커패시터(8R)와 함께 활성된 커플링 커패시터(7)는 Vref를 데이터 인에이블 라인(14)에 제공하는 한편 셀렉션 트랜지스터(3R)와 리셋 트랜지스터(4)를 온시킴으로써 리셋된다. 연이어, 리셋 트랜지스터(4)는 오프되고 데이터 인에이블 라인(14)은 Vref에서 Vdat로 옮겨져 DA 변환 전위(Vopt)를 유지 커패시터(8R)에 반영하고, 전위는 셀렉션 트랜지스터(3R)를 온시킴으로써 고정되며 다음 접속 때까지 유지된다. 동일 동작이 G 및 B로 수행될 경우, 각 풀컬러 픽셀과 하나의 DAC를 공유함으로써 소정의 이미지 데이터가 기록된다.
DAC는 도 12에서와 같이 복수의 서브픽셀들을 한 픽셀(RGB 픽셀들 중 어느 하나)에 설치함으로써 공유될 수 있다. 도 12는 한 픽셀 내 2개의 서브픽셀들(40A,40B)을 설치하는 예이며, 이는 더 많은 서브픽셀들을 설치할 수 있다.
비트 트랜지스터(6-0에서 6-2)의 게이트 단자들이 비트 라인(11-0에서 11-2)에 각각 연결되고, 소스 드레인은 타단이 데이터 인에이블 라인(14)에 연결된 커플링 커패시터(7-0에서 7-5)의 일단에 연결되며, 데이터 단자는 서브픽셀들(40A,40B)의 셀렉션 트랜지스터(3A, 3B)의 드레인 단자에 연결되고 공유된다. 커넥팅 포인트로, 소스 단자가 기준 라인(19)에 연결되고 게이트 단자가 리셋 라인에 연결된 리셋 트랜지스터(4)의 소스 단자가 연결되고, 서브픽셀들이 리셋될 경우 리셋 트랜지스터가 공유된다.
도 12에서, 제 1 서브픽셀(40A)은 제 2 서브픽셀(40B)이 저차 3비트의 디스플레이를 담당하는 한편 고차 3비트의 디스플레이를 담당한다. 먼저, 고차 3비트 데이터가 비트 라인(11-0에서 11-2)에 설정될 경우 커플링 커패시터(7)의 커패시터 값이 결정된다. 다음, 데이터 인에이블 라인(14)을 Vref로 설정하는 조건 하에서 커플링 커패시터(7)와 유지 커패시터(8A)가 제 1 서브픽셀(40A)의 셀렉션 트랜지스터(3A)와 리셋 트랜지스터(4)를 온시킴으로써 리셋된다. 연이어, 리셋 트랜지스터(4)는 오프되고, 데이터 인에이블 라인(14)이 Vref에서 Vdat로 변경될 때 유지 커패시터(8A)의 일단에 DA 변환된 고차 3비트를 갖는 Vopt가 나타나며, 전위는 셀렉션 트랜지스터(3A)를 오프시킴으로써 유지 커패시터(8A)에 보유된다.
고차 3비트의 기록이 완료되면, 저차 3비트의 기록이 시작된다. 저차 3비트 데이터가 비트 라인(11-0에서 11-2)에 설정되고 커플링 커패시터(7)의 커패시터 값이 결정되면, 동일한 리셋 동작이 수행되고 Vref에서 Vdat로 변경함으로써 제 2 서브픽셀(40B)의 유지 커패시터(8A)에 Vopt가 기록된다. 데이터가 제 1 서브픽셀(40A)에 기록되고 데이터가 제 2 서브픽셀(40B)에 기록될 경우 다른 값들이 데이터 인에이블 라인(14)에 제공되는 Vdat로 설정된다. 이는 도 5에서와 같은 이유로 인한 것이며 저차 3비트를 디스플레이하기 위해 8배 더 큰 전압이 제 2 서브픽셀(40B)에 대해 디스플레이 소자(31)에 인가된다. Vdat의 전위를 변경함으로써, 피크 전위가 쉽게 변경된다.
이는 또한 도 12의 서브픽셀을 이용해 능동적으로 이용함으로써 도 6에서와 같이 의사 계조의 개수를 늘릴 수 있다. 저차 비트 서브픽셀(40B)에 대해 다른 값을 설정하고 사람 시각의 완화 효과를 이용함으로써 DAC 회로가 제거될 경우에도 멀티-계조가 얻어진다.
DAC는 서브프레임을 이용해 도 13에서와 같이 더 간단해질 수 있다.
도 13에서, 3비트 DAC가 픽셀 내부에 구성되나, 도 8에서와 같이 복수의 서브프레임들의 이용으로 디스플레이하기에 충분한 멀티-계조가 얻어진다. 동일한 주기를 갖는 2개 서브플레임들이 도 8a에서처럼 도입될 경우, 제 1 서브프레임에서 고차 3비트와 제 2 서브프레임에서 저차 3비트를 디스플레이함으로써 6비트 디스플레이가 구현된다. 제 1 서브 프레임에서, 고차 비트 데이터가 비트 라인(11-0에서 11-2)에 제공되고, 높은 인에이블 전압(Vdat)이 리셋 후 데이터 인에이블 라인(14)에 제공된다. 제 2 서브프레임에서, 리셋은 저차 비트 데이터를 비트 라인(11-0에서 11-2)에 제공함으로써 실행되고, 낮은 전압(Vdat)을 데이터 인에이블 라인(14)에 제공함으로써 서브프레임에 대응하는 Vopt가 디스플레이 소자(31)에 인가된다. 이는 도 8b에서와 같이 서브프레임들을 증가시킴으로써 한층 더 멀티-계조를 얻을 수 있게 되고, 다양한 인에이블 전압을 가질 필요가 없기 때문에 도 8c에서와 같이 서브프레임 주기를 조절함으로써 제 1 셀렉션 드라이버(21)가 쉽게 간단해진다. 그러나, 도 7의 예에서와 같이, 서브프레임들이 사용되는 한, 프레임 메모리가 도입되어야 하며, 서브프레임과 동기화된 데이터 처리가 또한 필요하다.
상술한 바와 같이, 주변 회로는 픽셀에 내장된 DAC를 가짐으로써 디지털 회로만으로 구성될 수 있어 외부 IC를 없애 디스플레이 단가를 낮추게 한다. 이는 단일 디스플레이 피스의 단가가 줄어들 경우 디스플레이 디바이스가 오기능을 하기 더 쉬어진다. 예컨대, 유기 EL 디스플레이의 단가가 이 실시예의 구성을 도입함으로써 줄어들 경우, 이는 복수의 디스플레이들을 단일 단자에 도입하기가 더 쉬워져 유효한 디스플레이 이미지들을 달성하기 위해 단자의 디스플레이 컨텐츠에 따라 복수의 종류의 디스플레이들 간에 스위치를 가능하게 한다.
도 14는 이 아이디어가 소개된 듀얼 디스플레이(50)를 나타낸다. 가령, 제 1 디스플레이로서 유기 EL 디스플레이가 도 14의 듀얼 디스플레이(50)의 일측에 도입되는 한편, 가령, 전기영동 소자에 의한 전자종이가 제 2 디스플레이로서 후면에 도입된다. 즉, 양면이 디스플레이 스크린으로서 사용될 수 있다. 이 실시예의 DAC가 양 스크린의 픽셀들에 도입되고 이에 따라 주변 회로는 디지털 회로로만 구성될 수 있고, 드라이버 IC가 반드시 필요하지 않다.
컨트롤 회로는 디지털 이미지 신호와 컨트롤 신호를 제 1 및 제 2 디스플레이에 전달할 뿐만 아니라 제 1 및 제 2 디스플레이 간에 이미지를 스위치한다. 이 컨트롤 회로는 듀얼 디스플레이 모듈에 내장될 수 있거나 외부 시스템이 컨트롤 회로의 기능을 제공한다. 예컨대, 이미지가 유기 EL 디스플레이상에 디스플레이되면, 컨트롤 회로는 이미지 신호를 제 1 디스플레이용의 가요성 케이블에 전달하고 상기 이미지는 제 1 디스플레이에 의해 수신된다. 이 시간 동안, 이미지 신호는 제 2 디스플레이에 제공되지 않고 디스플레이가 이루어지지 않게 된다. 다른 한편으로, 이미지가 전자종이에 디스플레이될 경우, 컨트롤 회로는 이미지를 제 2 디스플레이용의 가요성 케이블에 전달되고 이미지가 제 2 디스플레이에 의해 수신된다. 이 시간동안, 유기 EL 디스플레이는 이미지를 디스플레이하지 않고 상기 디스플이의 전원은 전기 소비를 막기 위해 오프된다.
상기와 같이 컨트롤함으로써, 듀얼 디스플레이(50)는 불필요한 전기를 낭비함이 없이 효과적으로 컨트롤된다.
한 디스플레이 모듈에 자체발광 유기 EL 디스플레이와 반사 전자종이를 설치함으로써 듀얼 디스플레이(50)의 실내 및 옥외 시계(視界)가 향상되고, 전력소비가 효과적으로 줄어들 수 있다. 자체발광 유기 EL 디스플레이의 시계는 실내에서 더 커지는데, 이는 반사 전자종이의 시계는 옥외에서 더 크고 소비전력이 낮은 한편 주변 광이 상대적으로 어둡기 때문이다. 시계는 옥외에서 전자종이로는 밤에 더 나빠지나 이미지 디스플레이를 유기 EL로 스위칭할 때 시계가 향상된다. 상술한 바와 같이, 디스플레이 소자들로 인해 발생한 이점 및 단점으로 인한 단일 디스플레이가 갖는 다양한 목적들에 맞추기 어려우나, 복수의 다른 디스플레이 특징들을갖는 디스플레이를 설치함으로써, 낮은 소비전력에서 높은 시계를 갖는 디스플레이 시스템이 구성될 수 있다.
픽셀에 내장된 DAC를 도입함으로써 단일 디스플레이가 낮은 단가로 제조될 수 있다면 듀얼 디스플레이(50)를 구성하는 단가가 낮춰질 수 있다. 유기 EL과 전자종이가 듀얼 디스플레이(50)를 구성하는 단일 디스플레이의 예로서 사용되나, 일측에 또는 양측에 도입될 수 있는 액정은 유기 EL일 수 있다.
상술한 바와 같이, 이 실시예에 따르면, 픽셀 회로에서, 디지털 데이터는 수신되고 아날로그 신호로 변환되어 드라이빙 트랜지스터의 게이트에 또는 디스플레이 소자에 보내진다. 따라서, 심지어 데이터 드라이버에서 트랜지스터의 특징 변화의 효과가 컨트롤되어, TFT를 가진 모든 드라이버들을 제조할 수 있게 한다.
1: 디스플레이 소자(유기 EL 소자)
2: 드라이빙 트랜지스터
3: 셀렉션 트랜지스터
4: 리셋 트랜지스터
5: 발광 컨트롤 트랜지스터
6: 비트 트랜지스터
7: 커플링 커패시터
8: 유지 커패시터
9: 전원 라인
10: 음극 전극
11: 비트 라인
12: 멀티플렉서
13: 셀렉션 라인
14: 데이터 인에이블 라인
15: 리셋 라인
16: 발광 컨트롤 라인
17: 멀티플렉스 라인
18: 데이터 라인
19: 기준 라인
20, 40: 픽셀
21: 제 1 셀렉션 드라이버
22: 제 2 셀렉션 드라이버
23: 데이터 드라이버
31: 디스플레이 소자
50: 듀얼 디스플레이

Claims (10)

  1. 복수의 비트들을 갖는 디스플레이 데이터에 의해 디스플레이가 컨트롤되는 디스플레이 디바이스의 픽셀 회로로서,
    적어도 2개의 전위에 의해 설정된 데이터 인에이블 라인에 연결된 복수의 커플링 커패시터들과,
    복수의 비트들을 갖는 디스플레이 데이터에 응답해 온오프를 선택하고 상기 복수의 커플링 커패시터의 총 정전용량을 컨트롤하기 위해 복수의 커플링 커패시터와 데이터 인에이블 라인 간에 연결을 컨트롤하는 복수의 비트 트랜지스터들과,
    상기 데이터 인에이블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 상기 커플링 커패시터의 총 정전용량에 누적된 전압에 응답해 행동하는 디스플레이 소자를 구비하며,
    상기 디스플레이 소자는 전류를 유기 EL 소자에 제공하기 위한 드라이빙 트랜지스터를 구비하는 유기 EL 소자이고,
    상기 커플링 커패시터의 총 정전용량에 누적되는 전압에 따라 드라이빙 트랜지스터의 게이트 전압을 결정함으로써 상기 유기 EL 소자의 드라이빙 전류가 컨트롤되며,
    상기 픽셀 회로는
    상기 복수의 비트 트랜지스터들, 즉,
    상기 드라이빙 트랜지스터의 게이트 연결을 컨트롤하기 위한 셀렉션 트랜지스터와,
    상기 드라이빙 트랜지스터의 소스 및 게이트 간에 연결을 위한 유지 커패시터와,
    상기 셀렉션 트랜지스터의 드레인과 상기 드라이빙 트랜지스터의 드레인 간에 연결을 제어하기 위한 리셋 트랜지스터와,
    상기 드라이빙 트랜지스터의 드레인과 상기 유기 EL 소자 간의 연결을 컨트롤하기 위한 발광 컨트롤 트랜지스터에 의해 컨트롤되는 연결관계를 갖는 복수의 커플링 커패시터를 더 구비하고,
    상기 발광 컨트롤 트랜지스터가 오프되고 상기 리셋 트랜지스터가 온될 경우 상기 유지 커패시터에 의해 상기 드라이빙 트랜지스터의 임계 전압에 해당하는 전압이 보유된 후, 상기 복수의 커플링 커패시터의 총 정전용량에 누적되는 전압이 드라이빙 트랜지스터의 게이트에 인가되는 디스플레이 디바이스의 픽셀 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 디스플레이 소자는 전압 제어형 디스플레이 소자이며,
    상기 커플링 커패시터의 총 정전용량에 누적되는 전압이 전압 제어형 디스플레이 소자에 인가되는 것을 특징으로 하는 디스플레이 디바이스의 픽셀 회로.
  5. 제 4 항에 있어서,
    상기 복수의 비트 트랜지스터들, 즉,
    상기 전압 제어형 디스플레이 소자의 연결을 컨트롤하기 위한 셀렉션 트랜지스터와,
    상기 전압 제어형 디스플레이 소자에 병렬 연결되는 유지 커패시터와,
    상기 셀렉션 트랜지스터의 커넥팅 포인트와 상기 복수의 커플링 커패시터 및 일정 전압 소스 간의 연결을 컨트롤하기 위한 리셋 트랜지스터에 의해 컨트롤되는 연결 관계를 갖는 복수의 커플링 커패시터를 더 구비하고,
    상기 커플링 커패시터의 총 정전용량에 누적되는 전압이 상기 리셋 트랜지스터이 온되는 조건 하에서 상기 데이터 인에이블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 전압 제어형 디스플레이 소자에 인가되고 동일 전압이 상기 복수의 커플링 커패시터의 양단에 제공되어 상기 복수의 커플링 커패시터의 충전 전압을 리셋시키고 연이어 상기 리셋 트랜지스터가 오프되고 상기 셀렉션 트랜지스터가 온되는 디스플레이 디바이스의 픽셀 회로.
  6. 매트릭스로 배열된 각 픽셀에 대해 디스플레이 소자들을 갖는 디스플레이 디바이스로서,
    적어도 2개의 전위에 의해 설정된 데이터 인에이블 라인과,
    비트당 복수의 비트들을 갖는 디스플레이 데이터를 전달하기 위한 복수의 비트 라인들과,
    기설정된 개수의 픽셀들에서 한 픽셀 회로를 구비하고,
    상기 픽셀 회로는:
    데이터 인에블 라인에 연결된 복수의 커플링 커패시터들과,
    복수의 비트들을 갖는 디스플레이 데이터에 응답해 온오프를 선택하고 상기 복수의 커플링 커패시터들의 총 정전용량을 컨트롤하기 위해 복수의 커플링 커패시터들과 데이터 인에블 라인 간의 연결을 컨트롤하기 위한 복수의 비트 트랜지스터들과,
    상기 데이터 인에블 라인에 의해 설정된 2개의 설정 전압들 간의 차에 따라 상기 커플링 커패시터의 총 정전용량에 누적된 전압에 응답해 행동하는 디스플레이 소자를 구비하며,
    상기 디스플레이 소자는 전류를 유기 EL 소자에 제공하기 위한 드라이빙 트랜지스터를 구비하는 유기 EL 소자이고,
    상기 커플링 커패시터의 총 정전용량에 누적되는 전압에 따라 드라이빙 트랜지스터의 게이트 전압을 결정함으로써 상기 유기 EL 소자의 드라이빙 전류가 컨트롤되며,
    상기 픽셀 회로는
    상기 복수의 비트 트랜지스터들, 즉,
    상기 드라이빙 트랜지스터의 게이트 연결을 컨트롤하기 위한 셀렉션 트랜지스터와,
    상기 드라이빙 트랜지스터의 소스 및 게이트 간에 연결을 위한 유지 커패시터와,
    상기 셀렉션 트랜지스터의 드레인과 상기 드라이빙 트랜지스터의 드레인 간에 연결을 제어하기 위한 리셋 트랜지스터와,
    상기 드라이빙 트랜지스터의 드레인과 상기 유기 EL 소자 간의 연결을 컨트롤하기 위한 발광 컨트롤 트랜지스터에 의해 컨트롤되는 연결관계를 갖는 복수의 커플링 커패시터를 더 구비하고,
    상기 발광 컨트롤 트랜지스터가 오프되고 상기 리셋 트랜지스터가 온될 경우 상기 유지 커패시터에 의해 상기 드라이빙 트랜지스터의 임계 전압에 해당하는 전압이 보유된 후, 상기 복수의 커플링 커패시터의 총 정전용량에 누적되는 전압이 드라이빙 트랜지스터의 게이트에 인가되는 디스플레이 디바이스.
  7. 제 6 항에 있어서,
    상기 기설정된 개수는 1이고, 각 픽셀은 복수의 커플링 커패시터들과 복수의 비트 트랜지스터들을 구비하는 디스플레이 디바이스.
  8. 제 6 항에 있어서,
    상기 기설정된 개수는 1 보다 많고, 한 픽셀의 복수의 커플링 커패시터와 복수의 비트 트랜지스터들에 의해 다른 픽셀들에 대한 디스플레이 소자들을 구동하기 위한 전압이 누적되는 디스플레이 디바이스.
  9. 제 8 항에 있어서,
    상기 한 픽셀과 다른 픽셀은 서로 다른 컬러를 갖는 디스플레이 픽셀들인 디스플레이 디바이스.
  10. 제 8 항에 있어서,
    상기 한 픽셀과 다른 픽셀들은 고차 비트 데이터를 디스플레이하기 위한 픽셀들과 저차 비트 데이터를 디스플레이하기 위한 픽셀들인 디스플레이 디바이스.
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