CN1829093A - 自举式反相电路 - Google Patents

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Abstract

一种以一同型晶体管组成的自举式反相电路，包含一第一晶体管、一第二晶体管、一箝位电路以及一输出端。箝位电路包含一第一节点及一第二节点，用以控制第二晶体管的栅极的电压。第一晶体管的栅极及第一极连接至一电源，第二晶体管的栅极连接至箝位电路的第二节点，第二晶体管的第一极连接至该电源，第二晶体管的第二极连接至输出端，箝位电路的第一节点连接至该电源，箝位电路的第二节点连接至第一晶体管的第二极。

Description

自举式反相电路
技术领域
本发明涉及一种自举式(bootstrap)反相电路，更详细地说，涉及一种可降低电压举升点的电压的自举式反相电路。
背景技术
近年来薄膜晶体管液晶显示器(Thin-Film Transistor Liquid CrystalDisplay；TFT LCD)已经十分普遍应用于个人计算机显示器、电视、移动电话以及数字相机等产品中。为降低生产成本，制作薄膜晶体管阵列时一般均采用单一工艺技术，如PMOS工艺或是NMOS工艺以简化制作流程。这些薄膜晶体管阵列应用在液晶显示器时，需要稳定且较高的驱动电压，因此原本一般电路的逻辑电平必须先经过一外围驱动电路，转换为更高的电压后才能提供所需的液晶驱动电压。
如图1A所示，其绘示的是现有的一自举式反相电路图，是由N型晶体管所组成，其包含一输入端Vin、一第一电容101、一第二电容103以及一输出端Vout。图中的接点105为该自举式反相电路的电压举升点。同时参照图1B，其组件符号107是图1A的输出端Vout的电压波形，而组件符号109是接点105电压波形。此波形图是将所有N型晶体管的临界电压(Vth)设为4伏特，第一电源VDD设为20V，第二电源VSS设为0V，第一电容101设为0.2pF以及第二电容103设为1pF的实验环境下所获得的波形。当输入端Vin输入一低压信号时，输出端Vout的电压信号将会转换至第一电源VDD的电压电平，而接点105的电压将会举升到2VDD-Vth的电压电平，也就是大约36V的电压。电压电平如此高的电压举升点将可能会破坏晶体管的结构，连带影响该自举式反相电路的稳定性以及可靠性。
综上所述，若以单一工艺技术来制作自举式反相电路会有电压举升点发电压较高的问题，因此要如何将自举式反相电路的电压举升点发电压降低，以解决电路的稳定性以及可靠性降低的问题，实为业界所要面对的重要课题。
发明内容
本发明发一目的在于提供一种以一同型晶体管组成的自举式反相电路，包含一第一晶体管、一第二晶体管、一箝位电路以及一输出端。该第一晶体管包含一栅极、一第一极及一第二极；该第二晶体管包含一栅极、一第一极及一第二极；该箝位电路包含一第一节点及一第二节点，用以控制该第二晶体管的该栅极的一电压。该第一晶体管的该栅极及该第一极连接至一第一电源，该第二晶体管的该栅极连接至该箝位电路的该第二节点，该第二晶体管的该第一极连接至该第一电源，该第二晶体管的该第二极连接至该输出端，该箝位电路的该第一节点连接至该第一电源，该箝位电路的该第二节点连接至该第一晶体管的该第二极。
本发明的另一目的在于提供一种以一同型晶体管组成的自举式反相电路，包含一第一晶体管、一第二晶体管、一稳定晶体管、一箝位电路以及一输出端。该第一晶体管包含一栅极、一第一极及一第二极；该第二晶体管包含一栅极、一第一极及一第二极；该稳定晶体管包含一栅极、一第一极及一第二极；该箝位电路包含一第一节点及一第二节点，用以控制该第二晶体管的该栅极的一电压。该稳定晶体管的该栅极及该第一极连接至一第一电源，该第一晶体管的该栅极及该第一极连接至该稳定晶体管的该第二极，该第二晶体管的该栅极连接至该箝位电路的该第二节点，该第二晶体管的该第一极连接至该第一电源，该第二晶体管的该第二极连接至该输出端，该箝位电路的该第一节点连接至该第一电源，该箝位电路的该第二节点连接至该第一晶体管的该第二极。
本发明的电路可以有效地以上述的箝位电路降低自举式反相电路的电压举升点的电压，也就是第二晶体管的栅极电压，如此将可达到稳定自举式反相电路的目的。
在参阅图式及随后描述的实施方式后，该技术领域具有通常知识者便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
附图说明
图1A为现有的一自举式反相电路图；
图1B为现有的自举式反相电路电压举升点及输出端的电压波形图；
图2A为本发明的第一实施例的电路图；
图2B为本发明的第一实施例的自举式反相电路电压举升点及输出端的电压波形图；
图3A为本发明的第二实施例的电路图；
图3B为本发明的第二实施例的自举式反相电路电压举升点及输出端的电压波形图；
图4为本发明的第三实施例的电路图：以及
图5为本发明的第四实施例的电路图。
附图符号说明
101：第一电容               103：第二电容
101a：第一电容的第一节点    101b：第一电容的第二节点
103a：第二电容的第一节点    103b：第二电容的第二节点
105：电压举升点             107：输出端Vout的电压波形
109：电压举升点的电压波形   201：第一晶体管
203：第二晶体管             205：第三晶体管
207：第五晶体管             201a：第一晶体管的第一极
201b：第一晶体管的第二极    201c：第一晶体管的栅极
203a：第二晶体管的第一极    203b：第二晶体管的第二极
203c：第二晶体管的栅极      205a：第三晶体管的第一极
205b：第三晶体管的第二极    205c：第三晶体管的栅极
207a：第五晶体管的第一极    207b：第五晶体管的第二极
207c：第五晶体管的栅极      209：箝位电路
211：输出端Vout的电压波形   213：电压举升点的电压波形
301：第四晶体管             301a：第四晶体管的第一极
301b：第四晶体管的第二极    301c：第四晶体管的栅极
303：输出端Vout的电压波形   305：电压举升点的电压波形
401：稳定晶体管             401a：稳定晶体管的第一极
401b：稳定晶体管的第二极    401c：稳定晶体管的栅极
Vin：输入端                 VDD：第一电源
Vout：输出端                VSS：第二电源
N01：箝位电路的第一节点
N02：箝位电路的第二节点
具体实施方式
图2A所示为本发明的自举式反相电路的第一实施例，其包含一输入端Vin、一第一晶体管201、一第二晶体管203、一箝位电路209、一第五晶体管207、一第一电容101、一第二电容103以及一输出端Vout。输入端Vin用以输入一低压信号，第一晶体管201包含一栅极201c、一第一极201a及一第二极201b；第二晶体管203包含一栅极203c、一第一极203a及一第二极203b；箝位电路209是由一以二极管方式连接的第三晶体管205所组成；第三晶体管205包含一栅极205c、一第一极205a及一第二极205b；第五晶体管207包含一栅极207c、一第一极207a及一第二极207b；第一电容101包含一第一节点101a以及一第二节点101b；第二电容103包含一第一节点103a以及一第二节点103b；第一晶体管201、第二晶体管203、第三晶体管205以及第五晶体管207皆为N型薄膜晶体管或皆为P型薄膜晶体管。
第一实施例的组件间的连接关系如下：第一晶体管201的栅极201c及第一极201a连接至一第一电源VDD；第二晶体管203的栅极203c连接至电压箝制电路209的第二节点N2，即连接至第三晶体管205的第一极205a，第二晶体管203的第一极203a连接至第一电源VDD，第二晶体管203的第二极203b连接至输出端Vout；电压箝制电路209的第一节点N1(即第三晶体管205的第二极205b)连接至第一电源VDD，电压箝制电路209的第二节点N2(即第三晶体管205的第一极205a以与门极205c)连接至第一晶体管201的第二极201b；第一电容101的第一节点101a连接至第二晶体管203的栅极203c，第一电容101的第二节点101b连接至输出端Vout；第五晶体管207的第1极207a连接至输出端Vout，第五晶体管207的栅极207c连接至输入端Vin，第五晶体管207的第二极207b连接至一第二电源VSS；第二电容103的第一节点103a连接至输出端Vout，第二电容103的第二节点103b连接至第二电源VSS。由上述连接关系可知，第一电容101也可视为第二晶体管203的栅极203c与第二极203b之间的寄生电容，而第二电容103可视为输出端Vout的负载。
该自举式反相电路的电压举升点为电压箝制电路209的第二节点N2。参阅图2B，其组件符号211是图2A的输出端Vout的电压波形，而组件符号213是电压举升点N2的电压波形。此波形图是将所有N型晶体管的临界电压设为4伏特，第一电源VDD设为20V，第二电源VSS设为0V，第一电容101设为0.2pF以及第二电容103设为1pF的实验环境下所获得的波形。由此波形图可以看出电压举升点N2的电压将会举升到VDD+Vth的电压电平，也就是大约24V的电压，解决了现有技术的电压举升点电压电平过高的问题。
本发明的第二实施例如图3A所示，此自举式反相电路大致与第一实施例的自举式反相电路相同。不同处在于第二实施例的箝位电路209更包含一第四晶体管301，其包含一栅极301c、一第一极301a及一第二极301b，第四晶体管301与第一晶体管201、第二晶体管203、第三晶体管205以及第五晶体管207为同型薄膜晶体管。如图所示，第四晶体管301的第一极301a与门极301c连接至第三晶体管205的第二极205b，而第三晶体管205的第二极205b不再连接至电压箝制电路209的第一节点N1，改由第四晶体管301的第二极301b连接至第一节点N1，第三晶体管205与第四晶体管301是以二极管连接方式控制第二晶体管203的栅极电压。参阅图3B，其组件符号303是图3A的输出端Vout的电压波形，而组件符号305是电压举升点N2的电压波形。此波形图是将所有N型晶体管的临界电压设为4伏特，第一电源VDD设为20V，第二电源VSS设为0V，第一电容101设为0.2pF以及第二电容103设为1pF的实验环境下所获得的波形。由此波形图可以看出节点N2的电压将会举升到VDD+2Vth的电压电平，也就是大约28V的电压，相较于第一实施例，虽然稍稍增加了电压举升点的电压，但是第二实施例的箝位电路209可以加强第二晶体管203的电流供应能力，使得电路更快速地工作。
本发明的第三实施例如图4所示，此自举式反相电路大致与第二实施例的自举式反相电路相同。不同处在于第三实施例更包含一稳定晶体管401，其包含一栅极401c、一第一极401a及一第二极401b，该稳定晶体管401与第一晶体管201、第二晶体管203、第三晶体管205，第四晶体管301以及第五晶体管207为同型晶体管。如图所示，第一晶体管201的栅极201c及第一极201a不再连接至第二晶体管203的第一极203a以及第一电源VDD，而是连接至稳定晶体管401的第二极401b，而电压箝制电路209的第一节点N1与第一电源VDD则是连接至稳定晶体管401的栅极401c以及第一极401a，而第二晶体管203的第一极203a改为连接至稳定晶体管401的栅极401c以及第一极401a。
本发明的第四实施例如图5所示，此自举式反相电路大致与第三实施例的自举式反相电路相同。不同处在于此实施例的箝位电路209仅包含第三晶体管205，第三晶体管205的第二极205b连接至稳定晶体管401的第一极401a与门极401c，其余连接关系已在第一实施例及图5中揭露，故不赘述。
综上所述，本发明揭露了以同型薄膜晶体管来制作自举式反相电路，以降低其电压举升点的电压，而且本发明的自举式反相电路结构简单，可容易地整合到薄膜晶体管阵列中，无论在提升电路稳定性以及可靠性、简化芯片工艺、减少显示器外框厚度方面均可获得相当优良的效果。
上述所列举的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何熟悉此项技艺的人士均可在不违背本发明的技术原理及精神的情况下，对上述实施例进行修改及变化，因此本案的权利范围应以下述申请专利范围所主张的内容为依据。

Claims (16)

1.一种以一同型晶体管组成的自举式反相电路，包含：
一第一晶体管，包含一栅极、一第一极及一第二极；
一第二晶体管，包含一栅极、一第一极及一第二极；
一箝位电路，用以控制该第二晶体管的该栅极的一电压，包含一第一节点及一第二节点；以及
一输出端；
其中，该第一晶体管的该栅极及该第一极连接至一第一电源，该第二晶体管的该栅极连接至该箝位电路的该第二节点，该第二晶体管的该第一极连接至该第一电源，该第二晶体管的该第二极连接至该输出端，该箝位电路的该第一节点连接至该第一电源，该箝位电路的该第二节点连接至该第一晶体管的该第二极。
2.如权利要求1所述的自举式反相电路，其中，该箝位电路更包含一第三晶体管，包含一栅极、一第一极及一第二极，该第三晶体管的该第二极连接至该第一节点，该第三晶体管的该栅极及该第一极连接至该第二节点。
3.如权利要求1所述的自举式反相电路，其中，该箝位电路更包含：
一第三晶体管，包含一栅极、一第一极及一第二极；以及
一第四晶体管，包含一栅极、一第一极及一第二极；
其中，该第三晶体管的该栅极及该第一极连接至该第二节点，该第四晶体管的该第二极连接至该第一节点，该第四晶体管的该栅极及该第一极连接至该第三晶体管的该第二极。
4.如权利要求2或3所述的自举式反相电路，更包含：
一输入端；
一第一电容，包含一第一节点及第二节点；以及
一第五晶体管，包含一栅极、一第一极及一第二极；
其中，该第一电容的该第一节点连接至该箝位电路的该第二节点，该第一电容的该第二节点连接至该输出端，该第五晶体管的该第一极连接至该输出端，该第五晶体管的该栅极连接至该输入端，该第五晶体管的该第二极连接至一第二电源。
5.如权利要求4所述的自举式反相电路，更包含一第二电容，该第二电容包含一第一节点及第二节点，该第二电容的该第一节点连接至该输出端，该第二电容的该第二节点连接的该第二电源。
6.如权利要求1所述的自举式反相电路，其中，该同型晶体管为N型晶体管。
7.如权利要求1所述的自举式反相电路，其中，该同型晶体管为P型晶体管。
8.如权利要求1所述的自举式反相电路，其中，该箝位电路是以二极管方式控制该第二晶体管的该栅极的该电压。
9.一种以一同型晶体管组成的自举式反相电路，包含：
一第一晶体管，包含一栅极、一第一极及一第二极；
一第二晶体管，包含一栅极、一第一极及一第二极；
一稳定晶体管，包含一栅极、一第一极及一第二极；
一箝位电路，用以控制该第二晶体管的该栅极的一电压，包含一第一节点及一第二节点；以及
一输出端；
其中，该稳定晶体管的该栅极及该第一极连接至一第一电源，该第一晶体管的该栅极及该第一极连接至该稳定晶体管的该第二极，该第二晶体管的该栅极连接至该箝位电路的该第二节点，该第二晶体管的该第一极连接至该第一电源，该第二晶体管的该第二极连接至该输出端，该箝位电路的该第一节点连接至该第一电源，该箝位电路的该第二节点连接至该第一晶体管的该第二极。
10.如权利要求9所述的自举式反相电路，其中，该箝位电路更包含一第三晶体管，包含一栅极、一第一极及一第二极，该第三晶体管的该第二极连接至该第一节点，该第三晶体管的该栅极及该第一极连接至该第二节点。
11.如权利要求9所述的自举式反相电路，其中，该箝位电路更包含：
一第三晶体管，包含一栅极、一第一极及一第二极；以及
一第四晶体管，包含一栅极、一第一极及一第二极；
其中，该第三晶体管的该栅极及该第一极连接至该第二节点，该第四晶体管的该第二极连接至该第一节点，该第四晶体管的该栅极及该第一极连接至该第三晶体管的该第二极。
12.如权利要求10或11所述的自举式反相电路，更包含：
一输入端；
一第一电容，包含一第一节点及第二节点；以及
一第五晶体管，包含一栅极、一第一极及一第二极；
其中，该第一电容的该第一节点连接至该箝位电路的该第二节点，该第一电容的该第二节点连接至该输出端，该第五晶体管的该第一极连接至该输出端，该第五晶体管的该栅极连接至该输入端，该第五晶体管的该第二极连接至一第二电源。
13.如权利要求12所述的自举式反相电路，更包含一第二电容，该第二电容包含一第一节点及第二节点，该第二电容的该第一节点连接至该输出端，该第二电容的该第二节点连接的该第二电源。
14.如权利要求9所述的自举式反相电路，其中，该同型晶体管为N型晶体管。
15.如权利要求9所述的自举式反相电路，其中，该同型晶体管为P型晶体管。
16.如权利要求9所述的自举式反相电路，其中，该箝位电路是以二极管方式控制该第二晶体管的该栅极的该电压。
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