CN102110414A - 驱动电路和显示设备 - Google Patents

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Abstract

本发明公开了驱动电路和显示设备。一种驱动电路包括互相串联连接并且被插入在高电压线路与低电压线路之间的输入侧反相电路和输出侧反相电路。输出侧反相电路包括具有第一栅极和第二栅极的CMOS晶体管，该CMOS晶体管的漏极被连接到所述高电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧。输出侧反相电路还包括MOS晶体管，该MOS晶体管的漏极被连接到所述低电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧。输出侧反相电路还包括校正电路，该校正电路校正所述CMOS晶体管的两个栅极中的一者或两者的电压。

Description

驱动电路和显示设备
技术领域
本发明涉及可适用于使用例如有机电致发光(EL)元件的显示设备的驱动电路。本发明还涉及具有驱动电路的显示设备。
背景技术
近年来，在显示图像的显示设备的领域中，已经开发出使用电流驱动型光学元件(其发光亮度(intensity)根据流动电流的值而变化，例如有机EL元件)作为发光元件的显示设备，并且其商业化过程正在进行中。与液晶设备等相反，有机EL元件是自发光元件。因此，在使用有机EL元件的显示设备(有机EL显示设备)中，颜色的渐变是通过控制在有机EL元件中流动的电流的值来实现的。
作为有机EL显示设备中的驱动系统，与液晶显示器一样，存在简单(被动式)矩阵系统和主动式矩阵系统。前者在结构上简单，但是例如有难以实现大型高清晰度显示设备的问题。因此，当前对主动式矩阵系统的开发很活跃。在该系统中，在为每个像素布置的发光元件中流动的电流是由驱动晶体管控制的。
在上述驱动晶体管中，存在一种情况，其中阈值电压Vth或者迁移率(mobility)μ随着时间过去而变化，或者由于制造过程的变化因像素而异。当阈值电压Vth或者迁移率μ因像素而异时，在驱动晶体管中流动的电流的值因像素而异，因而即使当相同电压被施加于驱动晶体管的栅极时，有机EL元件的发光亮度也不同并且画面的均一性受到损害。因此，已经开发出一种显示设备，其中包含有用于处理阈值电压Vth或者迁移率μ的变化的校正功能(例如见日本未审查专利申请公开No.2008-083272)。
用来处理阈值电压Vth或者迁移率μ的变化的校正是由为每个像素设置的像素电路执行的。如例如图20所示，该像素电路包括：控制在有机EL元件111中流动的电流的驱动晶体管Tr1、将信号线DTL的电压写入驱动晶体管Tr1的写入晶体管Tr2以及保持电容Cs，因而该像素电路具有2Tr1C电路配置。驱动晶体管Tr1和写入晶体管Tr2各自例如由n沟道MOS薄膜晶体管(TFT)构成。
图19图示出被应用于像素电路的电压的波形示例以及驱动晶体管的栅极电压和源极电压中的每一个的变化的示例。在图19的(A)部分中，示出了如下状态，其中信号电压Vsig和偏移电压Vofs被应用于信号线DTL。在图19的(B)部分中，示出了如下状态，其中用于导通驱动晶体管的电压Vdd和用于关断驱动晶体管的电压Vss被应用于写入线WSL。在图19的(C)部分中，示出了如下状态，其中高电压VccH和低电压VccL被应用于电源线PSL。另外，在图19的(D)和(E)部分中，示出了如下状态，其中驱动晶体管Tr1的栅极电压Vg和源极电压Vs响应于向电源线PSL、信号线DTL和写入线WSL应用电压而随着时间发生变化。
从图19中发现，WS脉冲P1在1H内被施加于写入线WSL两次，阈值校正是由第一WS脉冲P1执行的，并且迁移率校正和信号写入是由第二WS脉冲P1执行的。换言之，在图19中，WS脉冲P1不仅用于信号写入，而且用于驱动晶体管Tr1的阈值校正和迁移率校正。
下面将描述对驱动晶体管Tr1的阈值校正和迁移率校正。通过应用第二WS脉冲P1，信号电压Vsig被写入驱动晶体管Tr1的栅极。结果，驱动晶体管Tr1被导通并且电流在驱动晶体管Tr1中流动。此时，当反相偏置被应用于有机EL元件111时，从驱动晶体管Tr1中流出的电荷填充保持电容Cs和有机EL元件111的元件电容(未示出)，从而导致源极电压Vs的上升。当驱动晶体管Tr1的迁移率高时，驱动晶体管Tr1中流动的电流大，并且源极电压Vs因而快速上升。相反，当驱动晶体管Tr1的迁移率低时，驱动晶体管Tr1中流动的电流小，源极电压Vs因而与驱动晶体管Tr1的迁移率高时相比上升得更慢。因此，可能可以通过调节用于校正迁移率的时间段来校正迁移率。
发明内容
顺便提及，在使用主动矩阵系统的显示设备中，驱动信号线的水平驱动电路和顺序地选择每个像素的写入扫描电路中的每一个被配置为基本包括移位寄存器(未示出)，并且针对与每列或每行像素相对应的每一级具有缓冲电路。例如，扫描电路中的缓冲电路通常被配置为使得(如图21所示)两个反相电路210和220互相串联连接。在图21中的缓冲电路200中，反相电路210具有如下电路配置，即p沟道MOS晶体管与n沟道MOS晶体管互相并联连接。另一方面，反相电路220具有如下电路配置，即CMOS晶体管与n沟道MOS晶体管互相并联连接。缓冲电路200被插入在施加有高电平电压的高电压线路LH与施加有低电平电压的低电压线路LL之间。
然而，在CMOS晶体管中，如例如在图22中示出，当p沟道MOS晶体管的阈值电压Vth1变化了ΔVth1时，输出OUT的电压Vout的上升时间移动了Δt1。另外，在CMOS晶体管中，如例如在图23中示出，当n沟道MOS晶体管的阈值电压Vth2变化了ΔVth2时，输出OUT的电压Vout的上升时间移动了Δt2。因此，存在如下问题，即例如当输出OUT的电压Vout的上升时间发生变化并且迁移率校正时段ΔT移动了Δt1或Δt2时，发光时的电流Ids如例如在图24中示出变化了ΔIds，并且该变化导致亮度的变化。顺便提及，图24图示出迁移率校正时段ΔT与发光亮度之间的关系示例。
顺便提及，阈值电压Vth的变化问题不仅在显示设备的扫描电路中发生，而且类似地在其他设备中发生。
鉴于上面所述，希望提供一种能够减少输出电压上升时间的变化的驱动电路，以及包括该驱动电路的显示设备。
根据本发明的一个实施例，提供了一种驱动电路，其包括互相串联连接并且被插入在高电压线路与低电压线路之间的输入侧反相电路和输出侧反相电路。输出侧反相电路包括CMOS晶体管和MOS晶体管。CMOS晶体管具有第一栅极和第二栅极。在CMOS晶体管中，漏极被连接到高电压线路侧并且源极被连接到输出侧反相电路的输出侧。在MOS晶体管中，漏极被连接到低电压线路侧并且源极被连接到输出侧反相电路的输出侧。输出侧反相电路还包括校正电路，该校正电路校正CMOS晶体管的两个栅极中的一者或两者的电压。
根据本发明的另一实施例，提供了一种显示设备，其包括：显示部分，该显示部分包括按行布置的多条扫描线、按列布置的多条信号线以及按行和列布置的多个像素；以及驱动部分，该驱动部分驱动所述像素中的每一个。该驱动部分包括各自为每条扫描线设置的多个驱动电路。驱动电路中的每一个包括与上述驱动电路的那些元件相同的元件。
在这些实施例的上述驱动电路和显示设备中，对CMOS晶体管的两个栅极中的一者或两者的电压进行校正的校正电路被包含在互相串联连接的输入侧反相电路和输出侧反相电路中的输出侧反相电路中。因此，在CMOS晶体管的两个栅极中的一者或两者中，与CMOS晶体管的阈值电压相对应的电压可被设置为偏移(offset)。
根据这些实施例的上述驱动电路和显示设备，在CMOS晶体管的两个栅极中的一者或两者中，与CMOS晶体管的阈值电压相对应的电压可被设置为偏移。因此，驱动电路的输出电压的上升时间的变化可被减少。因此，例如在有机EL显示设备中，发光时在有机EL元件中流动的电流的变化可被减少，并且亮度的均一性因而可被提高。
本发明的其他和进一步的目标、特征和优点从以下描述将更加充分地显现。
附图说明
图1是图示出根据本发明第一实施例的缓冲电路的示例的电路图；
图2是图示出图1中的缓冲电路的操作示例的波形图；
图3是图示出图1中的缓冲电路的另一示例的电路图；
图4是图示出图3中的缓冲电路的操作示例的波形图；
图5是图示出根据本发明第二实施例的缓冲电路的示例的电路图；
图6是图示出图5中的缓冲电路的操作示例的波形图；
图7是图示出图5中的缓冲电路的另一示例的电路图；
图8是图示出图7中的缓冲电路的操作示例的电路图；
图9是图示出根据本发明第三实施例的缓冲电路的示例的电路图；
图10是图示出图9中的缓冲电路的操作示例的波形图；
图11是图示出图9中的缓冲电路的另一示例的电路图；
图12是图示出图11中的缓冲电路的操作示例的波形图；
图13是图示出根据本发明第四实施例的缓冲电路的示例的电路图；
图14是图示出图13中的缓冲电路的操作示例的波形图；
图15是图示出图13中的缓冲电路的另一示例的电路图；
图16是图示出图15中的缓冲电路的操作示例的波形图；
图17是作为根据每个上述实施例的缓冲电路的应用示例的示例的显示设备的示意性结构图；
图18是图示出图17中的写入线驱动电路的示例和像素电路的示例的电路图；
图19是图示出图17中的显示设备的操作示例的波形图；
图20是图示出现有技术的显示设备的像素电路的示例的电路图；
图21是图示出现有技术的缓冲电路的示例的电路图；
图22是图示出图21中的缓冲电路的操作示例的波形图；
图23是图示出图21中的缓冲电路的另一操作示例的波形图；并且
图24是图示出迁移率校正时间与显示亮度之间的关系示例的示图。
具体实施方式
下面将参考附图详细描述本发明的实施例。顺便提及，将按照以下次序提供描述：
1.第一实施例(图1至图4)
2.第二实施例(图5至图8)
3.第三实施例(图9至图12)
4.第四实施例(图13至图16)
5.应用示例(图17至图19)
6.现有技术的描述(图20至图24)
<第一实施例>
[结构]
图1图示出根据本发明第一实施例的缓冲电路1(驱动电路)的整个结构的示例。缓冲电路1从输出端OUT输出与被输入到输入端IN中的脉冲信号近似同相的脉冲信号。缓冲电路1包括反相电路10(输入侧反相电路)和反相电路20(输出侧反相电路)。
反相电路10和20输出如下脉冲信号，该脉冲信号的波形近似是输入脉冲信号的信号波形的翻转。反相电路10和20互相串联连接。与反相电路20相比，反相电路10被布置在输入端IN侧，并且反相电路10的输入端对应于缓冲电路1的输入端IN。另一方面，与反相电路10相比，反相电路20被布置在输出端OUT侧，并且反相电路20的输出端对应于缓冲电路1的输出端OUT。反相电路10的输出端(与图中的A相对应的点)被连接到反相电路20的输入端，并且缓冲电路1被配置为使得反相电路10的输出被输入到反相电路20中。
反相电路10被插入在高电压线路LH1与低电压线路LL之间，并且反相电路20被插入在高电压线路LH2与低电压线路LL之间。这里，高电压线路LH1与高电压线路LH2互相独立，并且各不相同的电压可被施加于高电压线路LH1与高电压线路LH2。
反相电路10包括第一导电型晶体管Tr11和第二导电型晶体管Tr12。第一导电型晶体管Tr11例如是p沟道金属氧化物半导体(MOS)晶体管，并且第二导电型晶体管Tr12例如是n沟道MOS晶体管。
晶体管Tr11和Tr12互相并联连接。具体而言，晶体管Tr11和Tr12的相应栅极互相连接。另外，晶体管Tr11的源极或漏极和晶体管Tr12的源极或漏极互相连接。另外，晶体管Tr11和Tr12的相应栅极被连接到反相电路10的输入端(缓冲电路1的输入端IN)。晶体管Tr11的源极或漏极与晶体管Tr12的源极或漏极之间的连接点A被连接到反相电路10的输出端。晶体管Tr11的源极和漏极中未被连接到晶体管Tr12的一者被连接到高电压线路LH1。另一方面，晶体管Tr12的源极和漏极中未被连接到晶体管Tr11的一者被连接到低电压线路LL。顺便提及，在反相电路10中，某种元件可被设置在晶体管Tr11与晶体管Tr12之间，晶体管Tr11与高电压线路LH1之间，或者晶体管Tr12与低电压线路LL之间。
反相电路20包括第一导电型晶体管Tr21、第二导电型晶体管Tr22以及第一导电型晶体管Tr23。晶体管Tr21和Tr23中的每一个例如是p沟道MOS晶体管，并且晶体管Tr22例如是n沟道MOS晶体管。
晶体管Tr21和Tr22实现CMOS晶体管。在晶体管Tr21和Tr22之间，相应的漏极互相连接并且相应的源极也互相连接。另外，在晶体管Tr21和Tr22中，漏极被连接到高电压线路LH2侧并且源极被连接到反相电路20的输出端(缓冲电路1的输出端OUT)。具体而言，晶体管Tr21和Tr22的相应漏极经由稍后将要描述的阈值校正电路21的晶体管Tr26被连接到高电压线路LH2。另一方面，晶体管Tr21和Tr22的相应源极具体经由晶体管Tr23被连接到低电压线路LL。
像晶体管Tr11和Tr12一样，晶体管Tr21和Tr23互相并联连接。晶体管Tr21和Tr23的相应栅极互相连接。另外，晶体管Tr21的源极或漏极和晶体管Tr23的源极或漏极互相连接。晶体管Tr21和Tr23的相应栅极被连接到反相电路10的输出端(连接点A)。晶体管Tr21的源极或漏极与晶体管Tr23的源极或漏极之间的连接点C被连接到反相电路20的输出端(缓冲电路1的输出端OUT)。晶体管Tr23的源极和漏极中未被连接到晶体管Tr21的一者被连接到低电压线路LL。顺便提及，在反相电路20中，某种元件可被设置在晶体管Tr21与晶体管Tr23之间，晶体管Tr21与高电压线路LH2之间，或者晶体管Tr23与低电压线路LL之间。
反相电路20还包括对晶体管Tr22的栅极电压Vg(未示出)进行校正的阈值校正电路21(校正电路)。具体而言，阈值校正电路21被配置为在晶体管Tr22的栅极中将晶体管Tr22的阈值电压Vth1(未示出)或者与晶体管Tr22的阈值电压Vth1相对应的电压设置为偏移。
阈值校正电路21包括第一导电型晶体管Tr24(第一晶体管)、第二导电型晶体管Tr25(第二晶体管)、第一导电型晶体管Tr26(第三晶体管)以及电容器C21(第一电容器)。晶体管Tr24和Tr26中的每一个例如是p沟道MOS晶体管，并且晶体管Tr25例如是n沟道MOS晶体管。
晶体管Tr24的源极或漏极被连接到晶体管Tr25的源极或漏极和电容器C21。连接点B被连接到晶体管Tr22的栅极，在连接点B中，晶体管Tr24的源极或漏极、晶体管Tr25的源极或漏极以及电容器C21互相连接。电容器C21被插入在晶体管Tr22的栅极(或者说连接点B)与反相电路10的输入端之间。晶体管Tr25的源极和漏极中未被连接到连接点B的一者被连接到晶体管Tr26的源极或漏极。晶体管Tr26的源极和漏极中未被连接到晶体管Tr25的源极或漏极的一者被连接到高电压线路LH2。晶体管Tr25的源极或漏极与晶体管Tr26的源极或漏极之间的连接点D被连接到晶体管Tr21和Tr22的漏极。顺便提及，在阈值校正电路21中，某种元件可被设置在晶体管Tr24与晶体管Tr25之间，晶体管Tr25与晶体管Tr26之间，晶体管Tr24与电容器C21之间，晶体管Tr24与高电压线路LH2之间，或者晶体管Tr26与高电压线路LH2之间。
阈值校正电路21中的三个晶体管(晶体管Tr24至Tr26)的相应栅极被分别连接到未示出的控制信号线，并且控制信号AZ1至AZ3经由那些控制信号线被分别输入到晶体管Tr24至Tr26的这些栅极。
[操作]
接下来，将描述本实施例中的缓冲电路1的操作。在下文中，将主要描述缓冲电路1中的阈值校正(Vth消除)。
图2图示出缓冲电路1的操作示例。图2图示出消除晶体管Tr22的栅极—源极电压Vgs中所包括的阈值电压Vth1的操作示例。顺便提及，假定高电压线路LH2的电压在该操作期间保持为恒定值(Vdd)，如图2的(A)部分所示。
最初，Vss被输入到缓冲电路1的输入端IN，并且连接点A(反相电路10的输出端)的电压是Vdd。因此，晶体管Tr21是关断的，并且晶体管Tr22是导通的。此时，控制信号AZ1是Vdd，并且控制信号AZ2和AZ3都是Vss。因此，晶体管Tr24和Tr25是关断的，并且晶体管Tr26是导通的。接着，控制信号AZ1变为Vss，控制信号AZ3变为Vdd(T1)，晶体管Tr24导通，并且晶体管Tr26关断。然后，连接点B的电压变为Vdd。接着，控制信号AZ1变为Vdd(T2)，晶体管Tr24关断，然后控制信号AZ2变为略大于Vdd的值(T3)，并且晶体管Tr25导通。然后，电流在晶体管Tr25和Tr22中流动，连接点B的电压逐渐下降并且最终达到Vss+Vth1，此时晶体管Tr22关断。结果，连接点B的电压在Vss+Vth1停止下降，并且保持在Vss+Vth1。换言之，通过执行上述的一系列操作，晶体管Tr22的阈值电压Vth1或者与晶体管Tr22的阈值电压Vth1相对应的电压在晶体管Tr22的栅极中被设置为偏移。结果，即使当晶体管Tr22的阈值电压Vth1存在变化时，根据被输入到缓冲电路1的输入端IN中的Vdd的输入脉冲，Vdd的输出脉冲也被从缓冲电路1的输出端OUT精确地输出，而没有宽度的变化。因此，在缓冲电路1的输出电压从Vss上升到Vdd时，变化可被减少。
这样，在本实施例的缓冲电路1中，晶体管Tr22的阈值电压Vth1或者与晶体管Tr22的阈值电压Vth1相对应的电压在晶体管Tr22的栅极中被设置为偏移。结果，缓冲电路1的输出电压上升时间的变化可被减少。
顺便提及，当本实施例的缓冲电路1被应用于例如有机EL显示设备的扫描器的输出级时，迁移率校正时段可由缓冲电路1的输出电压的脉宽定义。这使得可以减少迁移率校正时段的变化，因而发光时在有机EL元件中流动的电流的变化可被减少并且亮度的均一性可被提高。
<第一实施例的修改>
在上述实施例中，晶体管Tr24是p沟道MOS晶体管，并且晶体管Tr25是n沟道MOS晶体管。然而，这些晶体管Tr24和Tr25的导电类型全部可被调换。具体而言，如图3所示，晶体管Tr24可以是n沟道MOS晶体管，并且晶体管Tr25可以是p沟道MOS晶体管。然而在这种情况下，如图4所示，控制信号AZ1和AZ2的信号波形希望是图2所示的控制信号AZ1和AZ2的信号波形的翻转。
<第二实施例>
接下来，将描述根据第二实施例的缓冲电路2(驱动电路)。图5图示出缓冲电路2的整个结构的示例。像上面描述的缓冲电路1一样，缓冲电路2从输出端OUT输出与被输入到输入端IN中的脉冲信号近似同相的脉冲信号。缓冲电路2包括反相电路10(输入侧反相电路)和反相电路30(输出侧反相电路)。
反相电路30输出如下脉冲信号，该脉冲信号的信号波形近似是输入脉冲信号的信号波形的翻转。反相电路10和30互相串联连接。与反相电路30相比，反相电路10被布置在输入端IN侧，并且反相电路10的输入端对应于缓冲电路2的输入端IN。另一方面，与反相电路10相比，反相电路30被布置在输出端OUT侧，并且反相电路30的输出端对应于缓冲电路2的输出端OUT。反相电路10的输出端(与图中的A相对应的点)被连接到反相电路30的输入端，并且缓冲电路2被配置为使得反相电路10的输出被输入到反相电路30中。反相电路30被插入在高电压线路LH2与低电压线路LL之间。
除了设置有阈值校正电路31以替代阈值校正电路21之外，反相电路30具有与早先描述的反相电路20的电路配置类似的电路配置。阈值校正电路31对晶体管Tr21的栅极电压Vg(未示出)进行校正。具体而言，阈值校正电路31被配置为在晶体管Tr21的栅极中将晶体管Tr21的阈值电压Vth2(未示出)或者与晶体管Tr21的阈值电压Vth2相对应的电压设置为偏移。
阈值校正电路31包括第二导电型晶体管Tr31(第四晶体管)、第二导电型晶体管Tr32(第五晶体管)、第一导电型晶体管Tr33(第六晶体管)以及电容器C31(第二电容器)。晶体管Tr31和Tr32中的每一个例如是n沟道MOS晶体管，并且晶体管Tr33例如是p沟道MOS晶体管。
晶体管Tr31的源极或漏极被连接到晶体管Tr32的源极或漏极和电容器C31。连接点E被连接到晶体管Tr21的栅极，在连接点E中，晶体管Tr31的源极或漏极、晶体管Tr32的源极或漏极以及电容器C31互相连接。电容器C31被插入在晶体管Tr21的栅极(或者说连接点E)与反相电路10的输出端之间。晶体管Tr32的源极和漏极中未被连接到连接点E的一者被连接到晶体管Tr33的源极或漏极。晶体管Tr33的源极和漏极中未被连接到晶体管Tr32的源极或漏极的一者被连接到晶体管Tr23的源极和漏极中未被连接到低电压线路LL的一者。晶体管Tr33的源极或漏极与晶体管Tr23的源极或漏极之间的连接点F被连接到反相电路30的输出端(缓冲电路2的输出端OUT)。晶体管Tr32的源极或漏极与晶体管Tr33的源极或漏极之间的连接点G被连接到晶体管Tr21和Tr22的源极。顺便提及，在阈值校正电路31中，某种元件可被设置在晶体管Tr31与晶体管Tr32之间，晶体管Tr32与晶体管Tr33之间，晶体管Tr32与电容器C31之间，晶体管Tr31与低电压线路LL之间，或者晶体管Tr33与低电压线路LL之间。
阈值校正电路31中的三个晶体管(晶体管Tr31至Tr33)的相应栅极被分别连接到未示出的控制信号线，并且控制信号AZ4至AZ6经由那些控制信号线被分别输入到晶体管Tr31至Tr33的这些栅极。
[操作]
接下来，将描述本实施例中的缓冲电路2的操作。在下文中，将主要描述缓冲电路2中的阈值校(Vth消除)。
图6图示出缓冲电路2的操作示例。图6图示出消除晶体管Tr21的栅极—源极电压Vgs中所包括的阈值电压Vth2的操作示例。顺便提及，假定高电压线路LH2的电压在该操作期间保持为恒定值(Vdd)，如图6的(A)部分所示。
最初，Vss被输入到缓冲电路2的输入端IN，并且连接点A(反相电路10的输出端)的电压是Vdd。因此，晶体管Tr21是关断的，并且晶体管Tr22是导通的。此时，控制信号AZ4至AZ6都是Vss，晶体管Tr31和Tr32是关断的，并且晶体管Tr33是导通的。接着，控制信号AZ4变为Vdd，控制信号AZ6变为Vdd(T1)，晶体管Tr31导通，并且晶体管Tr33关断。然后，连接点E的电压变为Vss。接着，控制信号AZ4变为Vss(T2)，晶体管Tr31关断，然后控制信号AZ5变为略大于Vdd的值(T3)，并且晶体管Tr32导通。然后，电流在晶体管Tr32和Tr22中流动，连接点E的电压逐渐上升并且最终达到Vdd+Vth2，此时晶体管Tr22关断。结果，连接点E的电压在Vdd+Vth2停止上升，并且保持在Vdd+Vth2。换言之，通过执行上述的一系列操作，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移。结果，即使当晶体管Tr21的阈值电压Vth2存在变化时，根据被输入到缓冲电路2的输入端IN中的Vdd的输入脉冲，Vdd的输出脉冲也被从缓冲电路2的输出端OUT精确地输出，而没有宽度的变化。因此，在缓冲电路2的输出电压从Vss上升到Vdd时，变化可被减少。
这样，在本实施例的缓冲电路2中，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移。结果，缓冲电路2的输出电压上升时间的变化可被减少。
顺便提及，当本实施例的缓冲电路2被应用于例如有机EL显示设备的扫描器的输出级时，迁移率校正时段可由缓冲电路2的输出电压的脉宽定义。这使得可以减少迁移率校正时段的变化，因而发光时在有机EL元件中流动的电流的变化可被减少并且亮度的均一性可被提高。
<第二实施例的修改>
在第二实施例中，晶体管Tr31和Tr32中的每一个是n沟道MOS晶体管，但是这些晶体管Tr31和Tr32的导电类型全部可被调换。具体而言，如图7所示，晶体管Tr31和Tr32中的每一个可以是p沟道MOS晶体管。然而在这种情况下，例如如图8所示，控制信号AZ4和AZ5的信号波形希望是图6所示的控制信号AZ4和AZ5的信号波形的翻转。
<第三实施例>
接下来，将描述根据第三实施例的缓冲电路3(驱动电路)。图9图示出缓冲电路3的整个结构的示例。像缓冲电路2一样，缓冲电路3从输出端OUT输出与被输入到输入端IN中的脉冲信号近似同相的脉冲信号。缓冲电路3包括反相电路10(输入侧反相电路)和反相电路40(输出侧反相电路)。
反相电路40输出如下脉冲信号，该脉冲信号的信号波形近似是输入脉冲信号的信号波形的翻转。反相电路10和40互相串联连接。与反相电路40相比，反相电路10被布置在输入端IN侧，并且反相电路10的输入端对应于缓冲电路3的输入端IN。另一方面，与反相电路10相比，反相电路40被布置在输出端OUT侧，并且反相电路40的输出端对应于缓冲电路3的输出端OUT。反相电路10的输出端(与图中的A相对应的点)被连接到反相电路40的输入端，并且缓冲电路3被配置为使得反相电路10的输出被输入到反相电路40中。反相电路40被插入在高电压线路LH2与低电压线路LL之间。
除了设置有阈值校正电路41以替代阈值校正电路31之外，反相电路40具有与第二实施例的反相电路30的电路配置类似的电路配置。这里，阈值校正电路41具有与从中除去晶体管Tr31的阈值校正电路31的电路配置类似的电路配置。另外，在阈值校正电路41中，晶体管Tr32是第二导电型晶体管，例如p沟道MOS晶体管。
[操作]
接下来，将描述本实施例中的缓冲电路3的操作。在下文中，将主要描述缓冲电路3中的阈值校正(Vth消除)。
图10图示出缓冲电路3的操作示例。图10图示出消除晶体管Tr21的栅极—源极电压Vgs中所包括的阈值电压Vth2的操作示例。顺便提及，在本实施例中，如图10的(A)部分所示，在预定时间内从Vdd下降到Vss的脉冲信号被施加于高电压线路LH2，这与第一实施例很不相同。
Vss被输入到缓冲电路3的输入端IN(T1)。然后，连接点A(反相电路10的输出端)的电压变为Vdd。因此，晶体管Tr21关断，并且晶体管Tr22导通。此时，控制信号AZ5是Vdd，此外控制信号AZ6是Vss。因此，晶体管Tr32是关断的，并且晶体管Tr33是导通的。接着，控制信号AZ5变为Vss(T2)，并且晶体管Tr32导通。然后，连接点E的电压变为Vss。接着，控制信号AZ6变为Vdd(T3)，晶体管Tr33关断，然后高电压线路LH2的电压从Vss上升至Vdd(T4)。然后，电流在晶体管Tr32和Tr22中流动，连接点E的电压逐渐上升并且最终达到Vdd+Vth2，此时晶体管Tr22关断。结果，连接点E的电压在Vdd+Vth2停止上升，并且保持在Vdd+Vth2。换言之，通过执行上述的一系列操作，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移。结果，即使当晶体管Tr21的阈值电压Vth2存在变化时，根据被输入到缓冲电路3的输入端IN中的Vdd的输入脉冲，Vdd的输出脉冲也被从缓冲电路3的输出端OUT精确地输出，而没有宽度的变化。因此，在缓冲电路3的输出电压从Vss上升到Vdd时，变化可被减少。
这样，在本实施例的缓冲电路3中，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移。结果，缓冲电路3的输出电压上升时间的变化可被减少。
顺便提及，当本实施例的缓冲电路3被应用于例如有机EL显示设备的扫描器的输出级时，迁移率校正时段可由缓冲电路3的输出电压的脉宽定义。这使得可以减少迁移率校正时段的变化，因而发光时在有机EL元件中流动的电流的变化可被减少并且亮度的均一性可被提高。
<第三实施例的修改>
在第三实施例中，晶体管Tr32是p沟道MOS晶体管，但是该晶体管Tr32的导电类型可被调换。具体而言，如图11所示，晶体管Tr32可以是n沟道MOS晶体管。然而在这种情况下，如图12所示，控制信号AZ5的信号波形希望是图10所示的控制信号AZ5的信号波形的翻转。
<第四实施例>
接下来，将描述根据第四实施例的缓冲电路4(驱动电路)。图13图示出缓冲电路4的整个结构的示例。像上述的缓冲电路1和2一样，缓冲电路4从输出端OUT输出与被输入到输入端IN中的脉冲信号近似同相的脉冲信号。缓冲电路4包括反相电路10(输入侧反相电路)和反相电路50(输出侧反相电路)。
反相电路50输出如下脉冲信号，该脉冲信号的信号波形近似是输入脉冲信号的信号波形的翻转。反相电路10和50互相串联连接。与反相电路50相比，反相电路10被布置在输入端IN侧，并且反相电路10的输入端对应于缓冲电路4的输入端IN。另一方面，与反相电路10相比，反相电路50被布置在输出端OUT侧，并且反相电路50的输出端对应于缓冲电路4的输出端OUT。反相电路10的输出端(与图中的A相对应的点)被连接到反相电路50的输入端，并且缓冲电路4被配置为使得反相电路10的输出被输入到反相电路50中。反相电路50被插入在高电压线路LH2与低电压线路LL之间。
除了设置有阈值校正电路51以替代阈值校正电路31之外，反相电路50具有与第二实施例的反相电路30的电路配置类似的电路配置。这里，阈值校正电路51是第一实施例的阈值校正电路21和第二实施例的阈值校正电路31的组合。顺便提及，当阈值校正电路21和31被组合时，晶体管Tr21和Tr22的相应漏极互相分离，并且晶体管Tr21和Tr22的相应源极也互相分离。另外，晶体管Tr21的漏极被直接连接到高电压线路LH2，并且晶体管Tr22的漏极被连接到晶体管Tr26的源极或漏极与晶体管Tr25的源极或漏极之间的连接点H。另外，晶体管Tr22的源极被直接连接到缓冲电路4的输出端OUT，并且晶体管Tr21的源极被连接到晶体管Tr32的源极或漏极与晶体管Tr33的源极或漏极之间的连接点I。
另外，控制信号AZ3兼作控制信号AZ6，从而充当共用信号。另外，控制信号AZ1和AZ4相等，并且控制信号AZ2和AZ5相等。顺便提及，晶体管Tr24是第二导电型晶体管，例如n沟道MOS晶体管。
[操作]
接下来，将描述本实施例中的缓冲电路4的操作。在下文中，将主要描述缓冲电路4中的阈值校正(Vth消除)。
图14图示出缓冲电路4的操作示例。图14图示出消除晶体管Tr21和Tr22中的每一个的栅极—源极电压Vgs中所包括的阈值电压Vth1和Vth2的操作示例。顺便提及，如图14的(A)部分所示，假定高电压线路LH2的电压在该操作期间保持为恒定值(Vdd)。
最初，Vss被输入到缓冲电路4的输入端IN，连接点A(反相电路10的输出端)的电压是Vdd+Vth2，并且连接点B的电压是Vss。因此，晶体管Tr21和Tr22两者都关断。此时，控制信号AZ1和AZ4两者都是Vss，控制信号AZ2和AZ5两者也都是Vss，并且控制信号AZ3也是Vss。因此，晶体管Tr24、Tr25、Tr31和Tr32是关断的，并且晶体管Tr26和Tr33是导通的。接着，控制信号AZ1和AZ4变为Vdd，控制信号AZ3变为Vdd(T1)，晶体管Tr24和Tr31导通，并且Tr26和Tr33关断。然后，连接点A的电压变为Vss，并且连接点B的电压变为Vdd。接着，控制信号AZ1和AZ4变为Vss(T2)，晶体管Tr24和Tr31关断，然后控制信号AZ2和AZ5变为略大于Vdd的值(T3)，并且晶体管Tr25和Tr32导通。然后，电流在晶体管Tr32和Tr21中流动，连接点A的电压逐渐上升并且最终达到Vdd+Vth2，此时晶体管Tr21关断。结果，连接点A的电压在Vdd+Vth2停止上升，并且保持在Vdd+Vth2。另一方面，电流也在晶体管Tr25和Tr22中流动，连接点B的电压逐渐下降并且最终达到Vss+Vth1，此时晶体管Tr22关断。结果，连接点B的电压在Vss+Vth1停止下降，并且保持在Vss+Vth1。换言之，通过执行上述的一系列操作，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移，并且晶体管Tr22的阈值电压Vth1或者与晶体管Tr22的阈值电压Vth1相对应的电压在晶体管Tr22的栅极中被设置为偏移。结果，即使当晶体管Tr21的阈值电压Vth2存在变化时，根据被输入到缓冲电路4的输入端IN中的Vdd的输入脉冲，Vdd的输出脉冲也被从缓冲电路4的输出端OUT精确地输出，而没有宽度的变化。另外，即使当晶体管Tr22的阈值电压Vth1存在变化时，根据被输入到缓冲电路4的输入端IN中的Vdd的输入脉冲，Vdd的输出脉冲也被从缓冲电路4的输出端OUT精确地输出，而没有宽度的变化。因此，在缓冲电路4的输出电压从Vss上升到Vdd时，变化可被减少。
这样，在本实施例的缓冲电路4中，晶体管Tr21的阈值电压Vth2或者与晶体管Tr21的阈值电压Vth2相对应的电压在晶体管Tr21的栅极中被设置为偏移。另外，晶体管Tr22的阈值电压Vth1或者与晶体管Tr22的阈值电压Vth1相对应的电压在晶体管Tr22的栅极中被设置为偏移。结果，缓冲电路4的输出电压上升时间的变化可被减少。
顺便提及，当本实施例的缓冲电路4被应用于例如有机EL显示设备的扫描器的输出级时，迁移率校正时段可由缓冲电路4的输出电压的脉宽定义。这使得可以减少迁移率校正时段的变化，因而发光时在有机EL显示设备中流动的电流的变化可被减少并且亮度的均一性可被提高。
<第四实施例的修改>
在第四实施例中，晶体管Tr24、Tr25、Tr31和Tr32中的每一个是n沟道MOS晶体管，但是这些晶体管Tr24、Tr25、Tr31和Tr32的导电类型全部可被调换。具体而言，如图15所示，晶体管Tr24、Tr25、Tr31和Tr32中的每一个可以是p沟道MOS晶体管。然而在这种情况下，如图16所示，控制信号AZ1、AZ2、AZ4和AZ5的信号波形希望是图14所示的控制信号AZ1、AZ2、AZ4和AZ5的信号波形的翻转。
<应用示例>
图17图示出充当根据上述各个实施例的缓冲电路1至4的应用示例的示例的显示设备100的整个结构的示例。该显示设备100例如包括显示面板110(显示部分)和驱动电路120(驱动部分)。
(显示面板110)
显示面板110包括显示区域110A，在显示区域110A中二维地布置了三种发出各不相同颜色的有机EL元件111R、111G和111B。显示区域110A是通过利用从有机EL元件111R、111G和111B发出的光来显示图像的区域。有机EL元件111R是发出红光的有机EL元件，有机EL元件111G是发出绿光的有机EL元件，并且有机EL元件111B是发出蓝光的有机EL元件。顺便提及，在下文中，有机EL元件111R、111G和111B视情况将被总称为有机EL元件111。
(显示区域110A)
图18图示出显示区域110A内的电路配置的示例，以及稍后将要描述的写入线驱动电路124的示例。在显示区域110A中，分别与各个有机EL元件111配对的多个像素电路112被二维地布置。在本应用示例中，一对有机EL元件111和像素电路112实现一个像素113。更具体的说，如图18所示，一对有机EL元件111R和像素电路112实现一个用于红色的像素113R，一对有机EL元件111G和像素电路112实现一个用于绿色的像素113G，并且一对有机EL元件111B和像素电路112实现一个用于蓝色的像素113B。另外，邻近的三个像素113R、113G和113B实现一个显示像素114。
每个像素电路112例如包括控制在有机EL元件111中流动的电流的驱动晶体管Tr1、将信号线DTL的电压写入到驱动晶体管Tr1中的写入晶体管Tr2以及保持电容Cs，因此每个像素电路112具有2Tr1C电路配置。驱动晶体管Tr1和写入晶体管Tr2各自例如由n沟道MOS薄膜晶体管(TFT)构成。驱动晶体管Tr1或者写入晶体管Tr2可以是p沟道MOSTFT。
在显示区域110A中，多条写入线WSL(扫描线)被按行布置，并且多条信号线DTL被按列布置。另外，在显示区域110A中，多条电源线PSL(被提供有源电压的组件)被沿着写入线WSL按行布置。在每条信号线DTL与每条写入线WSL之间的交叉点附近，设置有一个有机EL元件111。每条信号线DTL被连接到稍后将要描述的信号线驱动电路123的输出端(未示出)，并且被连接到写入晶体管Tr2的漏极电极和源极电极(未示出)中的任一个。每条写入线WSL被连接到稍后将要描述的写入线驱动电路124的输出端(未示出)并且被连接到写入晶体管Tr2的栅极电极(未示出)。每条电源线PSL被连接到稍后将要描述的电源线驱动电路125的输出端(未示出)，并且被连接到驱动晶体管Tr1的漏极电极和源极电极(未示出)中的任一个。写入晶体管Tr2的漏极电极和源极电极中未被连接到信号线DTL的一者(未示出)被连接到驱动晶体管Tr1的栅极电极(未示出)和保持电容Cs的一端。驱动晶体管Tr1的漏极电极和源极电极中未被连接到电源线PSL的一者(未示出)和保持电容Cs的另一端被连接到有机EL元件111的阳极(未示出)。有机EL元件111的阴极(未示出)例如被连接到地线GND。
(驱动电路120)
接着，将参考图17和图18来描述驱动电路120中的每个电路。驱动电路120包括定时发生电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125。
定时发生电路121执行控制，使得图像信号处理电路122、信号线驱动电路123、写入线驱动电路124和电源线驱动电路125以互锁方式操作。例如，定时发生电路121被配置为根据(同步于)从外部输入的同步信号20B向上述电路中的每一个输出控制信号121A。
图像信号处理电路122对从外部输入的图像信号120A进行预定校正，并且将经校正的图像信号122A输出给信号线驱动电路123。作为预定校正，例如存在伽玛校正和过驱动校正。
信号线驱动电路123根据(同步于)控制信号121A的输入将从图像信号处理电路122输入的图像信号122A(信号电压Vsig)施加于每条信号线DTL，从而执行对将要选择的像素113的写入。顺便提及，写入指的是将预定电压施加于驱动晶体管Tr1的栅极。
信号线驱动电路123被配置为例如包括移位寄存器(未示出)，并且包括用于与像素113的每一列相对应的一级的缓冲电路(未示出)。该信号线驱动电路123可以根据(同步于)控制信号121A的输入向每条信号线DTL输出两种电压(Vofs，Vsig)。具体而言，信号线驱动电路123经由与每个像素113相连的信号线DTL向写入线驱动电路124所选择的像素113提供两种电压(Vofs，Vsig)。
这里，偏移电压Vofs是比有机EL元件111的阈值电压Ve1更低的值。另外，信号电压Vsig是对应于图像信号122A的值。信号电压Vsig的最小电压是比偏移电压Vofs更低的值，并且信号电压Vsig的最大电压是比偏移电压Vofs更高的值。
写入线驱动电路124被配置为例如包括移位寄存器(未示出)，并且包括用于与像素113的每一行相对应的每一级的缓冲电路1、缓冲电路2、缓冲电路3或缓冲电路4。该写入线驱动电路124可以根据(同步于)控制信号121A的输入向每条写入线WSL输出两种电压(Vdd，Vss)。具体而言，写入线驱动电路124经由与每个像素113相连的写入线WSL向将要驱动的像素113提供两种电压(Vdd，Vss)，从而控制写入晶体管Tr2。
这里，电压Vdd是等于或者高于写入晶体管Tr2的导通电压的值。Vdd是在消光(extinction)时或在稍后将要描述的阈值校正时从写入线驱动电路124输出的值。Vss是比写入晶体管Tr2的导通电压更低的值，并且也比Vdd更低。
电源线驱动电路125被配置为例如包括移位寄存器(未示出)，并且例如包括用于与像素113的每一行相对应的每一级的缓冲电路(未示出)。该电源线驱动电路125可以根据(同步于)控制信号121A的输入而输出两种电压(VccH，VccL)。具体而言，电源线驱动电路125经由与每个像素113相连的电源线PSL向所要驱动的像素113提供两种电压(VccH，VccL)，从而控制有机EL元件111的发光和消光。
这里，电压VccL是比作为有机EL元件111的阈值电压Ve1和有机EL元件111的阴极电压Vca之和的电压(Ve1+Vca)更低的值。另外，电压VccH是等于或者高于电压(Ve1+Vca)的值。
接下来，将描述根据本应用示例的显示设备100的操作(从消光到发光的操作)的示例。在本应用示例中，包含了对阈值电压Vth或者迁移率μ的变化的校正操作，以使得即使当驱动晶体管Tr1的阈值电压Vth或者迁移率μ随着时间过去而变化时，有机EL元件111的发光亮度也可以保持恒定，而不受这种变化影响。
图19图示出被施加到像素电路112的电压的波形示例，以及驱动晶体管Tr1的栅极电压Vg和源极电压Vs中的每一个的变化的示例。在图19的(A)部分中图示出如下状态，其中信号电压Vsig和偏移电压Vofs被施加于信号线DTL。在图19的(B)部分中图示出如下状态，其中用于导通驱动晶体管Tr1的电压Vdd和用于关断驱动晶体管Tr1的电压Vss被施加于写入线WSL。在图19的(C)部分中图示出如下状态，其中高电压VccH和低电压VccL被施加于电源线PSL。另外，在图19的(D)和(E)部分中图示出如下状态，其中驱动晶体管Tr1的栅极电压Vg和源极电压Vs响应于向电源线PSL、信号线DTL和写入线WSL施加电压而随着时间过去发生变化。
(Vth校正准备时段)
首先，为Vth校正进行准备。具体而言，当写入线WSL的电压是Voff时，信号线DTL的电压是Vsig，并且电源线PSL的电压是VccH时(换言之，当有机EL元件111发光时)，电源线驱动电路125使电源线PSL的电压从VccH降低到VccL(T1)。然后，源极电压Vs变为VccL，并且有机EL元件111停止发光。接下来，信号线驱动电路123使信号线DTL的电压从Vsig切换为Vofs，随后，当电源线PSL的电压是VccH时，写入线驱动电路124使写入线WSL的电压从Voff提高到Von。然后，栅极电压Vg下降到Vofs。此时，在电源线驱动电路125和信号线驱动电路123中，被施加于电源线PSL和信号线DTL的电压(VccL，Vofs)被设置为使得栅极—源极电压Vgs(＝Vofs-VccL)高于驱动晶体管Tr1的阈值电压Vth。
(第一Vth校正时段)
接下来，执行对Vth的校正。具体而言，当信号线DTL的电压是Vofs时，电源线驱动电路125使电源线PSL的电压从VccL提高到VccH(T2)。然后，电流Ids在驱动晶体管Tr1的漏极与源极之间流动，并且源极电压Vs上升。随后，在信号线驱动电路123使信号线DTL的电压从Vofs切换为Vsig之前，写入线驱动电路124使写入线WSL的电压从Von降低到Voff(T3)。然后，驱动晶体管Tr1的栅极进入浮动状态，并且对Vth的校正停止。
(第一Vth校正停止时段)
在其间例如在与先前进行了校正的线(像素)不同的其他线(像素)中停止Vth校正的时段中，信号线DTL的电压被采样。顺便提及，此时，在先前进行了Vth校正的线(像素)中，源极电压Vs低于Vofs-Vth。因此，还是在Vth校正停止时段期间，在先前进行了Vth校正的线(像素)中，电流Ids在驱动晶体管Tr1的漏极与源极之间流动，源极电压Vs上升，并且栅极电压Vg由于经由保持电容Cs进行耦合也上升。
(第二Vth校正时段)
接下来，再次进行Vth校正。具体而言，当信号线DTL的电压是Vofs并且Vth校正有可能时，写入线驱动电路124使写入线WSL的电压从Voff提高到Von，从而使得驱动晶体管Tr1的栅极变为Vofs(T4)。此时，当源极电压Vs低于Vofs-Vth时(当Vth校正尚未完成时)，电流Ids在驱动晶体管Tr1的漏极与源极之间流动，直到驱动晶体管Tr1被截止为止(直到栅极—源极电压Vgs变为Vth为止)。随后，在信号线驱动电路123使信号线DTL的电压从Vofs切换为Vsig之前，写入线驱动电路124使写入线WSL的电压从Von降低到Voff(T5)。然后，驱动晶体管Tr1的栅极进入浮动状态，因而无论信号线DTL的电压幅度如何都可以使栅极—源极电压Vgs保持恒定。
顺便提及，在该Vth校正时段期间，当保持电容Cs被充电为Vth，并且栅极—源极电压Vgs变为Vth时，驱动电路120完成Vth校正。然而，当栅极—源极电压Vgs未达到Vth时，驱动电路120重复Vth校正和Vth校正停止，直到栅极—源极电压Vgs达到Vth为止。
(写入和μ校正时段)
在Vth校正停止时段结束之后，写入和μ校正被执行。具体而言，当信号线DTL的电压是Vsig时，写入线驱动电路124使写入线WSL的电压从Voff提高到Von(T6)，并且使驱动晶体管Tr1的栅极连接到信号线DTL。然后，驱动晶体管Tr1的栅极电压Vg变为信号线DTL的电压Vsig。此时，在该阶段有机EL元件111的阳极电压仍小于有机EL元件111的阈值电压Ve1，并且有机EL元件111截止。因此，电流Ids在有机EL元件111的元件电容(未示出)中流动，因此元件电容被充电并且源极电压Vs因而上升ΔVx，并且栅极—源极电压Vgs变为Vsig+Vth-ΔVx。这样，与写入同时执行μ校正。这里，驱动晶体管Tr1的迁移率μ越大，ΔVx越大。因此，通过使栅极—源极电压Vgs降低ΔVx，每个像素113的迁移率μ的变化可被除去。
(发光时段)
最后，写入线驱动电路124使写入线WSL的电压从Von降低到Voff(T7)。然后，驱动晶体管Tr1的栅极进入浮动状态，电流Ids在驱动晶体管Tr1的漏极和源极之间流动，并且源极电压Vs上升。结果，等于或者高于阈值电压Ve1的电压被施加于有机EL元件111，并且有机EL元件发出期望亮度的光。
在本应用示例的显示设备100中，如上所述，像素电路112受到每个像素113中的开-关控制，并且驱动电流被馈送到每个像素113的有机EL元件111，使得空穴和电子重新组合并且因而发生发光，并且该光被提取到外部。结果，图像被显示在显示面板110的显示区域110A中。
顺便提及，在现有技术的主动矩阵系统的显示设备中，通常如图21所示，扫描电路内的缓冲电路通过使两个反相电路210和220串联连接而构成。然而，在缓冲电路200中，例如如图22中所示，当p沟道MOS晶体管的阈值电压Vth1变化了ΔVth1时，输出OUT的电压Vout的上升时间移动了Δt1。另外，在缓冲电路200中，例如如图23所示，当n沟道MOS晶体管的阈值电压Vth2变化了ΔVth2时，输出OUT的电压Vout的上升时间移动了Δt2。因此，例如存在如下问题，即当输出OUT的电压Vout的上升时间和下降时间发生变化并且迁移率校正时段变化了Δt1+Δt2时，发光时的电流Ids例如如图24所示变化了ΔIds，并且该变化导致亮度的变化。
另一方面，在本应用实例中，根据上述实施例中的每个实施例的缓冲电路1至4被用于写入线驱动电路124的输出级。因此，可以利用缓冲电路1至4的输出电压的脉宽来定义迁移率校正时段。这使得可以减少迁移率校正时段的变化，因而发光时在有机EL元件111中流动的电流Ids的变化可被减少，并且亮度的均一性因而可被提高。
至此，已经通过利用实施例和应用示例描述了本发明，但是本发明不限于这些实施例等并且可被明显修改。
例如，在本应用示例中，根据上述实施例中的每个实施例的缓冲电路1至4被用于写入线驱动电路124的输出级。然而，这些缓冲电路1至4可被用于电源线驱动电路125的输出级而非写入线驱动电路124的输出级，或者可被用于电源线驱动电路125的输出级以及写入线驱动电路124的输出级。
另外，在上述实施例等中，在阈值校正操作前晶体管Tr22的栅极电压只要低于Vdd+Vth1就是可以接受的，并且在阈值校正操作前晶体管Tr21的栅极电压只要高于Vss+Vth2就是可以接受的。因此，当在阈值校正操作前设置晶体管Tr22的栅极电压时，除高电压线路LH2之外的电压线路可被使用。另外，当在阈值校正操作前设置晶体管Tr21的栅极电压时，除低电压线LL路之外的电压线路可被使用。
另外，晶体管Tr21和Tr22的栅极电压是由电容器C21和C31保持的，因此缓冲电路1至4的阈值校正操作可针对每个场执行一次或者每隔若干场执行一次。当缓冲电路1至4的阈值校正操作每隔若干场执行一次时，阈值校正操作的次数可被减少并且低功耗可被实现。
另外，在上述实施例等中，阈值校正操作被执行，直到晶体管Tr21和Tr22的栅极电压稳定为止。然而，阈值校正操作可在晶体管Tr21和Tr22的栅极电压稳定之前停止。例如，在晶体管Tr21的阈值校正操作期间，晶体管Tr21的迁移率μ越高，晶体管Tr21的栅极电压的下降速度越高。因此，在阈值校正操作期间的某一时刻，晶体管Tr21的迁移率μ越高，晶体管Tr21的栅极电压越低，并且晶体管Tr21的迁移率μ越低，晶体管Tr21的栅极电压越高。当阈值校正操作在该时刻停止时，晶体管Tr21的迁移率μ越高，晶体管Tr21的栅极—源极电压Vgs越窄，并且晶体管Tr21的迁移率μ越低，晶体管Tr21的栅极源极电压Vgs越宽。换言之，通过中途停止阈值校正操作，晶体管Tr21的迁移率μ可被校正。这也适用于晶体管Tr22。因此，可以通过中途停止阈值校正操作来校正晶体管Tr21和Tr22中的每一个晶体管的迁移率μ。
本申请包含与2009年12月25日在日本专利厅提交的日本在先专利申请JP 2009-295552中公开的主题有关的主题，该申请的全部内容通过引用而结合于此。
本领域技术人员应当明白，根据设计要求以及其他因素可以发生各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。

Claims (6)

1.一种驱动电路，包括：
互相串联连接并且被插入在高电压线路与低电压线路之间的输入侧反相电路和输出侧反相电路，
其中所述输出侧反相电路包括
具有第一栅极和第二栅极的CMOS晶体管，该CMOS晶体管的漏极被连接到所述高电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧，
MOS晶体管，该MOS晶体管的漏极被连接到所述低电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧，以及
校正电路，该校正电路校正所述CMOS晶体管的两个栅极中的一者或两者的电压。
2.如权利要求1所述的驱动电路，其中，所述校正电路在所述CMOS晶体管的两个栅极中的一者或两者中将与所述CMOS晶体管的阈值电压相对应的电压设置为偏移。
3.如权利要求2所述的驱动电路，其中，所述校正电路包括：
第一晶体管，该第一晶体管的源极或者漏极被连接到所述CMOS晶体管的第一栅极侧，并且所述第一晶体管的源极和漏极中未被连接到所述CMOS晶体管的第一栅极侧的一者被连接到所述高电压线路侧；
第二晶体管，该第二晶体管的源极或者漏极被连接到所述CMOS晶体管的第一栅极侧，并且所述第二晶体管的源极和漏极中未被连接到所述CMOS晶体管的第一栅极侧的一者被连接到所述CMOS晶体管的漏极侧；
第三晶体管，该第三晶体管的源极或者漏极被连接到所述CMOS晶体管的漏极侧，并且所述第三晶体管的源极和漏极中未被连接到所述CMOS晶体管的漏极侧的一者被连接到所述高电压线路侧；以及
第一电容器，该第一电容器的一端被连接到所述CMOS晶体管的第一栅极侧并且其另一端被连接到所述输入侧反相电路的输入侧，并且
所述校正电路在所述CMOS晶体管的第一栅极中将与所述CMOS晶体管的阈值电压相对应的电压设置为偏移。
4.如权利要求2所述的驱动电路，其中，所述校正电路包括：
第四晶体管，该第四晶体管的源极或者漏极被连接到所述CMOS晶体管的第二栅极侧，并且所述第四晶体管的源极和漏极中未被连接到所述CMOS晶体管的第二栅极侧的一者被连接到所述低电压线路侧；
第五晶体管，该第五晶体管的源极或者漏极被连接到所述CMOS晶体管的第二栅极侧，并且所述第五晶体管的源极和漏极中未被连接到所述CMOS晶体管的第二栅极侧的一者被连接到所述CMOS晶体管的源极侧；
第六晶体管，该第六晶体管的源极或者漏极被连接到所述CMOS晶体管的源极侧，并且所述第六晶体管的源极和漏极中未被连接到所述CMOS晶体管的源极侧的一者被连接到所述输出侧反相电路的输出侧；以及
第二电容器，该第二电容器的一端被连接到所述CMOS晶体管的第二栅极侧并且其另一端被连接到所述输入侧反相电路的输出侧。
5.如权利要求2所述的驱动电路，其中，所述校正电路包括：
第五晶体管，该第五晶体管的源极或者漏极被连接到所述CMOS晶体管的第二栅极侧，并且所述第五晶体管的源极和漏极中未被连接到所述CMOS晶体管的第二栅极侧的一者被连接到所述CMOS晶体管的源极侧；
第六晶体管，该第六晶体管的源极或者漏极被连接到所述CMOS晶体管的源极侧，并且所述第六晶体管的源极和漏极中未被连接到所述CMOS晶体管的源极侧的一者被连接到所述输出侧反相电路的输出侧；以及
第二电容器，该第二电容器的一端被连接到所述CMOS晶体管的第二栅极侧并且其另一端被连接到所述输入侧反相电路的输出侧。
6.一种显示设备，包括：
显示部分，该显示部分包括按行布置的多条扫描线、按列布置的多条信号线以及按行和列布置的多个像素；以及
驱动部分，该驱动部分驱动所述像素中的每一个，
其中，所述驱动部分包括各自为每条扫描线设置的多个驱动电路，
所述驱动电路中的每一个包括互相串联连接并且被插入在高电压线路与低电压线路之间的输入侧反相电路和输出侧反相电路，并且所述输出侧反相电路包括
具有第一栅极和第二栅极的CMOS晶体管，该CMOS晶体管的漏极被连接到所述高电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧，
MOS晶体管，该MOS晶体管的漏极被连接到所述低电压线路侧并且其源极被连接到所述输出侧反相电路的输出侧，以及
校正电路，该校正电路校正所述CMOS晶体管的两个栅极中的一者或两者的电压。
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