KR101107163B1 - 주사 구동부 및 이를 이용한 표시 장치 - Google Patents

Abstract

본 발명은 주사 구동부 및 이를 이용한 표시 장치에 관한 것으로서, 구체적으로 본 발명의 일 실시 예에 따른 주사 구동부는 복수의 제1 논리 게이트를 통해 복수의 출력 신호를 생성하는 포함하는 제1 디코더; 및 복수의 주사선 각각의 일단에 연결된 복수의 제1 논리 회로 및 상기 복수의 주사선 각각의 타단에 연결된 복수의 제2 논리 회로를 포함하는 제2 디코더를 포함하고, 상기 복수의 제1 논리 회로 각각은 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 소스 전류를 공급하고, 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 싱크 전류를 공급한다.

Description

주사 구동부 및 이를 이용한 표시 장치{SCAN DRIVER AND DISPLAY DEVICE USING THE SAME}

본 발명은 주사 구동부 및 이를 이용한 표시 장치에 관한 것으로, 더욱 상세하게는 표시 장치의 디지털 구동에 있어서 시모스(CMOS) 트랜지스터 구조를 사용하지 않으면서 고속으로 구동 가능한 주사 구동부 회로를 제안하여 대형의 고해상도 표시 패널에 적용하는 표시 장치에 관한 것이다.

근래에 와서, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 장치로는 액정 표시 장치(Liquid Crystal Display: LCD), 전계 방출 표시 장치(Field Emission Display: FED), 플라즈마 표시 패널(Plasma Display Panel: PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.

평판 표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 이용하여 영상을 표시하는 것으로서, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되고 발광효율, 휘도 및 시야각이 뛰어난 장점이 있어 주목받고 있다.

통상적으로, 유기 발광 표시 장치는 유기 발광 다이오드를 구동하는 방식에 따라 패시브 매트릭스형 유기 발광 표시 장치(PMOLED)와 액티브 매트릭스형 유기 발광 표시 장치(AMOLED)로 분류된다.

패시브 메트릭스형은 양극과 음극을 서로 직교하도록 형성하고 음극 라인과 양극 라인을 선택하여 구동하는 방식이고, 액티브 메트릭스형은 박막 트랜지스터와 커패시터를 각 픽셀 내에 집적하여 커패시터 용량에 의해 전압을 유지하도록 하는 구동 방식이다. 패시브 메트릭스형은 구조가 간단하고 염가이지만 대형 또는 고정밀도의 패널 실현이 곤란하다. 반면, 액티브 메트릭스형은 대형 및 고정밀도의 패널 실현이 가능하지만 그 제어방법이 기술적으로 어렵고 비교적 고가라는 문제가 있다.

해상도, 콘트라스트, 동작속도의 관점에서 단위 화소마다 선택하여 점등하는 액티브 매트릭스형 유기 발광 표시 장치(AMOLED)가 주류가 되고 있다.

액티브 매트릭스형 유기 발광 표시 장치는 일반적으로 매트릭스 형태로 배열되는 화소들, 화소들과 접속된 데이터 선들에 데이터 신호를 전달하는 데이터 구동부, 화소들과 접속된 주사선에 주사 신호를 전달하기 위한 주사 구동부를 구비한다.

아날로그 구동 방식에서 주사 구동부는 수평 기간마다 주사 신호를 순차적으로 공급하면서 라인 단위로 화소들을 선택한다. 데이터 구동부는 주사 신호에 의하여 라인 단위로 선택된 화소들로 데이터 신호를 공급한다. 그러면, 화소들 각각은 데이터 신호에 대응하는 소정의 전류를 유기 발광 다이오드로 공급함으로써 데이터 신호에 대응되는 소정의 화상을 표시한다.

한편, 아날로그 구동 방식과 달리 유기 발광 표시 장치의 디지털 구동은 하나의 프레임을 복수의 서브 프레임으로 나누어서 구동하므로 주사 시간이 짧아져 주사 구동부의 고속 동작이 요구된다.

따라서 대형의 고해상도 표시 패널에서 주사 구동부의 고속 동작을 구현하면서 유기 발광 표시 장치의 제조비용 등을 절감하기 위한 주사 구동부의 회로에 대한 개발이 필요하다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 유기 발광 표시 장치의 디지털 구동에서 짧은 주사 시간 동안 고속으로 구동하여 대형 고해상도 표시 패널에 적용할 수 있는 주사 구동부를 제공하는 데 목적이 있다.

또한 본 발명은 고속 동작을 위하여 시모스(CMOS) 트랜지스터로 구성하는 주사 구동부를 개선하여 시모스 트랜지스터 구조를 사용하지 않으면서도 고속으로 주사 구동이 가능하고 트랜지스터 개수를 줄여 수율이 향상되고 대형 표시 패널에 형성할 수 있는 주사 구동부를 가진 표시 장치를 제공하는데 다른 목적이 있다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 주사 구동부는 복수의 제1 논리 게이트를 통해 복수의 출력 신호를 생성하는 포함하는 제1 디코더; 및 복수의 주사선 각각의 일단에 연결된 복수의 제1 논리 회로 및 상기 복수의 주사선 각각의 타단에 연결된 복수의 제2 논리 회로를 포함하는 제2 디코더를 포함한다.

이때 상기 복수의 제1 논리 회로 각각은 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 소스 전류를 공급하고, 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 싱크 전류를 공급한다.

상기 제1 디코더는, 상기 복수의 제1 논리 게이트로 이루어져 상기 복수의 출력 신호를 생성하는 복수의 제1 서브 디코더를 포함할 수 있다.

또한 상기 제2 디코더는, 상기 복수의 제1 논리 회로를 포함하는 제2 서브 디코더, 및 상기 복수의 제2 논리 회로를 포함하는 제2 서브 디코더를 포함할 수 있다. 이때 상기 제1 논리 회로 및 제2 논리 회로가 하나의 논리 회로쌍을 이루어 제2 논리 게이트를 구현한다. 상기 복수의 논리 회로쌍으로 복수의 제2 논리 게이트를 구현하고, 상기 복수의 화소 각각에 전달되는 복수의 주사 신호를 생성한다.

일 실시 예에 따른 상기 복수의 제1 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 고전위의 제1 전원전압에 대응하는 소스 전류를 대응하는 주사선에 공급한다. 또한 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 저전위의 제2 전원전압에 대응하는 싱크 전류를 상기 대응하는 주사선에 공급한다.

이때 상기 제1 논리 회로 또는 상기 제2 논리 회로의 동작에 의해 주사 신호의 펄스 전압이 결정된다. 상기 제1 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 하이 레벨이고, 상기 제2 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 로우 레벨이 된다.

상기 제1 논리 회로 및 상기 제2 논리 회로에 포함된 복수의 트랜지스터는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터 중에서 선택된 동종의 트랜지스터로 이루어진다.

상기 복수의 트랜지스터는, 주사 신호가 공급되는 화소 회로 소자가 피모스(PMOS)인 경우 피모스(PMOS) 트랜지스터로 이루어진다. 또한 상기 복수의 트랜지스터는, 상기 화소 회로 소자가 엔모스(NMOS)인 경우 엔모스(NMOS) 트랜지스터로 이루어진다.

만일 상기 복수의 트랜지스터가 피모스(PMOS) 트랜지스터로 이루어진 경우, 제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 병렬로 연결되고, 각각의 게이트 전극에 복수의 제1 입력 신호가 전달된다. 또한, 제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 직렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제1 입력 신호의 극성이 반전된 복수의 제1 입력바 신호가 전달된다.

일 실시 예로서 상기 복수의 제1 입력 신호는 제1 디코더의 복수의 출력 신호에 대한 반전 출력 신호이고, 상기 복수의 제1 입력바 신호는 상기 제1 디코더의 복수의 출력 신호일 수 있다.

이때 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리합(OR) 게이트가 된다.

한편, 상기 복수의 트랜지스터가 엔모스(NMOS) 트랜지스터로 이루어진 경우라면, 제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 직렬로 연결되고, 각각의 게이트 전극에 복수의 제2 입력 신호가 전달된다. 또한, 제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 병렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제2 입력 신호의 극성이 반전된 복수의 제2 입력바 신호가 전달된다.

일 실시 예로서 상기 복수의 제2 입력 신호는 제1 디코더의 복수의 출력 신호이고, 상기 복수의 제2 입력바 신호는 상기 제1 디코더의 복수의 출력 신호에 대한 반전 출력 신호일 수 있다.

이때 상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리곱(AND) 게이트가 된다.

본 발명의 일 실시 예에 따른 주사 구동부에서 상기 제1 디코더의 복수의 제1 논리 게이트의 개수는 상기 복수의 주사선의 개수에 따라 결정된다.

상기 복수의 주사선 각각에 연결된 화소 회로 소자가 피모스(PMOS)인 경우 상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리합(OR) 게이트이고, 상기 화소 회로 소자가 엔모스(NMOS)인 경우 상기 제2 논리 게이트는 논리곱(AND) 게이트가 될 수 있다.

상기 목적을 달성하기 위한 본 발명의 표시 장치는, 복수의 주사선에 복수의 주사 신호를 전달하는 주사 구동부; 복수의 데이터 선에 복수의 데이터 신호를 전달하는 데이터 구동부; 상기 복수의 주사선 중 대응하는 주사선 및 상기 복수의 데이터 선 중 대응하는 데이터 선에 각각 연결되고, 상기 주사 신호가 전달될 때 선택되어, 상기 데이터 신호를 전달받아 상기 데이터 신호에 따른 구동 전류로 발광하는 유기 발광 다이오드를 포함하는 복수의 화소를 포함한다. 이때 상기 주사 구동부는, 복수의 제1 논리 게이트를 통해 복수의 출력 신호를 생성하는 포함하는 제1 디코더; 및 복수의 주사선 각각의 일단에 연결된 복수의 제1 논리 회로 및 상기 복수의 주사선 각각의 타단에 연결된 복수의 제2 논리 회로를 포함하는 제2 디코더를 포함한다. 상기 복수의 제1 논리 회로 각각은 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 소스 전류를 공급하고, 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 싱크 전류를 공급한다. 주사 구동부에서 복수의 화소 각각에 공급하는 상기 복수의 주사 신호의 펄스 전압 레벨은 제1 논리 회로와 제2 논리 회로로 이루어진 복수 개의 논리 회로쌍 각각에서 결정된다. 즉, 하나의 논리 회로쌍을 예로 들면, 제1 논리 회로 및 제2 논리 회로 중 어느 하나에 의해 대응하는 주사선에 소정의 전류를 공급하거나 싱크(sink)함으로써 생성되는 주사 신호의 전압 레벨을 결정한다.

본 발명에 의하면 표시 장치의 디지털 구동에서 짧은 주사 시간 동안 고속으로 구동하여 대형 고해상도 표시 패널에 적용할 수 있는 주사 구동부를 제공할 수 있다.

또한 본 발명에 의하면 표시 패널의 제작 공정 시 마스크가 추가되어 제조 원가 상승의 원인이 되는 시모스 트랜지스터 구조를 사용하지 않으면서도 고속으로 구동 가능한 주사 구동부 회로를 이용하고, 트랜지스터 개수를 줄여 표시 패널의 수율을 향상할 수 있어 생산 비용 면에서 경제적인 표시 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시 예에 의한 표시 장치의 블록도.
도 2는 본 발명의 일 실시 예에 의한 주사 구동부의 구조를 나타낸 도면.
도 3은 도 2에 도시된 주사 구동부의 제2 디코더에 전달되는 입력 신호에 따른 구조를 나타낸 도면.
도 4는 본 발명의 일 실시 예에 의한 피모스(PMOS) 트랜지스터로 구현된 주사 구동부의 제2 디코더의 회로도.
도 5는 본 발명의 일 실시 예에 의한 엔모스(NMOS) 트랜지스터로 구현된 주사 구동부의 제2 디코더의 회로도.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

또한, 여러 실시 예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시 예에서 설명하고, 그 외의 실시 예에서는 제1 실시 예와 다른 구성에 대해서만 설명하기로 한다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 의한 표시 장치의 구조를 나타낸 블록도이다.

도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 표시 장치는 표시부(10), 주사 구동부(20), 데이터 구동부(30) 및 제어부(50)를 포함한다.

표시부(10)는 복수의 화소(40)가 행렬의 형태로 배열되고, 각 화소(40) 각각은 데이터 구동부(30)로부터 전달되는 데이터 신호에 따른 구동 전류의 흐름에 대응하는 빛을 발광하는 유기 발광 다이오드(미도시)를 포함한다.

또한 상기 화소 각각에 행 방향으로 형성되고 주사 신호를 전달하는 복수의 주사선(S1 내지 Sn)과, 열 방향으로 형성되고 데이터 신호를 전달하는 복수의 데이터 선(D1 내지 Dm)이 배열된다.

표시부(10)의 동작에 필요한 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS)은 전원 공급부(도면 미도시)로부터 전달된다.

주사 구동부(20)는 표시부(10)에 주사 신호를 인가하는 수단으로서, 주사선(S1 내지 Sn)과 연결되어 복수의 주사 신호 각각을 복수의 주사선 중 대응하는 주사선에 전달한다.

주사 구동부(20)는 제1 디코더(100) 및 두 개의 제2 서브 디코더(210, 220)를 포함한다. 제2 서브 디코더(210, 220)는 제2 디코더를 구성한다.

제1 디코더(100)는 제어부(50)로부터 주사 구동 제어 신호(CONT1)를 전달받아 복수의 입력 신호를 생성하여 두 개의 제2 서브 디코더(210, 220)에 각각 전달한다.

제2 서브 디코더(210, 220)는 상기 복수의 입력 신호를 각각 전달받아 복수의 주사선(S1 내지 Sn) 중 대응하는 주사선에 주사 신호를 생성하여 전달한다.

본 발명의 일 실시 예에서 제1 디코더(100)는 주사 구동부(20)에 포함되도록 구성되었으나, 이에 반드시 제한되는 것은 아니며 다른 실시 예에 따라서 제어부(50) 또는 데이터 구동부(30)에 포함되도록 다양하게 구성될 수 있다.

구체적으로, 제1 디코더(100)로부터 생성되어 전달되는 복수의 입력 신호는 복수의 입력 신호(A,B,C)와 그들 각각에 대한 반전 입력 신호(/A,/B,/C)(이하, 입력바 신호라 함)를 포함한다. 도 1의 실시 예에서 상기 복수의 입력 신호 및 복수의 입력바 신호는 각각 3개로 설정하였으나 이러한 입력 신호의 개수에 반드시 제한되는 것은 아니며 회로 구성에 따라서 다양한 입력 신호가 전달되도록 설정될 수 있음은 물론이다.

도 1을 참조하면, 제2 서브 디코더(210)는 복수의 입력 신호(A,B,C)를 공급받고, 제2 서브 디코더(220)는 복수의 입력바 신호(/A,/B,/C)를 공급받는다.

이때 두 개의 제2 서브 디코더(210, 220)는 복수의 주사선(S1 내지 Sn) 각각의 맞은 편에 서로 대칭되어 배치되고, 제2 서브 디코더(210, 220) 중 어느 하나에서 복수의 주사선(S1 내지 Sn) 각각으로 주사 신호를 생성하여 전달한다.

두 개의 제2 서브 디코더(210, 220)가 표시부(10)에 포함된 복수의 화소 각각에 대응하는 주사 신호를 출력하는 복수의 논리 게이트 회로를 구성한다.

표시부(10)에 포함된 복수의 화소(40) 회로를 구성하는 복수의 트랜지스터가 피모스(PMOS) 트랜지스터인 경우 제2 서브 디코더(210, 220)는 로우 레벨의 펄스를 출력하는 논리합(OR) 게이트로 구성된다. 반면, 복수의 화소(40) 회로를 구성하는 복수의 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우 제2 서브 디코더(210, 220)는 하이 레벨의 펄스를 출력하는 논리곱(AND) 게이트로 구성된다. 구체적인 두 개의 제2 서브 디코더(210, 220)의 기능과 주사 신호의 생성 및 전달 과정은 이하 도 3 내지 도5에서 후술하도록 한다.

데이터 구동부(30)는 표시부(10)에 데이터 신호를 전달하는 수단으로, 제어부(50)로부터 전달받은 데이터 구동 제어 신호(CONT2) 및 영상 데이터 신호(DR, DG, DB)에 따라 복수의 데이터 신호를 생성하여 복수의 데이터 선(D1 내지 Dm)에 전달한다.

복수의 주사 신호 각각이 대응하는 주사선에 전달되는 시점에 동기 되어 상기 복수의 데이터 신호 각각이 복수의 데이터 선(D1 내지 Dm)에 전달되면 데이터 신호에 따른 구동 전류가 화소의 유기 발광 다이오드(도면 미도시)로 흘러 발광하게 된다.

제어부(50)는 주사 구동부(20) 및 데이터 구동부(30)와 연결되고, 외부로부터의 영상 신호(R, G, B), 동기 신호(Hsync, Vsync), 클럭 신호(MCLK)를 전달받아 주사 구동부(20) 및 데이터 구동부(30)를 제어하는 제어 신호를 생성하여 각각 전달한다.

제어부(50)는 적색(R), 청색(B), 녹색(G) 각각의 계조 데이터를 포함하는 RGB 영상 신호(RGB Image signal)를 입력받아 영상 데이터 신호(DR, DG, DB)를 생성하여 데이터 구동부(30)에 전달한다.

본 발명의 일 실시 예에 따른 주사 구동부(20)는 하나의 프레임을 여러 개의 서브 프레임으로 나누어서 구동하는 디지털 구동의 표시 장치에 포함되는 주사 구동부(20)로서 도 2에서 그 구조를 나타내었다.

도 2는 본 발명의 일 실시 예에 의한 주사 구동부(20)의 구조를 나타낸 도면이다. 도 2에서는 설명의 편의를 위해 복수의 주사선(S1 내지 Sn) 중 첫 번째 내지 다섯 번째 주사선(S1, S2, S3, S4, S5)에 주사 신호를 생성하여 전달하기 위한 과정을 설명하기 위한 부분으로 한정하여 나타내었다.

도 2에 도시된 본 발명의 일 실시 예에 따른 주사 구동부(20)는 복수의 제1 서브 디코더(110,120,130)를 포함하는 제1 디코더(100), 및 복수의 제1 서브 디코더(110,120,130)로부터 각각 출력된 복수의 출력 신호 중 대응하는 출력 신호를 전달받아 논리 연산하는 제2 디코더(200)를 포함한다. 제2 디코더(200)는 도 1에서 설명한 바와 같이 두 개의 제2 서브 디코더(210, 220)로 구성된다.

복수의 제1 서브 디코더(110,120,130) 각각은 복수의 제1 논리 게이트로 구성될 수 있다. 한편, 제2 디코더(200)는 두 개의 제2 서브 디코더(210, 220)로 구성되는 복수의 제2 논리 게이트를 포함할 수 있다.

제1 논리 게이트 및 제2 논리 게이트는 논리합(OR) 게이트 또는 논리곱(AND) 게이트로 구현될 수 있으나 그 구성에 반드시 제한되는 것은 아니다.

도 2의 실시 예에서 제1 디코더(100)를 구성하는 복수의 제1 서브 디코더(110,120,130) 각각은 각각 3 개의 입력 신호를 전달받아 8 개 또는 5 개의 출력 신호를 전달한다. 즉, 제1 서브 디코더 130 및 120은 3 by 8 디코더이며 제1 서브 디코더 110은 3 by 5 디코더일 수 있다. 그러나 복수의 제1 서브 디코더에서 입력 신호가 공급되는 입력 단자의 개수 및 출력 신호가 전달되는 출력 단자의 개수는 도 2의 실시 예에 한정되지 않고 다양하게 조정할 수 있음은 물론이다.

구체적으로 도 2에 도시된 복수의 제1 서브 디코더(110,120,130) 중 제1 서브 디코더 130은 3 개의 입력 신호 a1, a2, a3를 입력받아 8 개의 출력 신호 A1 내지 A8를 출력한다. 제1 서브 디코더 120은 3 개의 입력 신호 a4, a5, a6을 입력받아 8 개의 출력 신호 B1 내지 B8를 출력한다. 마지막으로 제1 서브 디코더 110은 3 개의 입력 신호 a7, a8, a9를 입력받아 5 개의 출력 신호 C1 내지 C5를 출력한다.

제1 디코더(100)에 포함되는 복수의 제1 서브 디코더 각각은 출력 신호가 전달되는 출력 단자의 개수만큼 논리 게이트를 포함할 수 있다. 즉, 도 2의 실시 예에서 제1 서브 디코더 130 및 120은 8개의 논리합(OR) 게이트로 구성될 수 있고, 제1 서브 디코더 110은 5개의 논리합(OR) 게이트로 구성될 수 있다.

여기서 각각의 제1 서브 디코더 110, 120, 130에 포함되는 논리 게이트들의 개수는 주사 구동부(20)에 접속되는 복수의 주사선의 개수에 의하여 결정될 수 있다. 예를 들어 도 2에서 복수의 제1 서브 디코더 110, 120, 130에 포함된 논리합(OR) 게이트의 수는 각각 5개, 8개, 8개로서 모두 21개인데, 이는 320개(5x8x8=320)의 주사선들로 주사 신호를 공급하기 위하여 결정된 논리합(OR) 게이트의 개수이다.

제2 디코더(200)는 복수의 제1 서브 디코더 110, 120, 130로부터 출력된 복수의 출력 신호 중 대응하는 출력 신호를 각각 하나씩 순차적으로 입력 신호로 전달받는다.

구체적으로 하나의 주사선에 공급되는 주사 신호를 생성하기 위하여 제2 디코더(200)는 복수의 제1 서브 디코더 110, 120, 130로부터 출력된 출력 신호를 각각 하나씩 선택적으로 전달받고, 상기 출력 신호에 대한 반전 신호(입력바 신호) 각각 역시 입력 신호로 전달받는다. 도 2의 실시 예에서 제2 디코더(200)는 복수의 제1 서브 디코더 110, 120, 130로부터 각각 출력된 하나의 출력 신호들과 그에 대한 반전 신호를 입력 신호로 전달받게 되므로 모두 6개의 입력 신호(3개의 입력 신호 및 3개의 입력바 신호)를 공급받게 된다.

일례로, 첫 번째 주사선에 공급하는 주사 신호를 생성하기 위해서 제2 디코더(200)는 제1 서브 디코더 130의 8 개의 출력 신호 중 A1, 제1 서브 디코더 120에서 출력된 8 개의 출력 신호 중 B1, 및 제1 서브 디코더 110에서 출력된 5 개의 출력 신호 중 C1을 각각 선택하여 입력 신호로 전달받는다. 아울러 제2 디코더(200)는 A1, B1, C1 각각에 대한 반전 신호 /A1, /B1, /C1을 입력바 신호로 전달받는다. 이러한 방식으로 제2 디코더(200)는 제1 서브 디코더 110, 120, 130로부터 복수의 출력 신호를 순차로 전달받는다.

도 2의 실시 예에서 제2 디코더(200)를 구성하는 제2 서브 디코더를 구체적으로 도시하지 않았으나, 제2 디코더(200)는 제1 서브 디코더 110, 120, 130에서 출력된 출력 신호 각각을 그대로 입력 신호로 전달받는 제2 서브 디코더와 상기 출력 신호에 대한 반전 신호를 입력바 신호로 전달받는 제2 서브 디코더로 구성된다.

상기 복수의 입력바 신호는 제1 서브 디코더 110, 120, 130에서 출력된 출력 신호를 각각 전달받아 인버터를 접속시켜 생성할 수 있다.

제2 디코더(200)는 복수의 제2 논리 게이트로 구현될 수 있다. 구체적으로 상기 복수의 입력 신호가 공급되는 제2 서브 디코더와 상기 복수의 입력바 신호가 공급되는 제2 서브 디코더가 복수의 제2 논리 게이트를 구성할 수 있다.

복수의 제2 논리 게이트는 화소를 구성하는 트랜지스터의 종류에 따라 논리합(OR) 게이트거나 또는 논리곱(AND) 게이트일 수 있다.

제2 디코더(200)를 구성하는 복수의 제2 논리 게이트는 전달받은 입력 신호 또는 입력바 신호 각각을 논리 연산하여 복수의 주사 신호를 생성한다.

두 개의 제2 서브 디코더를 포함하는 제2 디코더(200)의 구체적인 구성은 도 3의 도면으로 나타내었다.

도 3은 도 2에 도시된 주사 구동부(20)의 제2 디코더(200)에 전달되는 입력 신호 및 입력바 신호에 따른 구조를 나타낸 도면이다. 도 3에서는 설명의 편의성을 위하여 주사 구동부(20)에 연결된 복수의 주사선 중 첫 번째 주사선(S1)부터 다섯 번째 주사선(S5)만을 도시하였다.

도 3의 실시 예에 의하면, 제2 디코더(200)는 두 개의 제2 서브 디코더(210, 220)를 포함한다. 구체적으로 제2 서브 디코더(210)는 제1 디코더(100)의 복수의 제1 서브 디코더에서 각각 출력된 출력 신호를 그대로 입력 신호로 전달받는다. 또한 제2 서브 디코더(220)는 상기 출력 신호 각각에 대한 반전 신호를 입력바 신호로 전달받는다. 그러나 이러한 구성은 일 실시 예일 뿐이고 입력 신호와 입력바 신호가 입력되는 순서 및 구성은 다른 실시 예에 따라 달라질 수 있다.

도 3에서 제2 서브 디코더 210와 제2 서브 디코더 220는 복수의 주사선 각각의 양단에 대칭적으로 접속되어 있다. 하나의 주사선을 공유하면서 접속된 제2 서브 디코더 210와 제2 서브 디코더 220는 하나의 제2 논리 게이트를 구현한다.

좀더 구체적으로 제2 서브 디코더 210는 3개의 입력 신호가 입력되는 논리 회로(G1, G2...)를 복수 개 포함한다. 또한, 제2 서브 디코더 220는 3개의 입력 신호에 대한 입력바 신호가 입력되는 논리 회로(G10, G20...)를 복수 개 포함한다. 표시부(10)에 포함된 복수의 화소 행이 n 개인 경우 복수의 주사선은 n개이므로 상기 n개의 주사선 각각에 연결되는 제2 서브 디코더 210의 논리 회로 및 제2 서브 디코더 220의 논리 회로 각각의 개수는 n개가 된다.

도 3의 실시 예에서, 첫 번째 주사 신호는 제2 서브 디코더(210, 220)에 각각 포함된 첫 번째 논리 회로 G1 및 논리 회로 G10에 의해 생성되어 첫 번째 주사선(S1)에 공급된다. 제2 서브 디코더 210에 포함된 첫 번째 논리 회로(G1)의 입력 신호는 A1, B1, C1이고, 제2 서브 디코더 220에 포함된 첫 번째 논리 회로(G10)의 입력 신호는 A1, B1, C1 각각의 입력바 신호인 /A1, /B1, /C1이다. 따라서, 첫 번째 주사선(S1)에 전달되는 주사 신호는, 논리 회로 G1 및 G10의 회로 구성에 따라 입력 신호 및 입력바 신호에 대응하는 출력 신호로 결정된다.

이러한 방식으로 마지막 화소 행(n 번째 화소 행)에 연결되는 주사선(Sn)으로 주사 신호를 생성하여 전달하는 n 번째 제2 논리 게이트에 이르기까지 순차적으로 복수의 제2 논리 게이트를 포함하는 제2 디코더(200)가 구성된다.

제2 논리 게이트가 두 개의 논리 회로로 구성되고, 공급되는 입력 신호 및 입력바 신호에 따라 전류를 싱크하거나 전류를 공급함으로써 출력되는 주사 신호의 전압 펄스를 제어하게 된다.

도 3의 실시 예와 같은 주사 구동부(20)는 제1 디코더(100) 및 두 개의 제2 서브 디코더(210, 220)로 나누어서 주사 신호를 생성하므로, 표시 장치의 아날로그 구동 방식의 순차 구동 방식에 비하여 비순차(random)적인 구동 방식에 유용하다. 특히 디지털 구동 방식에서 랜덤하게 주사 신호를 생성하려면 일정 주기의 클럭을 이용하는 순차 구동 방식으로는 제한이 있는데, 본 발명의 일 실시 예에 따른 주사 구동부(20)에 의하면 단계적으로 2 이상의 디코더를 이용하여 주사 신호를 생성하므로 이러한 문제점이 해결될 수 있다.

한편, 주사 구동부의 디코더의 논리합 게이트 또는 논리곱 게이트를 시모스(CMOS) 박막 트랜지스터 회로로 구현하는 경우, 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터의 푸쉬앤풀(push and pull) 구조로 되어 있어 고속 동작이 가능하게 되지만 시모스(CMOS) 트랜지스터 공정 시 추가되는 마스크(mask) 수가 제품의 원가 상승의 원인이 된다. 이를 해결하기 위한 방편으로 마스크 수를 줄이기 위하여 엔모스(NMOS) 또는 피모스(PMOS) 트랜지스터로 논리 게이트를 구성하면 소형의 저해상도 표시 장치의 표시 패널에서는 구동이 가능하나 대면적 고해상도 표시 패널에서는 동작 속도의 한계에 부딪히는 문제가 발생한다.

본 발명의 일 실시 예에 따른 주사 구동부(20)는 엔모스(NMOS) 또는 피모스(PMOS) 트랜지스터로 논리 게이트를 구성하므로 마스크 수를 줄일 수 있으며, 동시에 두 개의 논리 회로가 하나의 논리 게이트를 구성하여 전류를 싱크하거나 공급하면서 푸쉬앤풀(push and pull) 구조로 동작하므로 고속 동작이 가능하여 상기 문제점을 모두 해결할 수 있다. 또한 상기 논리 회로는 1단의 증폭 회로로 구성되므로 전달지연시간(propagation delay time)이 작은 장점이 있다.

본 발명의 일 실시 예에서 상기 제2 논리 게이트의 종류는 화소에 포함되는 트랜지스터의 종류에 따라 결정될 수 있다.

만일 표시부(10)를 구성하는 복수의 화소 각각에 포함되는 트랜지스터가 PMOS인 경우, 제2 논리 게이트는 상기 TFT 소자를 턴 온 시키기 위하여 소정의 저전압 레벨의 로우 펄스를 가지는 주사 신호를 생성하여 전달하는 논리합(OR) 게이트로 구현될 수 있다. 한편, 복수의 화소 각각에 포함되는 트랜지스터가 NMOS인 경우, 제2 논리 게이트는 상기 TFT 소자를 턴 온 시키기 위하여 소정의 고전압 레벨의 하이 펄스를 가지는 주사 신호를 생성하여 전달하는 논리곱(AND) 게이트로 구현될 수 있다.

제2 서브 디코더(210, 220)에 각각 포함되는 복수의 논리 회로의 구성을 통한 주사 신호의 생성 및 전달 과정은 도 4 및 도 5의 회로도를 통해 더욱 구체적으로 설명하기로 한다.

도 4는 도 2에 따른 주사 구동부(20)의 제2 디코더(200)에 포함된 제2 논리 게이트를 피모스(PMOS) 트랜지스터로 구현한 논리합 게이트의 회로도이다.

도 5는 도 2에 따른 주사 구동부(20)의 제2 디코더(200)에 포함된 제2 논리 게이트를 엔모스(NMOS) 트랜지스터로 구현한 논리곱 게이트의 회로도이다.

도 4 및 도 5에 도시된 화소(40)는 표시부(10)의 복수의 화소 중 n 번째 화소 행 및 m 번째 화소 열에 해당하는 화소를 대표적으로 나타내었다.

도 4 및 도 5에 도시된 화소(40)로 주사 신호를 생성하여 공급하는 주사 구동부(20)로서 특히 제2 디코더(200)를 도시한 것인데, 구체적으로 주사선(Sn)의 양 단에 연결된 제2 서브 디코더(210) 및 제2 서브 디코더(220)를 나타낸 것이다. 좀더 구체적으로는 도 4 및 도 5에 도시된 주사 구동부(20)는 n 번째 화소 행에 연결된 주사선(Sn)의 양 단에 연결된 제2 서브 디코더(210)의 논리 회로 및 제2 서브 디코더(220)의 논리 회로로 구성된다.

도 4를 참조하면, 화소(40)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 스토리지 커패시터(Cst), 및 유기 발광 다이오드(OLED)로 구성된다.

도 5에 도시된 화소(40)의 회로도는 도 4와 동일하지만, 도 4의 회로도를 구성하는 트랜지스터는 PMOS로 구현되었고, 도 5의 회로도를 구성하는 트랜지스터는 NMOS로 구현된다.

따라서, 도 4를 위주로 화소(40)의 회로 구성을 설명하기로 한다.

구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 드레인 전극에 연결된 게이트 전극, 제1 전원전압(ELVDD)에 연결된 소스 전극, 및 유기 발광 다이오드(OLED)의 애노드 전극에 연결된 드레인 전극을 포함한다.

스위칭 트랜지스터(T2)는 n 번째 화소 행에 연결된 주사선(Sn)의 제1 노드(N1)에 연결된 게이트 전극, 복수의 데이터 선 중 대응하는 데이터 선(Dm)에 연결된 소스 전극, 스토리지 커패시터(Cst)의 일단과 구동 트랜지스터(T1)의 게이트 전극이 연결된 접점에 연결된 드레인 전극을 포함한다.

스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극에 연결된 일단과, 제1 전원전압(ELVDD)에 연결된 타단을 포함한다. 그래서 데이터 신호(data[m])에 따른 데이터 전압이 구동 트랜지스터(T1)의 게이트 전극에 인가되는 동안 구동 트랜지스터(T1)의 게이트 전극 및 소스 전극 간의 전압 차(Vgs)를 유지한다. 구동 트랜지스터(T1)의 게이트 전극 및 소스 전극 간의 전압 차(Vgs)는 데이터 신호(data[m])와 제1 전원전압(ELVDD)의 전압 차이고, 해당 전압 차에 따라 구동 트랜지스터(T1)에 구동 전류가 흐른다.

유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)의 드레인 전극에 연결된 애노드 전극과, 접지되거나 또는 제1 전원전압(ELVDD)보다 낮은 구동 전원 전압에 연결된 캐소드 전극을 포함한다. 구동 트랜지스터(T1)가 턴 온 되어 제1 전원전압(ELVDD)으로부터의 전류 경로가 형성되면, 유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)의 게이트 전극 및 소스 전극 간의 전압 차(Vgs)에 따른 구동 전류로 발광한다.

데이터 신호(data[m])는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 구동 트랜지스터(T1)에 전달되는데, 스위칭 트랜지스터(T2)의 스위칭 동작은 n 번째 주사선(Sn)에 전달되는 주사 신호(scan[n])에 따라 제어된다.

도 4의 실시 예에서 화소(40)를 구성하는 TFT 소자는 피모스(PMOS) 트랜지스터로 구성되므로, 주사 신호(scan[n])가 스위칭 트랜지스터(T2)의 게이트 전극에 로우 전압 레벨의 펄스로 전달되어야 스위칭 트랜지스터(T2)가 턴 온 되어 화소(40)가 동작하게 된다.

따라서, 제2 서브 디코더(210)의 논리 회로에 포함된 TFT가 모두 턴 온 되고 제2 서브 디코더(220)의 논리 회로에 포함된 TFT가 모두 턴 오프 되어야 주사 신호(scan[n])가 로우 레벨의 펄스로 인가된다. 그 외의 조건은 모두 주사 신호(scan[n])가 하이 레벨의 펄스로 인가되므로, 제2 서브 디코더(210)의 논리 회로 및 제2 서브 디코더(220)의 논리 회로로 구현되는 제2 논리 게이트는 논리합(OR) 게이트이다.

제2 서브 디코더(210)의 논리 회로 및 제2 서브 디코더(220)의 논리 회로를 구성하는 트랜지스터는 피모스(PMOS) 트랜지스터로 구성된다.

구체적으로 제2 서브 디코더(220)의 논리 회로는, 제1 전원전압(VDD)과 제1 노드(N1) 사이에 병렬로 연결된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 포함한다. 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3) 각각은 입력 신호가 전달되는 게이트 전극, 제1 전원전압(VDD)이 인가되는 소스 전극, 및 제1 노드(N1)에 연결된 드레인 전극을 포함한다.

제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)의 게이트 전극 각각에 입력되는 3개의 입력 신호는 도 2에서 상술한 바와 같이 제1 디코더(100)로부터 출력된 출력 신호에 대한 반전 신호인 입력바 신호이다. 즉, 제1 디코더(100)에서 출력된 제1 입력신호(A), 제2 입력신호(B), 및 제3 입력신호(C)가 반전된 제1 입력바 신호(/A), 제2 입력바 신호(/B), 제3 입력바 신호(/C)이다.

한편 제2 서브 디코더(210)의 논리 회로는 제1 노드(N1)와 제2 전원전압(VSS) 사이에 직렬로 연결된 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)를 포함한다. 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6) 각각은 입력 신호가 전달되는 게이트 전극을 가진다.

제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6) 각각은 순차적으로 직렬로 연결되는데, 제4 트랜지스터(M4)의 소스 전극이 제1 노드에 연결되고, 제4 트랜지스터(M4)의 드레인 전극은 제5 트랜지스터(M5)의 소스 전극과 연결된다. 또한 제5 트랜지스터(M5)의 드레인 전극은 제6 트랜지스터(M6)의 소스 전극과 연결되고, 제6 트랜지스터(M6)의 드레인 전극은 제2 전원전압(VSS)와 연결되어 있다.

제1 전원전압(VDD)은 소정의 하이 레벨 전압이고, 제2 전원전압(VSS)은 소정의 로우 레벨 전압이다.

제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)의 게이트 전극 각각에 입력되는 3개의 입력 신호는 제1 디코더(100)로부터 출력된 출력 신호인 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C)이다.

제2 서브 디코더(210, 220)의 논리 회로간의 동작 과정을 논리합 게이트의 진리표를 참조하여 설명하기로 한다.

논리합 게이트의 진리표는 다음과 같다.

제1 입력신호(A)	제2 입력신호(B)	제3 입력신호(C)	scan[n]
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	1

먼저, 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 중 어느 하나가 하이 레벨 전압으로 설정되면 제2 서브 디코더(220)의 논리 회로의 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)의 각 게이트 전극에 입력되는 신호들은 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C)가 반전된 제1 입력바 신호(/A), 제2 입력바 신호(/B), 제3 입력바 신호(/C)이므로 어느 하나가 로우 레벨 전압으로 설정되어 입력된다.

따라서, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)는 그 중 어느 하나의 트랜지스터가 턴 온 될 수 있다. 그러면 제1 전원전압(VDD)이 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3) 중 턴 온 된 트랜지스터를 통해 제1 노드(N1)에 하이 레벨 전압으로 전달된다. 즉, 제1 전원전압(VDD)에 따른 전류가 제1 노드(N1)에 공급된다.

이와 동시에 제2 서브 디코더(210)의 논리 회로에 포함되는 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)의 각 게이트 전극으로 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C)가 전달된다. 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 중 어느 하나가 하이 레벨 전압으로 설정되었으므로 직렬로 연결된 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)는 그 중에서 적어도 하나가 턴 오프 되어 제2 서브 디코더(210)의 논리 회로는 동작하지 않는다.

결국 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 중 어느 하나가 하이 레벨 전압으로 설정되면, 주사선(sacn[n])에 연결된 제1 노드(N1)의 전압은 제1 전원전압(VDD)의 하이 레벨 전압으로 유지되고 주사선(Sn)을 통해 전달되는 주사 신호(sacn[n])는 하이 펄스를 가진다.

이러한 하이 펄스의 주사 신호(sacn[n])가 전달되는 화소(40)의 스위칭 트랜지스터(T2)는 턴 오프 되므로 화소(40)의 유기 발광 다이오드(OLED)는 발광하지 않는다.

만일, 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 모두가 로우 레벨 전압으로 설정되면 제2 서브 디코더(220)의 논리 회로의 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)의 각 게이트 전극에 입력되는 신호들인 제1 입력바 신호(/A), 제2 입력바 신호(/B), 제3 입력바 신호(/C) 모두가 하이 레벨 전압으로 설정되어 입력된다.

따라서, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)는 모두 턴 오프 된다. 그러면 제1 전원전압(VDD)은 제1 노드(N1)로 전달되지 않는다.

이와 동시에 제2 서브 디코더(210)의 논리 회로에 포함되는 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)의 각 게이트 전극으로 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C)가 전달된다. 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 모두가 로우 레벨 전압으로 설정되었으므로 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)는 모두 턴 온 되어 로우 전압 레벨인 제2 전원전압(VSS)이 제1 노드(N1)에 인가된다. 즉, 제2 전원전압(VSS)에 따른 전류를 제1 노드(N1)로부터 싱크하게 된다.

결국 제1 입력신호(A), 제2 입력신호(B), 제3 입력신호(C) 모두를 로우 레벨 전압으로 설정하면, 제1 노드(N1)의 전압은 로우 레벨 전압으로 유지되고 주사선(Sn)을 통해 전달되는 주사 신호(sacn[n])는 로우 펄스를 가진다.

이러한 로우 펄스의 주사 신호가 전달되는 화소(40)의 스위칭 트랜지스터(T2)는 턴 온 되고 화소(40)의 유기 발광 다이오드(OLED)는 대응하는 데이터 전압에 따른 구동전류로 발광하게 된다.

도 4에서는 3개의 입력을 가지는 논리합(OR) 게이트를 도시하였지만, 본 발명은 이에 한정되지 않으며 제2 서브 디코더(210)의 논리 회로 또는 제2 서브 디코더(220)의 논리 회로에 포함되는 트랜지스터들의 수를 조절하여 입력의 수를 제어할 수 있음은 물론이다.

도 4의 실시 예에 따른 주사 구동부(20)의 논리합 게이트에 의하면, 주사 신호(sacn[n])를 하이 펄스로 생성하는 경우는 제2 서브 디코더(220)의 논리 회로의 3개의 피모스 트랜지스터 중 적어도 하나를 턴 온 시켜 제1 전원전압(VDD)에 대응하는 소스 전류(source current)를 제1 노드(N1)에 공급하고, 반면에 주사 신호(sacn[n])를 로우 펄스로 생성하는 경우는 제2 서브 디코더(210)의 논리 회로의 3개의 피모스 트랜지스터 모두를 턴 온 시켜 제1 노드(N1)에 싱크 전류(sink current)를 흘리게 된다.

따라서, 본 발명의 일 실시 예에 따른 주사 구동부(20)는 두 개의 제2 서브 디코더를 포함하여 입력 신호에 따라 소스 전류 또는 싱크 전류를 흘리도록 제어하는 구조이다. 즉, 복수의 주사선 중 대응하는 주사선과 대응하는 화소가 접속하는 노드에 소스 전류 또는 싱크 전류를 흘려 상기 노드의 전압을 상승 또는 하강하게 하는 푸쉬앤풀(push-pull) 구조로 상기 대응하는 주사선에 주사 신호를 생성하여 전달할 수 있으므로 고속 동작이 가능하다.

또한 제2 서브 디코더(210, 220)의 각 논리 회로는 1단 증폭 회로이므로 전달지연시간(propagation delay time)이 적어 주사 속도가 개선되는 효과를 얻을 수 있다.

한편, 엔모스(NMOS) 트랜지스터로 구성된 도 5의 실시 예에 따른 화소(40)는 스위칭 트랜지스터(TR2)와 구동 트랜지스터(TR1)의 게이트 전극에 전달되는 전압 레벨이 하이 레벨일 때 턴 온 되어 동작한다.

화소(40)의 스위칭 트랜지스터(TR2)의 게이트 전극에 전달되는 주사 신호(scan[n])가 하이 전압 레벨의 펄스를 전달할 때 스위칭 트랜지스터(TR2)가 턴 온 되어 화소(40)를 동작시킨다.

따라서, 제2 서브 디코더(220)의 논리 회로에 포함된 TFT가 모두 턴 온 되고 제2 서브 디코더(210)의 논리 회로에 포함된 TFT가 모두 턴 오프 되어야 주사 신호(scan[n])가 하이 레벨의 펄스로 인가된다. 그 외의 조건은 모두 주사 신호(scan[n])가 로우 레벨의 펄스로 인가되므로, 도 5에서 제2 서브 디코더(210)의 논리 회로 및 제2 서브 디코더(220)의 논리 회로로 구현되는 제2 논리 게이트는 논리곱(AND) 게이트다.

제2 서브 디코더(210)의 논리 회로 및 제2 서브 디코더(220)의 논리 회로를 구성하는 트랜지스터들은 엔모스(NMOS) 트랜지스터로 구성된다.

구체적으로 제2 서브 디코더(220)의 논리 회로는 제1 전원전압(VDD)과 제2 노드(N2) 사이에 직렬로 연결된 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)를 포함한다. 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13) 각각은 입력 신호가 전달되는 게이트 전극을 가진다.

제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13) 각각은 순차적으로 직렬로 연결되는데, 제1 트랜지스터(M11)의 소스 전극이 제1 전원전압(VDD)에 연결되고, 제1 트랜지스터(M11)의 드레인 전극은 제2 트랜지스터(M12)의 소스 전극과 연결된다. 또한 제2 트랜지스터(M12)의 드레인 전극은 제3 트랜지스터(M13)의 소스 전극과 연결되고, 제3 트랜지스터(M13)의 드레인 전극은 제2 노드(N2)와 연결되어 있다.

제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)의 게이트 전극 각각에 입력되는 3개의 입력 신호는 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z)로서, 이들 3개의 입력 신호는 도 2의 주사 구동부의 제1 디코더(100)를 구성하는 제1 서브 디코더(110,120,130)로부터 각각 출력된 신호이다.

한편, 제2 서브 디코더(210)의 논리 회로는 제2 노드(N2)와 제2 전원전압(VSS) 사이에 병렬로 연결된 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)를 포함한다. 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16) 각각은 입력 신호가 전달되는 게이트 전극, 제2 노드(N2)에 연결된 소스 전극, 및 제2 전원전압(VSS)에 연결된 드레인 전극을 포함한다.

제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)의 게이트 전극 각각에 입력되는 3개의 입력 신호는 제2 서브 디코더(220)의 논리 회로의 입력 신호, 즉, 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z)가 반전된 제4 입력바 신호(/X), 제5 입력바 신호(/Y), 제6 입력바 신호(/Z)이다.

제2 서브 디코더(210, 220)의 각 논리 회로의 동작 과정을 논리곱 게이트의 진리표를 참조하여 설명하기로 한다.

논리곱 게이트의 진리표는 다음과 같다.

제4 입력신호(X)	제5 입력신호(Y)	제6 입력신호(Z)	scan[n]
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	0
1	1	1	1

먼저, 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 중 어느 하나가 로우 레벨 전압으로 설정되면 제2 서브 디코더(220)의 논리 회로의 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)의 각 게이트 전극에 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z)가 전달된다. 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 중 어느 하나가 로우 레벨 전압으로 설정되었으므로 직렬로 연결된 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)는 그 중에서 적어도 하나가 턴 오프 되어 제2 서브 디코더(220)의 논리 회로가 동작하지 않는다.

이와 동시에 제2 서브 디코더(210)의 논리 회로에 포함되는 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)의 각 게이트 전극으로 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z)가 반전된 제4 입력바 신호(/X), 제5 입력바 신호(/Y), 제6 입력바 신호(/Z)가 전달된다. 이 때 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 중 어느 하나가 로우 레벨 전압으로 설정되었으므로, 반전된 제4 입력바 신호(/X), 제5 입력바 신호(/Y), 제6 입력바 신호(/Z) 중 어느 하나는 하이 레벨 전압으로 설정된다. 따라서 엔모스 트랜지스터로 구성된 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)는 그 중 적어도 하나가 턴 온 될 수 있다. 그러면 제2 전원전압(VSS)이 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16) 중 턴 온 된 트랜지스터를 통해 제2 노드(N2)에 로우 레벨 전압으로 전달된다. 즉, 제2 전원전압(VSS)에 따른 전류를 제2 노드(N2)로부터 싱크한다.

결국 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 중 어느 하나가 로우 레벨 전압으로 설정되면, 제2 노드(N2)의 전압은 제2 전원전압(VSS)의 로우 레벨 전압으로 유지되고 주사 신호(sacn[n])는 로우 펄스를 가진다.

이러한 로우 펄스의 주사 신호가 전달되는 화소(40)의 스위칭 트랜지스터(TR2)는 턴 오프 되므로 화소에 포함된 유기 발광 다이오드(OLED)는 발광하지 않는다.

만일, 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 모두가 하이 레벨 전압으로 설정되면 제2 서브 디코더(220)의 논리 회로의 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)의 각 게이트 전극에 입력되는 신호들은 모두가 하이 레벨 전압으로 설정되어 입력된다.

따라서, 엔모스 트랜지스터인 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)는 모두 턴 온 된다. 그러면 제1 전원전압(VDD)은 제1 트랜지스터(M11), 제2 트랜지스터(M12), 및 제3 트랜지스터(M13)를 거쳐 제2 노드(N2)에 인가된다. 즉, 제1 전원전압(VDD)에 따른 전류가 제2 노드(N2)에 공급된다.

이와 동시에 제2 서브 디코더(210)의 논리 회로에 포함되는 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)의 각 게이트 전극으로 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z)가 반전된 제4 입력바 신호(/X), 제5 입력바 신호(/Y), 제6 입력바 신호(/Z)가 전달된다. 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 모두가 하이 레벨 전압으로 설정되었으므로 반전된 제4 입력바 신호(/X), 제5 입력바 신호(/Y), 제6 입력바 신호(/Z) 모두는 로우 레벨 전압으로 설정된다. 따라서, 제4 트랜지스터(M14), 제5 트랜지스터(M15), 및 제6 트랜지스터(M16)는 모두 턴 오프 되어 제2 전원전압(VSS)이 제2 노드(N2)에 전달되지 않는다.

결국 제4 입력신호(X), 제5 입력신호(Y), 제6 입력신호(Z) 모두가 하이 레벨 전압으로 설정되면, 제2 노드(N2)의 전압은 제1 전원전압(VDD)이 전달되어 하이 레벨 전압으로 유지되고 주사 신호(sacn[n])는 하이 펄스를 가진다.

이러한 하이 펄스의 주사 신호가 전달되는 화소(40)의 스위칭 트랜지스터(TR2)는 턴 온 되고 화소에 포함된 유기 발광 다이오드(OLED)는 대응하는 데이터 신호(data[m])에 따른 구동 전류로 발광하게 된다.

도 5에서는 각각 3개의 입력을 가지는 제2 서브 디코더(210, 220)의 각 논리 회로로 구성된 논리곱 게이트를 도시하였지만, 본 발명은 이에 한정되지 않으며 제2 서브 디코더(210, 220)의 각 논리 회로에 포함되는 트랜지스터들의 수를 조절하여 입력의 수를 제어할 수 있음은 물론이다.

도 5의 실시 예에 따른 주사 구동부(20)의 논리곱 게이트 회로에 의하면, 대응하는 주사선(Sn)에 전달되는 주사 신호(scan[n])를 로우 펄스로 생성하는 경우는 제2 서브 디코더(210)의 논리 회로의 3개의 엔모스 트랜지스터 중 적어도 하나를 턴 온 시켜 싱크 전류(sink current)를 제2 노드(N2)에 흘리고, 반면에 주사 신호를 하이 펄스로 생성하는 경우는 제2 서브 디코더(220)의 논리 회로의 3개의 엔모스 트랜지스터 모두를 턴 온 시켜 제2 노드(N2)에 소스 전류(source current)를 흘리게 된다.

따라서, 본 발명의 일 실시 예에 따른 주사 구동부(20)는 두 개의 제2 서브 디코더로 구성된 제2 디코더를 포함하여 입력 신호에 따라 싱크 전류 또는 소스 전류를 흘리도록 함으로써 제2 노드(N2)의 전압을 하강 또는 상승하여 주사 신호를 고속으로 생성할 수 있다.

이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 당업자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 범위에 속한다. 또한, 명세서에서 설명한 각 구성요소의 물질은 당업자가 공지된 다양한 물질로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.

10: 표시부 20: 주사 구동부
30: 데이터 구동부 40: 화소
50: 제어부
100: 제1 디코더 200: 제2 디코더
110,120,130: 제1 서브 디코더
210,220: 제2 서브 디코더

Claims (24)

1. 복수의 제1 논리 게이트를 통해 복수의 출력 신호를 생성하여 출력하는 제1 디코더; 및
   복수의 주사선 각각의 일단에 연결된 복수의 제1 논리 회로 및 상기 복수의 주사선 각각의 타단에 연결된 복수의 제2 논리 회로를 포함하는 제2 디코더를 포함하고,
   상기 복수의 제1 논리 회로 각각은 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 소스 전류를 공급하고, 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 싱크 전류를 공급하는 주사 구동부.
2. 제 1항에 있어서,
   상기 제1 디코더는, 상기 복수의 제1 논리 게이트로 이루어져 상기 복수의 출력 신호를 생성하는 복수의 제1 서브 디코더를 포함하는 주사 구동부.
3. 제 1항에 있어서,
   상기 제2 디코더는,
   상기 복수의 제1 논리 회로를 포함하는 제2 서브 디코더, 및 상기 복수의 제2 논리 회로를 포함하는 제2 서브 디코더를 포함하는 주사 구동부.
4. 제 1항에 있어서,
   상기 복수의 제1 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 고전위의 제1 전원전압에 대응하는 소스 전류를, 대응하는 주사선에 공급하고,
   상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 저전위의 제2 전원전압에 대응하는 싱크 전류를, 상기 대응하는 주사선에 공급하는 주사 구동부.
5. 제 4항에 있어서,
   상기 제1 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 하이 레벨이고, 상기 제2 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 로우 레벨인 주사 구동부.
6. 제 4항에 있어서,
   상기 제1 논리 회로 및 상기 제2 논리 회로에 포함된 복수의 트랜지스터는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터 중에서 선택된 동종의 트랜지스터로 이루어지는 주사 구동부.
7. 제 6항에 있어서,
   상기 복수의 트랜지스터는, 주사 신호가 공급되는 화소 회로 소자가 피모스(PMOS)인 경우 피모스(PMOS) 트랜지스터로 이루어지고, 상기 화소 회로 소자가 엔모스(NMOS)인 경우 엔모스(NMOS) 트랜지스터로 이루어지는 주사 구동부.
8. 제 7항에 있어서,
   상기 복수의 트랜지스터가 피모스(PMOS) 트랜지스터로 이루어진 경우,
   제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 병렬로 연결되고, 각각의 게이트 전극에 복수의 제1 입력 신호가 전달되며,
   제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 직렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제1 입력 신호의 극성이 반전된 복수의 제1 입력바 신호가 전달되는 주사 구동부.
9. 제 8항에 있어서,
   상기 복수의 제1 입력 신호는 제1 디코더의 복수의 출력 신호에 대한 반전 출력 신호이고,
   상기 복수의 제1 입력바 신호는 상기 제1 디코더의 복수의 출력 신호인 주사 구동부.
10. 제 8항에 있어서,
    상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리합 게이트인 주사 구동부.
11. 제 7항에 있어서,
    상기 복수의 트랜지스터가 엔모스(NMOS) 트랜지스터로 이루어진 경우,
    제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 직렬로 연결되고, 각각의 게이트 전극에 복수의 제2 입력 신호가 전달되며,
    제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 병렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제2 입력 신호의 극성이 반전된 복수의 제2 입력바 신호가 전달되는 주사 구동부.
12. 제 11항에 있어서,
    상기 복수의 제2 입력 신호는 제1 디코더의 복수의 출력 신호이고,
    상기 복수의 제2 입력바 신호는 상기 제1 디코더의 복수의 출력 신호에 대한 반전 출력 신호인 주사 구동부.
13. 제 11항에 있어서,
    상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리곱 게이트인 주사 구동부.
14. 제 1항에 있어서,
    상기 제1 디코더의 복수의 제1 논리 게이트의 개수는 상기 복수의 주사선의 개수에 따라 결정되는 주사 구동부.
15. 제 1항에 있어서,
    상기 복수의 주사선 각각에 연결된 화소 회로 소자가 피모스(PMOS)인 경우 상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리합(OR) 게이트이고, 상기 화소 회로 소자가 엔모스(NMOS)인 경우 상기 제2 논리 게이트는 논리곱(AND) 게이트인 주사 구동부.
16. 복수의 주사선에 복수의 주사 신호를 전달하는 주사 구동부;
    복수의 데이터 선에 복수의 데이터 신호를 전달하는 데이터 구동부;
    상기 복수의 주사선 중 대응하는 주사선 및 상기 복수의 데이터 선 중 대응하는 데이터 선에 각각 연결되고, 상기 주사 신호가 전달될 때 선택되어, 상기 데이터 신호를 전달받아 상기 데이터 신호에 따른 구동 전류로 발광하는 유기 발광 다이오드를 포함하는 복수의 화소를 포함하고,
    상기 주사 구동부는,
    복수의 제1 논리 게이트를 통해 복수의 출력 신호를 생성하여 출력하는 제1 디코더; 및
    복수의 주사선 각각의 일단에 연결된 복수의 제1 논리 회로 및 상기 복수의 주사선 각각의 타단에 연결된 복수의 제2 논리 회로를 포함하는 제2 디코더를 포함하고,
    상기 복수의 제1 논리 회로 각각은 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 소스 전류를 공급하고, 상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 중 대응하는 출력 신호에 따라 대응하는 주사선에 싱크 전류를 공급하는 표시 장치.
17. 제 16항에 있어서,
    상기 제2 디코더는,
    상기 복수의 제1 논리 회로를 포함하는 제2 서브 디코더, 및 상기 복수의 제2 논리 회로를 포함하는 제2 서브 디코더를 포함하는 표시 장치.
18. 제 16항에 있어서,
    상기 복수의 제1 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 고전위의 제1 전원전압에 대응하는 소스 전류를, 대응하는 주사선에 공급하고,
    상기 복수의 제2 논리 회로 각각은, 상기 복수의 출력 신호 또는 그들의 극성이 반전된 복수의 반전 출력신호에 응답하여 스위칭 동작하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 저전위의 제2 전원전압에 대응하는 싱크 전류를, 상기 대응하는 주사선에 공급하는 표시 장치.
19. 제 18항에 있어서,
    상기 제1 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 하이 레벨이고, 상기 제2 논리 회로가 동작하면 상기 대응하는 주사선에 전달되는 주사 신호의 펄스 전압은 로우 레벨인 표시 장치.
20. 제 18항에 있어서,
    상기 제1 논리 회로 및 상기 제2 논리 회로에 포함된 복수의 트랜지스터는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터 중에서 선택된 동종의 트랜지스터로 이루어지는 표시 장치.
21. 제 20항에 있어서,
    상기 복수의 트랜지스터는, 주사 신호가 공급되는 화소 회로 소자가 피모스(PMOS)인 경우 피모스(PMOS) 트랜지스터로 이루어지고, 상기 화소 회로 소자가 엔모스(NMOS)인 경우 엔모스(NMOS) 트랜지스터로 이루어지는 표시 장치.
22. 제 21항에 있어서,
    상기 복수의 트랜지스터가 피모스(PMOS) 트랜지스터로 이루어진 경우,
    제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 병렬로 연결되고, 각각의 게이트 전극에 복수의 제1 입력 신호가 전달되며,
    제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 직렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제1 입력 신호의 극성이 반전된 복수의 제1 입력바 신호가 전달되는 표시 장치.
23. 제 21항에 있어서,
    상기 복수의 트랜지스터가 엔모스(NMOS) 트랜지스터로 이루어진 경우,
    제1 논리 회로에 포함되는 복수의 트랜지스터는, 고전위의 제1 전원전압과 대응하는 주사선 사이에 직렬로 연결되고, 각각의 게이트 전극에 복수의 제2 입력 신호가 전달되며,
    제2 논리 회로에 포함되는 복수의 트랜지스터는, 상기 대응하는 주사선과 저전위의 제2 전원전압 사이에 병렬로 연결되고, 각각의 게이트 전극에 상기 복수의 제2 입력 신호의 극성이 반전된 복수의 제2 입력바 신호가 전달되는 표시 장치.
24. 제 16항에 있어서,
    상기 복수의 화소 회로 소자가 피모스(PMOS)인 경우 상기 제1 논리 회로 및 상기 제2 논리 회로가 구현하는 제2 논리 게이트는 논리합(OR) 게이트이고, 상기 복수의 화소 회로 소자가 엔모스(NMOS)인 경우 상기 제2 논리 게이트는 논리곱(AND) 게이트인 표시 장치.

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