CN117409718A - 发光驱动电路、显示基板和显示装置 - Google Patents

Abstract

本公开提供了一种发光驱动电路、显示基板和显示装置，其中的发光驱动电路包括输入子电路、上拉子电路和输出子电路；输入子电路用于连接阵列基板行驱动电路的GOA输出端，包括第一晶体管和第二晶体管，第一晶体管的第一极连接上拉节点，控制极连接GOA输出端；第二晶体管的控制极连接GOA输出端，第二极连接第二电压端；第一晶体管的第二极、第二晶体管的第一极和第一电压端连接至第一节点；上拉子电路分别连接第一电压端、第一时钟信号端和上拉节点；输出子电路分别连接第一电压端、第二电压端、上拉节点、GOA输出端和发光驱动电路的EOA输出端。该发光驱动电路能够改善EOA电路的输出异常。

Description

发光驱动电路、显示基板和显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种发光驱动电路、显示基板和显示装置。

背景技术

目前，显示面板中的每行像素都由一个阵列基板行驱动扫描电路(Gate DriverOn Array，简称GOA电路)和一个发光控制信号驱动电路(Emission Gate On Array，简称EOA电路或发光驱动电路)进行控制控制。在GOA电路打开时，输出行扫描驱动信号，然后将数据线上的数据信号存储到像素电路中；在EOA电路打开时，输出发光控制信号，以使显示面板根据存储在像素电路中的数据信号进行发光。

然而，在实际的使用过程中，可能发现EOA电路出现输出异常的问题，影响了显示质量。

发明内容

鉴于上述问题，本公开提供了一种发光驱动电路、显示基板和显示装置，能够改善EOA电路的输出异常。

第一方面，本公开通过一实施例提供如下的技术方案：

一种发光驱动电路，包括输入子电路、上拉子电路和输出子电路；

所述输入子电路用于连接所述阵列基板行驱动电路的GOA输出端，包括第一晶体管和第二晶体管，所述第一晶体管的第一极连接上拉节点，控制极连接所述GOA输出端；所述第二晶体管的控制极连接所述GOA输出端，第二极连接第二电压端；所述第一晶体管的第二极、所述第二晶体管的第一极和第一电压端连接至第一节点；所述输入子电路被配置为：响应于所述GOA输出端输入的高电平信号，将所述第二电压端输入的低电平信号写入所述上拉节点；

所述上拉子电路分别连接所述第一电压端、第一时钟信号端和所述上拉节点，被配置为：响应于所述第一时钟信号端输入的高电平信号，将所述第一电压端输入的高电平信号写入所述上拉节点；

所述输出子电路分别连接所述第一电压端、所述第二电压端、所述上拉节点、所述GOA输出端和所述发光驱动电路的EOA输出端，被配置为：响应于所述上拉节点的高电平信号，将所述第一电压端输入的高电平信号输出至所述EOA输出端，以及响应于所述GOA输出端输入的高电平信号和所述上拉节点的低电平信号，将所述第二电压端的低电平信号输出至所述EOA输出端。

在一些实施例中，发光驱动电路还包括控制子电路，所述第一电压端通过所述控制子电路连接所述第一节点；所述控制子电路的控制端连接所述阵列基板行驱动电路的下拉节点，被配置为：响应于所述下拉节点的高电平信号，向所述第一节点写入所述第一电压端输入的高电平信号。

在一些实施例中，所述上拉子电路包括第三晶体管和第四晶体管，所述第三晶体管的第一极连接所述第一电压端，控制极连接所述第一时钟信号端；所述第四晶体管的控制极连接所述第一时钟信号端，所述第二极连接所述上拉节点；所述第三晶体管的第二极、所述第四晶体管的第一极和所述第一电压端连接至第二节点；

所述控制子电路连接所述第二节点，被配置为：响应于所述下拉节点的控制信号，向所述第一节点和所述第二节点写入所述第一电压端输入的高电平信号。

在一些实施例中，所述控制子电路包括第五晶体管，所述第五晶体管的第一极连接所述第一电压端，控制极连接所述下拉节点，第二极连接所述第一节点和所述第二节点。

在一些实施例中，所述上拉子电路还包括第一电容，所述第一电容的第一端连接第二时钟信号端，第二端连接所述上拉节点。

在一些实施例中，所述发光驱动电路还包括第二电容，所述第二电容的第一端连接所述上拉节点，第二端连接所述EOA输出端。

在一些实施例中，所述输出子电路包括高电平输出子电路和低电平输出子电路，所述高电平输出子电路分别连接所述第一电压端、所述上拉节点和所述EOA输出端，被配置为：响应于所述上拉节点的高电平信号，向所述EOA输出端输出所述第一电压端的高电平信号；

所述低电平输出子电路分别连接所述GOA输出端、所述第二电压端和所述EOA输出端，被配置为：响应于所述GOA输出端输入的高电平信号，向所述EOA输出端输出所述第二电压端的低电平信号。

在一些实施例中，所述高电平输出子电路包括第六晶体管，所述第六晶体管的第一极连接所述第一电压端，控制极连接所述上拉节点，第二极连接所述EOA输出端；

所述低电平输出子电路包括第七晶体管，所述第七晶体管的第一极连接所述EOA输出端，控制极连接所述GOA输出端，第二极连接所述第二电压端。

第二方面，基于同一发明构思，本公开通过一实施例提供如下技术方案：

一种显示基板，包括衬底基板和设置在所述衬底基板上的电路层，所述电路层包括阵列基板行驱动电路和第一方面实施例提供的发光驱动电路。

第三方面，基于同一发明构思，本公开通过一实施例提供如下技术方案：

一种显示装置，包括第二方面实施例提供的显示基板。

通过本公开的一个或者多个技术方案，本公开具有以下有益效果或者优点：

本公开提供了一种发光驱动电路，通过两个晶体管：第一晶体管和第二晶体管组成发光驱动电路的输入子电路，且使第一晶体管的第二极、第二晶体管的第一极和第一电压端连接至第一节点，由于第一电压端能够输出固定的高电平信号，因此在将第一电压端连接至第一节点后，可有效升高第一节点的电压，从而降低第一晶体管和第二晶体管的漏源间电压Vds或栅源间电压Vgs，增加第一晶体管和第二晶体管的阈值电压裕度Vthmargin，使上拉节点PU维持在高电压状态，降低因为上拉节点PU漏电所导致的发光驱动电路的输出异常。

上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1A示出了一种GOA+EOA驱动电路的电路结构；

图1B示出了图1A中的晶体管ET1和ET2在阈值电压Vth为1.5V时，EOA电路输出信号的时序图；

图1C示出了图1A中的晶体管ET1和ET2在阈值电压Vth为0V和-1.5V时，EOA电路输出信号的时序图；

图2A示出了根据本公开实施例的EOA电路的线框图；

图2B示出了根据本公开实施例的包括控制子电路、高电平输出子电路和低电平输出子电路的EOA电路线框图；

图3A示出了根据本公开实施例的方案1的EOA电路的电路结构示意图；

图3B示出了方案1的EOA电路的控制时序示意图；

图3C示出了方案1的EOA电路的输出时序图；

图3D示出了方案1对应的GOA输出端、下拉节点GOA PD与EOA输出端的时序对比图；

图4A示出了根据本公开实施例的方案2的EOA电路的电路结构示意图；

图4B示出了方案2对应的GOA输出端、下拉节点GOA PD与EOA输出端的时序对比图；

图5A示出了根据本公开实施例的方案3的EOA电路的电路结构示意图；

图5B示出了方案3对应的GOA输出端、下拉节点GOA PD与EOA输出端的时序对比图；

图6A示出了根据本公开实施例的方案4的EOA电路的电路结构示意图；

图6B示出了方案4对应的GOA输出端、下拉节点GOA PD与EOA输出端的时序对比图；

图7A示出了根据本公开实施例的连接两个下拉节点的EOA电路示意图；

图7B示出了根据本公开实施例的下拉节点的交差驱动示意图；

附图标记说明：

GOA、阵列基板行驱动电路；Gout、GOA输出端；EOA、发光驱动电路；Eout、EOA输出端；10、输入子电路；20、上拉子电路；30、输出子电路；31、高电平输出子电路；32、低电平输出子电路；40、控制子电路；VDD、第一电压端；VGL、第二电压端；EPU、上拉节点；GOA PD、下拉节点；CKB、第一时钟信号端；CKL、第二时钟信号端；N1、第一节点；N2、第二节点；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

研究表明，EOA电路输出异常的一个重要原因是EOA电路中的上拉节点(EOA PU，简称EPU)漏电导致的，而EPU漏电的原因与EOA电路中的薄膜晶体管(TFT)相关，在TFT的阈值电压Vth为负时，导致EPU发生漏电。这个问题在采用高迁移率氧化物Oxide做TFT的OLED(Organic Light-Emitting Diode，有机发光半导体)显示面板上比较突出。因为这种氧化物TFT将不可避免的出现阈值电压Vth为负的情况。

例如，图1A提供了一种第n行的GOA+EOA的驱动电路的可选结构示意。对于GOA电路，其相当于一个移位寄存器，与之相关的信号包括电压相位相关的CLK和CLKB信号对、输入信号(Input)、栅关闭信号(LVGL)、复位信号(T_RST)和当前行的输出信号(Output)，其电路结构可以具有多种不同的可选方案。图1A提供的是一种20T1C(20个晶体管加1个电容)结构。在图1A中，CBC表示相邻两个晶体管的串联节点。晶体管M1连接上一行(n-1行)GOA电路的输出端Gout(n-1)，晶体管M4连接高电平信号VGH，晶体管M5A分别连接电源信号端VDD1和第一下拉节点PD1；晶体管M5B分别连接电源信号端VDD2和第二下拉节点PD2；晶体管M13分别连接时钟信号端CLK、电容C1和输出端Out_C(n)；晶体管M14分别连接复位信号端T_RST和电源信号端LVGL；晶体管M2和M8A分别连接上拉节点PU、第一下拉节点PD1和电源信号端LVGL；晶体管M8A分别连接上拉节点PU、第二下拉节点PD2和电源信号端LVGL；晶体管M6A和M7A分别连接第一下拉节点PD1、上拉节点PU和电源信号端LVGL；晶体管M6B和M7B分别连接第一下拉节点PD1、第二下拉节点PD2和电源信号端LVGL，晶体管M10A分别连接输出端Out_C(n)、第一下拉节点PD1和电源信号端LVGL；晶体管M10B分别连接输出端Out_C(n)、第二下拉节点PD2和电源信号端LVGL。

其中，GOA电路中的PU节点是控制GOA电路的输出端Out_C(n)输出高电平信号的栅极点，即输出信号的上拉点；PD节点是控制GOA电路的输出端Out_C(n)输出低电平信号的栅极点，即输出信号的下拉点。

对于EOA部分，一种具有反相器结构的电路设计可参阅图1A，具体为4T1C结构。其中，晶体管ET1分别连接GOA电路的输出端Out_C(n)、EOA电路的上拉节点EPU和电源信号端VGL；晶体管ET2分别连接时钟信号端CKB、上拉节点EPU和电源信号端VDD；电容C2的一端连接时钟信号端CLK，另一端连接上拉节点EPU；晶体管ET3分别连接电源信号端VDD、上拉节点EPU和EOA电路的输出端Eout(n)；晶体管ET4分别连接GOA电路的输出端Out_C(n)、EOA电路的输出端Eout(n)和电源信号端VGL。

在显示驱动的过程中，当EOA电路中的晶体管ET1、ET2的阈值电压为正(如1.5V)，且GOA电路接收到帧起始信号STV、时钟信号端CLK输入高电平时，GOA电路的输出端Out_C(n)向EOA电路输出高电平信号，此时EOA电路的输出端Eout(n)输出低电平信号；而当GOA电路的输出端Out_C(n)输出低电平信号时，EOA电路的输出端Eout(n)输出高电平信号，如图1B所示。此时EOA的输出是正常状态。

当晶体管ET1、ET2的阈值电压不为正时(如0V，-1.5V)，EOA电路的输出端Eout(n)开始出现输出异常，如图1C所示，表现为在一帧的周期里出现了较多低电平输出的情况，影响了显示质量。

为了解决上述问题，第一方面，在一个可选的实施例中，请参阅图2A，提供了一种发光驱动电路，包括输入子电路10、上拉子电路20和输出子电路30；

输入子电路10用于连接阵列基板行驱动电路的GOA输出端Gout，包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极连接上拉节点EPU，控制极连接GOA输出端Gout；第二晶体管T2的控制极连接GOA输出端Gout，第二极连接第二电压端VGL；第一晶体管T1的第二极、第二晶体管T2的第一极和第一电压端VDD连接至第一节点N1；

上拉子电路20分别连接第一电压端VDD、第一时钟信号端CKB和上拉节点EPU；

输出子电路30分别连接第一电压端VDD、第二电压端VGL、上拉节点EPU、GOA输出端Gout和发光驱动电路的EOA输出端Eout。

具体的，以OLED类显示面板或显示模组为例，其具有显示区和位于显示区至少一侧的周边区。其中，像素电路设置在显示区内，被配置为驱动显示区中的子像素。阵列基板行驱动电路(简称GOA电路)和发光驱动电路(简称EOA电路)设置在周边区内。GOA电路被配置为输出行扫描驱动信号，将数据线上的数据信号存储到像素电路，行扫描驱动信号来自外接的集成电路G-COF。EOA电路被配置为输出发光控制信号，以使像素电路根据存储的数据信号驱动子像素进行发光。

在显示驱动时，输入子电路10被配置为：响应于GOA输出端Gout输入的高电平信号，将第二电压端VGL输入的低电平信号写入上拉节点EPU；上拉子电路20被配置为：响应于第一时钟信号端CKB输入的高电平信号，将第一电压端VDD输入的高电平信号写入上拉节点EPU；输出子电路30被配置为：响应于上拉节点EPU的高电平信号，将第一电压端VDD输入的高电平信号输出至EOA输出端Eout，以及响应于GOA输出端Gout输入的高电平信号和上拉节点EPU的低电平信号，将第二电压端VGL的低电平信号输出至EOA输出端Eout。

可选的，第一电压端VDD输入的高电平信号可以是VGH电压信号，第二电压端VGL输入的低电平信号可以是VGL电压信号。VGH电压信号和VGL电压信号的来源分别对应于电源管理集成电路PMIC输出的电源工作电压VDD(如3.3V)和工作地电压GND(如0V)，通过转换后得到的高电平信号VGH(如30V)和低电平信号VGL(如-8V)。

本公开实施例中使用的晶体管可以是薄膜晶体管(Thin Film Transistor，TFT)或场效应管(Field Effect Transistor，FET)或其他特性的相同器件。由于晶体管的源极和漏极在一定条件下可以互换，所以源极、漏极从连接关系的描述上并无本质区别。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，并且将栅极称为控制极。晶体管按照特性区分可以分为N型和P型，本公开实施例中是以晶体管为N型晶体管进行说明的。当采用N型晶体管时，第一极为晶体管的源极，第二极为晶体管的漏极，并且当栅极输入高电平时，N型晶体管导通。P型晶体管的情况相反。本领域技术人员可以采用P型晶体管来替换附图中的一个或多个N型晶体管而不脱离本公开的精神和范围。

本公开提供的EOA电路，通过两个晶体管：第一晶体管T1和第二晶体管T2组成输入子电路10，且使第一晶体管T1的第二极、第二晶体管T2的第一极和第一电压端VDD连接至第一节点N1，由于第一电压端VDD能够输出固定的高电平信号(VDD电压信号)，因此在将第一电压端VDD连接至第一节点N1后，可有效升高第一节点N1的电压，从而降低第一晶体管T1和第二晶体管T2的漏源间电压Vds或栅源间电压Vgs，增加第一晶体管T1和第二晶体管T2的阈值电压裕度Vth margin，使上拉节点EPU维持在高电压状态，降低因为上拉节点EPU漏电所导致的发光驱动电路的输出异常。

在一些实施例中，请参阅图2B，发光驱动电路还包括控制子电路40，第一电压端VDD通过控制子电路40连接第一节点N1；控制子电路40的控制端连接阵列基板行驱动电路的下拉节点GOA PD，被配置为：响应于下拉节点GOA PD的高电平信号，向第一节点N1写入第一电压端VDD输入的高电平信号。通过控制子电路40实现第一电压端VDD向第一节点N1输入高电平信号的可控性，有利于提高EOA电路输出信号的稳定性，减少输出异常的发生。

在一些实施例中，上拉子电路20包括第三晶体管T3，第三晶体管T3的第一极连接第一电压端VDD，控制极连接第一时钟信号端CKB，第二极连接上拉节点EPU。在另一些实施例中，上拉子电路20也可以使用两个晶体管：第三晶体管T3和第四晶体管T4进行级联。具体的，第三晶体管T3的第一极连接第一电压端VDD，控制极连接第一时钟信号端CKB；第四晶体管T4的控制极连接第一时钟信号端CKB，第二极连接上拉节点EPU；第三晶体管T3的第二极、第四晶体管T4的第一极和第一电压端VDD连接至第二节点N2。

与输入子电路10的原理类似，通过第一电压端VDD输入的高电平信号，降低第三晶体管T3和第四晶体管T4之间的漏源间电压Vds或栅源间电压Vgs，以进一步降低上拉节点EPU发生漏电的可能性。与之相应的，第一电压端VDD可通过控制子电路40连接至第一节点N1和第二节点N2；控制子电路40连接第二节点N2，被配置为：响应于下拉节点GOAPD的控制信号，向第一节点N1和第二节点N2写入第一电压端VDD输入的高电平信号，以同时降低第一晶体管T1和第二晶体管T2之间的Vds电压、第三晶体管T3和第四晶体管T4之间的Vds电压，以更好地维持上拉节点EPU处的电压。

在一些实施例中，请参阅图2B，输出子电路30包括高电平输出子电路31和低电平输出子电路32，高电平输出子电路31分别连接第一电压端VDD、上拉节点EPU和EOA输出端Eout，被配置为：响应于上拉节点EPU的高电平信号，向EOA输出端Eout输出第一电压端VDD的高电平信号；低电平输出子电路32分别连接GOA输出端Gout、第二电压端VGL和EOA输出端Eout，被配置为：响应于GOA输出端Gout输入的高电平信号，向EOA输出端Eout输出第二电压端VGL的低电平信号。

为了更直观的说明上述方案，在接下来的实施例中，结合具体的EOA电路的实施方式进行进一步的说明。

方案1：在一个可选的实施例中，请参阅图3A提供的EOA电路，为7T1C2CLK结构，其中，2CLK表示EOA电路连接两个时钟信号端。电路的具体结构如下：

输入子电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极连接上拉节点EPU，控制极连接GOA输出端Gout；第二晶体管T2的控制极连接GOA输出端Gout，第二极连接第二电压端VGL；第一晶体管T1的第二极和第二晶体管T2的第一极连接至第一节点N1。

上拉子电路20包括第三晶体管T3、第四晶体管T4和第一电容C1，第三晶体管T3的第一极连接第一电压端VDD，控制极连接第一时钟信号端CKB；第四晶体管T4的控制极连接第一时钟信号端CKB，第二极连接上拉节点EPU；第三晶体管T3的第二极和第四晶体管T4的第一极连接至第二节点N2；第一电容C1的第一端连接第二时钟信号端CKL，第二端连接上拉节点EPU。

控制子电路40包括第五晶体管T5，第五晶体管T5的第一极连接第一电压端VDD，控制极连接阵列基板行驱动电路的下拉节点GOAPD，第二极连接第一节点N1和第二节点N2。

输出子电路30中的高电平输出子电路31包括第六晶体管T6，第六晶体管T6的第一极连接第一电压端VDD，控制极连接上拉节点EPU，第二极连接EOA输出端Eout；低电平输出子电路32包括第七晶体管T7，第七晶体管T7的第一极连接EOA输出端Eout，控制极连接GOA输出端Gout，第二极连接第二电压端VGL。

方案1的一种可选控制时序可参阅图3B，其控制的整体目标是在非发光阶段时，GOA输出端Gout输入高电平信号，EOA输出端Eout输出低电平信号：在发光阶段时，GOA输出端Gout输入低电平信号，EOA输出端Eout输出高电平信号。无论是发光阶段还是非发光阶段，第一信号端持续输入高电平信号VDD。

具体的发光控制流程如下：

1)在发光阶段，GOA输出端Gout输入低电平信号VGL，使第一晶体管T1、第二晶体管T2和第七晶体管T7关闭；GOA电路的下拉节点GOAPD输入高电平信号VGH，使第五晶体管T5开启，第一电压端VDD向第一节点N1和第二节点N2充电；由于第一时钟信号端CKB和第二时钟信号端CKL输入的是互为反相的时钟信号ECB和ECK，因此在第一时钟信号端CKB输出高电平信号时，第二时钟信号端CKL输入低电平信号，此时第三晶体管T3和第四晶体管T4开启，第一电压端VDD对上拉节点EPU充电，使其电压达到VGH；在第一时钟信号端CKB输出低电平信号，第二时钟信号端CKL输入高电平信号时，第三晶体管T3和第四晶体管T4关闭，在第一电容C1的耦合作用下使上拉节点EPU的电压进一步升高，但不超过2倍VGH。因此随着第二时钟信号端CKL输入电压的高低电平的交叉切换，使上拉节点EPU保持在高电平状态，且电压在VGH～2VGH的范围内持续跳动。在上拉节点EPU处于高电平状态时，第六晶体管T6开启，使EOA输出端Eout输出第一电压端VDD的高电平信号VGH。

2)在非发光阶段，GOA输出端Gout输入高电平信号VGH，使第一晶体管T1、第二晶体管T2和第七晶体管T7开启，第二电压端VGL向上拉节点EPU输入低电平信号VGL；GOA电路的下拉节点GOAPD输入低电平信号VGL，使第五晶体管T5关闭；第一时钟信号端CKB输入低电平信号，使第三晶体管T3和第四晶体管T4关闭。由于上拉节点EPU处于低压状态，因此第六晶体管T6关闭，EOA输出端Eout输出第二电压端VGL的低电平信号。

与图1的4T1C结构的EOA电路相比，方案1提供的7T1C2CLK的发光驱动电路，通过增加三个TFT：第一晶体管T1、第四晶体管T4和第五晶体管T5，实现了可控的向第一节点N1和第二节点N2写入第一电源端的高电平信号(VDD)，以减少第一晶体管T1和第二晶体管T2之间的源漏间电压Vds和第三晶体管T3和第四晶体管T4之间的源漏间电压Vds，从而维持驱动过程中上拉节点EPU的电压，增加第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的阈值电压裕度(Vth margin)，试验数据表明可增加5V左右，避免因为上拉节点EPU漏电产生的EOA电路输出异常。进一步的，在上拉节点EPU和第二时钟信号端CKL之间设置第一电容C1，可在第二时钟信号端CKL输入高电平信号时，对上拉节点EPU进行耦合，通过进一步提高上拉节点EPU的电压的方式避免EOA输出端Eout的输出异常。

图3C提供了采用方案1后的EOA输出端Eout的输出信号的时序图，可以看出，在第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的阈值电压Vth降低至0V或-1.5V时，EOA输出端Eout的输出时序与阈值电压Vth＝1.5V时类似，避免了EOA的输出异常。图3D提供了GOA输出端Gout、下拉节点GOAPD与EOA输出端Eout的时序对比图；可以看出，在GOA输出端Gout输出高电平信号且下拉节点GOAPD输出低电平信号时，EOA输出端Eout输出低电平信号；在GOA输出端Gout输出低电平信号且下拉节点GOAPD输出高电平信号时，EOA输出端Eout输出较宽范围的高电平信号，良好的减轻了GOA的输出异常。

方案2：在另一个可选的实施例中，请参阅图4A提供的EOA电路，为7T1C1CLK结构，区别在于电容的连接方式不同，具体如下：

EOA电路使用第二电容C2替代第一电容C1，并取消第二时钟信号端CLK的接入。第二电容C2的第一端连接上拉节点EPU和第六晶体管T6的控制极，第二端连接EOA输出端Eout，其他的电路元件及连接方式与方案1相同。

方案2的发光控制流程如下：

1)在发光阶段，GOA输出端Gout输入低电平信号VGL，使第一晶体管T1、第二晶体管T2和第七晶体管T7关闭；GOA电路的下拉节点GOAPD输入高电平信号VGH，使第五晶体管T5开启，第一电压端VDD向第一节点N1和第二节点N2充电；第一时钟信号端CKB输出高电平信号，使第三晶体管T3和第四晶体管T4开启，第一电压端VDD对上拉节点EPU充电，使其电压达到VGH。高电平状态的上拉节点EPU开启第六晶体管T6，使EOA输出端Eout输出第一电压端VDD的高电平信号VGH，以使子像素发光。在发光阶段，第二电容C2可良好地维持上拉节点EPU的电压。

2)在非发光阶段，GOA输出端Gout输入高电平信号VGH，使第一晶体管T1、第二晶体管T2和第七晶体管T7开启，第二电压端VGL向上拉节点EPU输入低电平信号VGL；GOA电路的下拉节点GOAPD输入低电平信号VGL，使第五晶体管T5关闭；第一时钟信号端CKB输入低电平信号，使第三晶体管T3和第四晶体管T4关闭。由于上拉节点EPU处于低压状态，因此第六晶体管T6关闭，EOA输出端Eout输出第二电压端VGL的低电平信号VGL。

方案2的EOA电路的输出时序图可参阅图4B，在第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的阈值电压Vth降低至0V或-1.5V时，EOA的输出与Vth＝1.5V时相比并无明显异常。

方案2提供的是7T1C1CLK的发光驱动电路，与方案1相比，取消了第二电容C2与第二时钟信号端CLK的连接，因此有利于减小电路面积。

方案3，在另一个可选的实施例中，请参阅图5A提供的EOA电路，为6T1C2CLK结构，具体如下：

输入子电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极连接上拉节点EPU，控制极连接GOA输出端Gout；第二晶体管T2的控制极连接GOA输出端Gout，第二极连接第二电压端VGL；第一晶体管T1的第二极和第二晶体管T2的第一极连接至第一节点N1。

上拉子电路20包括第三晶体管T3和第一电容C1，第三晶体管T3的第一极连接第一电压端VDD，控制极连接第一时钟信号端CKB，第二极连接上拉节点EPU；第一电容C1的第一端连接第二时钟信号端CKL，第二端连接上拉节点EPU。

控制子电路40包括第五晶体管T5，第五晶体管T5的第一极连接第一电压端VDD，控制极连接阵列基板行驱动电路的下拉节点GOAPD，第二极连接第一节点N1。

输出子电路30中的高电平输出子电路31包括第六晶体管T6，第六晶体管T6的第一极连接第一电压端VDD，控制极连接上拉节点EPU，第二极连接EOA输出端Eout；低电平输出子电路32包括第七晶体管T7，第七晶体管T7的第一极连接EOA输出端Eout，控制极连接GOA输出端Gout，第二极连接第二电压端VGL。

方案3与方案1的区别在于省略了第四晶体管T4以及第二节点N2，其他与方案1同理，因此发光控制流程可以是：

1)在发光阶段，GOA输出端Gout输入低电平信号VGL，使第一晶体管T1、第二晶体管T2和第七晶体管T7关闭；GOA电路的下拉节点GOAPD输入高电平信号VGH，使第五晶体管T5开启，第一电压端VDD向第一节点N1充电；由于第一时钟信号端CKB和第二时钟信号端CKL输入的是互为反相的时钟信号，因此在第一时钟信号端CKB输出高电平信号时，第二时钟信号端CKL输入低电平信号，此时第三晶体管T3开启，第一电压端VDD对上拉节点EPU充电，使其处于高电平状态，电压达到VGH；在第一时钟信号端CKB输出低电平信号，第二时钟信号端CKL输入高电平信号时，第三晶体管T3关闭，在第一电容C1的耦合作用下使上拉节点EPU的电压进一步升高，但不超过2倍VGH。无论是上述哪种状态，上拉节点EPU均处于高电平状态时，第六晶体管T6开启，使EOA输出端Eout输出第一电压端VDD的高电平信号VDD。

2)在非发光阶段，GOA输出端Gout输入高电平信号VGH，使第一晶体管T1、第二晶体管T2和第七晶体管T7开启，第二电压端VGL向上拉节点EPU输入低电平信号VGL；GOA电路的下拉节点GOAPD输入低电平信号VGL，使第五晶体管T5关闭；第一时钟信号端CKB输入低电平信号，使第三晶体管T3关闭。由于上拉节点EPU处于低压状态，因此第六晶体管T6关闭，EOA输出端Eout输出第二电压端VGL的低电平信号。

图5B提供了方案3的EOA电路的输出时序图，可以看出，在第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的阈值电压Vth降低至0V或-1.5V时，EOA的输出与Vth＝1.5V时相比并无明显异常。

方案4，在另一个可选的实施例中，请参阅图6A提供的EOA电路，为6T1C1CLK结构，它是在方案3的基础上调整了电容的连接方式，具体如下：

使用第二电容C2替代方案3中的第一电容C1，并取消第二时钟信号端CLK。具体的，第二电容C2的第一端连接上拉节点EPU和第六晶体管T6的控制极，第二端连接EOA输出端Eout，其他的电路元件及连接方式与方案3相同。

方案4的发光控制流程如下：

1)在发光阶段，GOA输出端Gout输入低电平信号VGL，使第一晶体管T1、第二晶体管T2和第七晶体管T7关闭；GOA电路的下拉节点GOAPD输入高电平信号VGH，使第五晶体管T5开启，第一电压端VDD向第一节点N1充电；第一时钟信号端CKB输出高电平信号，使第三晶体管T3开启，第一电压端VDD对上拉节点EPU充电，使其电压达到VGH。高电平状态的上拉节点EPU开启第六晶体管T6，使EOA输出端Eout输出第一电压端VDD的高电平信号VDD，以使子像素发光。在发光阶段，第二电容C2可良好地维持上拉节点EPU的电压。

2)在非发光阶段，GOA输出端Gout输入高电平信号VGH，使第一晶体管T1、第二晶体管T2和第七晶体管T7开启，第二电压端VGL向上拉节点EPU输入低电平信号VGL；GOA电路的下拉节点GOA PD输入低电平信号VGL，使第五晶体管T5关闭；第一时钟信号端CKB输入低电平信号，使第三晶体管T3关闭。由于上拉节点EPU处于低压状态，因此第六晶体管T6关闭，EOA输出端Eout输出第二电压端VGL的低电平信号。

图6B提供了方案4的EOA电路的输出时序图，可以看出，在第一晶体管T1、第二晶体管T2和第三晶体管T3的阈值电压Vth降低至0V或-1.5V时，EOA的输出与Vth＝1.5V时相比并无明显异常。

方案4通过减少晶体管和时钟信号端的数量，能够进一步减小EOA电路的占有面积，有利于显示产品的进一步窄边框化。

以上实施例对应的是GOA电路只有一个下拉节点GOA PD的情况，若下拉节点GOAPD的数量在两个以上，则可以根据下拉节点GOA PD的数量，对应增加输入子电路10、上拉子电路20和控制子电路40的数量。

以GOA电路包括两个下拉节点，EOA电路方案采用方案1为例，可参阅图7A，在图3A的电路基础上再增加一组晶体管T11、T21、T31、T41和T51，具体为：

晶体管T11的第一极连接上拉节点EPU，控制极连接GOA输出端Gout；晶体管T21的控制极连接GOA输出端Gout，第二极连接第二电压端VGL；晶体管T11的第二极、晶体管T21的第一极和第一电压端VDD连接至第三节点N3。

晶体管T31的第一极连接第一电压端VDD，控制极连接第一时钟信号端CKB，晶体管T41的控制极连接第一时钟信号端CKB，第二极连接上拉节点EPU；晶体管T31的第二极、晶体管T41的第一极和第一电压端VDD连接至第四节点N4。

晶体管T5的第一极连接第一电压端VDD，控制极连接阵列基板行驱动电路的下拉节点GOA PD2，第二极连接第三节点N3和第四节点N4。

在发光控制流程中，下拉节点GOA PD1和GOAPD2可采用如图7B所示的帧基准交叉驱动，交叉驱动的时间可以根据需求调整，如1帧画面的时间，2帧画面的时间，或者是1秒，2秒等。

第二方面，基于相同的发明构思，在另一个可选的实施例中，提供了一种显示基板，包括衬底基板和设置在衬底基板上的电路层，电路层包括像素电路、阵列基板行驱动电路和第一方面实施例提供的发光驱动电路，发光驱动电路分别连接阵列基板行驱动电路和像素电路。

以OLED显示基板为例，GOA电路包括多个GOA驱动单元，EOA电路包括多个EOA驱动单元。电路层上为发光器件层，包括多个像素单元，多个像素单元呈阵列排布，每一行像素行都由一个GOA驱动单元和一个EOA驱动单元来控制。在GOA驱动单元打开时，输出行扫描驱动信号，将数据线上的数据信号存储到像素电路中；在EOA驱动单元打开时，输出发光控制信号。电致发光器件层根据存储的数据信号发光，数据信号电平的高低决定了电致发光器件的发光亮度。

第三方面，基于相同的发明构思，在另一个可选的实施例中，提供了一种显示装置，包括第二方面实施例提供的显示面板。该显示装置可以是显示面板、显示模组和显示设备。显示面板可以是OLED显示面板，也可以是QDLED(Quantum Dot Light EmittingDiodes，量子点发光二极管)显示面板，MLED显示面板(包括Micro-LED微发光二极体和Mini-LED次毫米发光二极体)等。显示设备可以是智能手机、平板电脑、平板电视和车载显示屏等电子设备。

尽管已描述了本公开的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

1.一种发光驱动电路，其特征在于，包括输入子电路、上拉子电路和输出子电路；

所述输入子电路用于连接所述阵列基板行驱动电路的GOA输出端，包括第一晶体管和第二晶体管，所述第一晶体管的第一极连接上拉节点，控制极连接所述GOA输出端；所述第二晶体管的控制极连接所述GOA输出端，第二极连接第二电压端；所述第一晶体管的第二极、所述第二晶体管的第一极和第一电压端连接至第一节点；所述输入子电路被配置为：响应于所述GOA输出端输入的高电平信号，将所述第二电压端输入的低电平信号写入所述上拉节点；

所述上拉子电路分别连接所述第一电压端、第一时钟信号端和所述上拉节点，被配置为：响应于所述第一时钟信号端输入的高电平信号，将所述第一电压端输入的高电平信号写入所述上拉节点；

所述输出子电路分别连接所述第一电压端、所述第二电压端、所述上拉节点、所述GOA输出端和所述发光驱动电路的EOA输出端，被配置为：响应于所述上拉节点的高电平信号，将所述第一电压端输入的高电平信号输出至所述EOA输出端，以及响应于所述GOA输出端输入的高电平信号和所述上拉节点的低电平信号，将所述第二电压端的低电平信号输出至所述EOA输出端。

2.如权利要求1所述的发光驱动电路，其特征在于，还包括控制子电路，所述第一电压端通过所述控制子电路连接所述第一节点；所述控制子电路的控制端连接所述阵列基板行驱动电路的下拉节点，被配置为：响应于所述下拉节点的高电平信号，向所述第一节点写入所述第一电压端输入的高电平信号。

3.如权利要求2所述的发光驱动电路，其特征在于，所述上拉子电路包括第三晶体管和第四晶体管，所述第三晶体管的第一极连接所述第一电压端，控制极连接所述第一时钟信号端；所述第四晶体管的控制极连接所述第一时钟信号端，所述第二极连接所述上拉节点；所述第三晶体管的第二极、所述第四晶体管的第一极和所述第一电压端连接至第二节点；

所述控制子电路连接所述第二节点，被配置为：响应于所述下拉节点的控制信号，向所述第一节点和所述第二节点写入所述第一电压端输入的高电平信号。

4.如权利要求3所述的发光驱动电路，其特征在于，所述控制子电路包括第五晶体管，所述第五晶体管的第一极连接所述第一电压端，控制极连接所述下拉节点，第二极连接所述第一节点和所述第二节点。

5.如权利要求3所述的发光驱动电路，其特征在于，所述上拉子电路还包括第一电容，所述第一电容的第一端连接第二时钟信号端，第二端连接所述上拉节点。

6.如权利要求1所述的发光驱动电路，其特征在于，还包括第二电容，所述第二电容的第一端连接所述上拉节点，第二端连接所述EOA输出端。

7.如权利要求1所述的发光驱动电路，其特征在于，所述输出子电路包括高电平输出子电路和低电平输出子电路，所述高电平输出子电路分别连接所述第一电压端、所述上拉节点和所述EOA输出端，被配置为：响应于所述上拉节点的高电平信号，向所述EOA输出端输出所述第一电压端的高电平信号；

所述低电平输出子电路分别连接所述GOA输出端、所述第二电压端和所述EOA输出端，被配置为：响应于所述GOA输出端输入的高电平信号，向所述EOA输出端输出所述第二电压端的低电平信号。

8.如权利要求7所述的发光驱动电路，其特征在于，所述高电平输出子电路包括第六晶体管，所述第六晶体管的第一极连接所述第一电压端，控制极连接所述上拉节点，第二极连接所述EOA输出端；

所述低电平输出子电路包括第七晶体管，所述第七晶体管的第一极连接所述EOA输出端，控制极连接所述GOA输出端，第二极连接所述第二电压端。

9.一种显示基板，其特征在于，包括衬底基板和设置在所述衬底基板上的电路层，所述电路层包括阵列基板行驱动电路和如权利要求1～8中任一项所述的发光驱动电路。

10.一种显示装置，其特征在于，包括如权利要求9所述的显示基板。