CN110910852A - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本公开提供一种移位寄存器单元、栅极驱动电路及显示装置，移位寄存器单元包括：输入电路、降噪电路、节点控制电路、放电控制电路和输出电路；输入电路与上拉节点相连，配置为将输入信号提供至上拉节点；节点控制电路与上拉节点和下拉节点相连，配置为在上拉节点的电平的控制下，对下拉节点的电平进行控制；降噪电路与上拉节点、下拉节点和放电控制电路相连，配置为在下拉节点的电平的控制下，对上拉节点进行降噪；输出电路与上拉节点以及输出端相连，配置为根据上拉节点的电平的控制下，将输出信号在输出端输出；放电控制电路与输入端和降噪电路相连，配置为在输入端的电平控制下，在上拉节点充电过程中，增大上拉节点的电压拉低信号的下降沿。

Description

移位寄存器单元、栅极驱动电路及显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

显示面板，例如，液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中，通过栅极驱动电路输出栅极扫描信号，逐行扫描驱动像素阵列中的像素单元。(GateDriver on Array，阵列基板栅极驱动)是一种将栅极驱动电路集成于TFT(Thin FilmTransistor，薄膜晶体管)基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一个GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。

发明内容

有鉴于此，本公开的目的在于提出一种移位寄存器单元、栅极驱动电路及显示装置。

根据本公开的第一个方面，提供了一种移位寄存器单元，包括：输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。

可选的，所述放电控制电路包括第一支路以及第二支路，所述第一支路，包括：第一晶体管以及第二晶体管；所述第一晶体管的第一极与所述降噪电路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及所述第二晶体管的控制极相连；所述第二晶体管的第二极与所述第一电压端相连。

可选的，所述第二支路，包括：第三晶体管、第四晶体管以及第五晶体管；所述第三晶体管的控制极以及第一极与第二电压端相连，所述第三晶体管的第二极与所述第四晶体管的第一极以及所述第五晶体管的控制极相连；所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。

可选的，所述降噪电路，包括：第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。

可选的，所述下拉节点包括第一下拉节点以及第二下拉节点，所述节点控制电路包括：第一节点控制子电路以及第二节点控制子电路；所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以及所述第一电压端相连；所述第二节点控制子电路与第四电压端、第二下拉节点、所述上拉节点以及所述第一电压端相连；其中，所述第三电压端与所述第四电压端在同一时钟信号的周期内提供的信号的极性相反。

可选的，所述降噪电路，包括：第一降噪子电路以及第二降噪子电路；所述第一降噪子电路包括：第七晶体管以及第八晶体管，所述第七晶体管的第一极以及所述第八晶体管的第一极与所述上拉节点以及所述第一节点控制子电路相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连，所述第七晶体管的第二极以及所述第八晶体管的第二极与所述放电控制电路相连；所述第二降噪子电路包括：第九晶体管以及第十晶体管，所述第九晶体管的第一极以及所述第十晶体管的第一极与所述输出电路相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连，所述第九晶体管的第二极以及所述第十晶体管的第二极与所述第二节点控制电路相连。

可选的，所述移位寄存器单元还包括：第一复位电路以及所述输出复位电路，所述第一复位电路被配置为响应于复位信号端的复位信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位，所述复位电路包括第十一晶体管，所述第十一晶体管的第一极与上拉节点相连，所述第十一晶体管的控制极与所述复位信号端相连，所述第十晶体管的第二极与所述第一电压端相连；所述输出复位电路，被配置为在所述复位信号端的电平的控制下，对所述输出端进行复位，所述输出复位电路，包括：第十二晶体管，所述第十二晶体管的第一极与所述输出电路以及所述第二降噪子电路相连，所述第十二晶体管的控制极与所述复位信号端相连，所述第十二晶体管的第二极与所述第一电压端相连。

可选的，所述输出电路，包括：第十三晶体管、第十四晶体管以及电容；所述第十三晶体管的第一极与时钟信号端以及所述第十四晶体管的第一极相连，所述第十三晶体管的控制极与所述第十四晶体管的控制极以及所述电容的第一极相连，所述第十三晶体管的第二极与所述电容的第二极相连；所述第十四晶体管的第二极与所述输出端相连。

根据本公开的第二个方面，提供了一种栅极驱动电路，包括多个级联的如本公开第一个方面所述的任意一种移位寄存器单元。

根据本公开的第三个方面，一种显示装置，包括如本公开第二个方面所述的任意一种栅极驱动电路。

从上面所述可以看出，本公开实施例的移位寄存器单元，增加了与第一电压端、输入端、降噪电路以及节点控制电路相连的放电控制电路，该电路在上拉节点充电过程中，通过输入端的电平的控制，增大上拉节点的电压拉低信号的下降沿，使得上拉节点可完成充电，以及使得下拉节点可及时被拉低，从而可保证输出端正常输出。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本公开一示例性实施例示出的一种移位寄存器单元的示意图；

图2是根据本公开一示例性实施例示出的一种移位寄存器单元的结构框图；

图3是根据本公开一示例性实施例示出的一种移位寄存器单元的示意图；

图4是根据本公开一示例性实施例示出的一种栅极驱动电路的示意图；

图5是根据本公开一示例性实施例示出的对应于图4所示的栅极驱动电路工作时的一种示例的信号时序图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

需要说明的是，除非另外定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1是根据本公开一示例性实施例示出的一种移位寄存器单元的示意图。基于图1所示的移位寄存器单元，在GOA单元启动时，从输入端输入的信号给上拉节点(以下也简称PU点)充电，与下拉节点(包括图1中所示的PD1点以及PD2点)控制M10给PU点放电在时间上存在一个竞争关系。如果PD点电压不能及时拉低，会导致PU点充电不足，从而导致移位信号输出端OC输出的信号的电压(即级联信号的电压)较低，进而导致下一行GOA单元的PU点充电不足，级联累积后会引起GOA单元无输出，则导致上一行GOA单元无法复位，引起上一行栅线输出信号异常，产生Multi-output(多次输出)的现象，导致显示面板出现显示异常。

图2是根据本公开一示例性实施例示出的一种移位寄存器单元的结构框图，多个这样的移位寄存器单元可构成栅极驱动电路，用于驱动液晶显示面板、有机发光二极管显示面板等，如图2所示，该移位寄存器单元，包括：

输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；

所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点，例如，如图2所示，输入电路与上拉节点以及信号输入端INPUT相连，配置为在INPUT提供的输入信号的控制下导通，使INPUT或另行提供的电压端，例如，高电压端和上拉节点连接，从而使INPUT提供的输入信号或另行提供的电压端提供的高电平信号被输入到上拉节点，将上拉节点的电位充电至工作电位。

所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；例如，如图2所示，节点控制电路与上拉节点、下拉节点、第一电压端VSS以及第三电压端VDD连接，且配置为在上拉节点例如为低电平时，使得下拉节点与VDD电压端连接，从而将下拉节点上拉为高电平；在上拉节点为高电平时，使得下拉节点与VSS电压端连接，从而将下拉节点下拉为低电平。

所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；

所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出，例如，如图2所示，输出电路与时钟信号端CLK、上拉节点以及OC连接，且配置为在上拉节点的电平的控制下导通，将时钟信号端CLK提供的时钟信号传输至OC，并作为输出信号在OC输出。或者，在另一个示例中，输出电路还与另行提供的电压端(例如高电压端)连接，使用时钟信号端CLK提供的时钟信号作为控制信号以控制是否将该电压端与信号输出端连接，从而控制是否将该电压端的电压信号传输至OC并作为输出信号在OC输出。

所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。例如，如图2所示，所述放电控制电路例如与输入端、VSS电压端、以及另行提供的VGH电压端(VGH电压端可被配置为持续输入高电平)相连，被配置为例如在输入端为高电平时，使得降噪电路通过该放电控制电路与VSS电压相连，在输入端为低电平时，使得降噪电路通过该放电控制电路与VGH电压端相连，从而实现当输入端为高电平时，增大上拉节点的电压拉低信号的下降沿的作用。

本公开实施例的移位寄存器单元，增加了与第一电压端、输入端、降噪电路以及节点控制电路相连的放电控制电路，该电路在上拉节点充电过程中，通过输入端的电平的控制，增大上拉节点的电压拉低信号的下降沿，使得上拉节点可完成充电，以及使得下拉节点可及时被拉低，从而可保证输出端正常输出。

在一种可实现方式中，所述放电控制电路包括第一支路以及第二支路，所述第一支路可包括：第一晶体管以及第二晶体管；所述第一晶体管的第一极与所述降噪电路以及所述第二支路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及控制极相连；所述第二晶体管的第二极与所述第一电压端相连。以图3所示的移位寄存器单元为例，其中，第一晶体管为M12，第二晶体管为M13，例如，在第一个时钟周期，输入端电压为高电平，M12以及M13开启，M10与VSS端(为第一电压端的一个示例)之间串联M12以及M13，使得PU点电压拉低信号的Tf增大，使得PD1节点或PD2节点可及时被拉低，从而可保证OC正常输出。

在一种可实现方式中，所述第二支路可包括：第三晶体管、第四晶体管以及第五晶体管；所述第三晶体管16的控制极以及第一极与第二电压端(如图2中所示的VGH电压端)相连，所述第三晶体管的第二极与所述第四晶体管14的第一极以及所述第五晶体管15的控制极相连；所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。仍以图3所示的移位寄存器单元为例，其中，第三晶体管为M16、第四晶体管为M14、第五晶体管为M15，该第二支路可被配置为当输入端为低电平时，M16、M14以及M15开启，M15被接入VSS电压端以及降噪电路之间，同时，M12以及M13关闭，可通过设置M15与降噪电路(包括图3中所示的降噪电路32以及降噪电路39)中的M10的沟道宽长比的配比使得M15的接入不影响下拉节点的降噪。

在一种可实现方式中，所述降噪电路可包括：第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。仍以图3所示的移位寄存器单元为例，第六晶体管例如为图2中所示的M10，在第二个时钟周期(该第二时钟周期例如为与上述第一时钟周期相邻的一个时钟周期)，输入端为低电平，M12以及M14关闭，M15开启，其中，M15、M12、M13以及M10可预先被配置为M15的沟道宽长比大于M10的沟道宽长比，M12的沟道宽长比或M13的沟道宽长比小于M10的沟道宽长比，这样的配比使得输入端为低电平时，上述第一支路不导通，使得第二支路中的M15接入VSS电压端以及M10之间，从而不影响PD点降噪。

在一种可实现方式中，所述下拉节点包括第一下拉节点以及第二下拉节点，仍以图3所示的移位寄存器单元为例，第一下拉节点为图3中所示的PD1节点，第二下拉节点为图3中所示的PD2节点，所述节点控制电路可包括：第一节点控制子电路以及第二节点控制子电路；所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以及所述第一电压端相连；所述第二节点控制子电路与第四电压端、第二下拉节点、所述上拉节点以及所述第一电压端相连；其中，所述第三电压端VDD1与所述第四电压端VDD2在同一时钟信号的周期内提供的信号的极性相反，使得第一节点控制子电路35以及第二节点控制子电路36可工作在时钟信号相邻的两个周期内(例如，上述第一时钟信号周期以及第二时钟信号周期)。

在一种可实现方式中，仍以图3所示的移位寄存器单元为例，所述降噪电路可包括：第一降噪子电路32以及第二降噪子电路39；所述第一降噪子电路32包括：第七晶体管M11以及第八晶体管M10，所述第七晶体管M11的第一极以及所述第八晶体管M10的第一极与所述上拉节点PU以及所述第一节点控制子电路35相连，所述第七晶体管M11的控制极与所述第一下拉节点相连，所述第八晶体管M10的控制极与所述第二下拉节点PD2相连，所述第七晶体管M11的第二极以及所述第八晶体管M10的第二极与所述放电控制电路34相连；所述第二降噪子电路39包括：第九晶体管M11’以及第十晶体管M10’，所述第九晶体管M11’的第一极以及所述第十晶体管M10’的第一极与所述输出电路37相连，所述第九晶体管M11’的控制极与所述第一下拉节点PD1相连，所述第十晶体管M10’的控制极与所述第二下拉节点PD2相连，所述第九晶体管M11’的第二极以及所述第十晶体管M10’的第二极与所述第二节点控制电路36相连。

在一种可实现方式中，所述移位寄存器单元，还包括：第一复位电路33以及所述输出复位电路38，所述第一复位电路33被配置为响应于复位信号端RESET的复位信号，输出预复位信号到所述上拉节点PU，以控制所述上拉节点PU的电位，例如，RESET端和与其级联的下级移位寄存器单元或与其相隔至少一级的下级移位寄存器单元的输出端相连；以图3所示的移位寄存器单元为例，第一复位电路与上拉节点、RESET端以及VSS电压端相连，被配置为在RESET的电平的控制下，使得上拉节点和VSS电压端相连，以对PU点进行下拉复位。所述第一复位电路包括第十一晶体管M2，所述第十一晶体管M2的第一极与上拉节点PU相连，所述第十一晶体管M2的控制极与所述复位信号端RESET相连，所述第十一晶体管M2的第二极与所述第一电压端VSS相连；所述输出复位电路38，被配置为在所述复位信号端RESET的电平的控制下，对所述输出端OC进行复位，所述输出复位电路38，包括：第十二晶体管M4，所述第十二晶体管M4的第一极与所述输出电路以及所述第二降噪子电路39相连，所述第十二晶体管M4的控制极与所述复位信号端RESET相连，所述第十二晶体管M4的第二极与所述第一电压端VSS相连。例如，第十二晶体管M4在RESET端为高电平时导通，将输出端与VSS电压端相连，从而对输出端OC进行复位。

在一种可实现方式中，仍以图3所示的移位寄存器单元为例，上述输出电路可包括：第十三晶体管M3、第十四晶体管M17以及电容C1；所述第十三晶体管M3的第一极与时钟信号端CLK以及所述第十四晶体管M17的第一极相连，所述第十三晶体管M3的控制极与所述第十四晶体管M17的控制极以及所述电容C1的第一极相连，所述第十三晶体管M3的第二极与所述电容C1的第二极相连；所述第十四晶体管M17的第二极与所述输出端OC相连。如图3所示，移位寄存器单元还可包括，信号输出端G(N)，被配置为向下一行栅线G(N+1)提供扫描信号。

本公开实施例还提供了一种栅极驱动电路，图4为本公开一示例性实施例提供的一种栅极驱动电路的示意图。如图4所示，该栅极驱动电路包括多个级联的移位寄存器单元，其中，任意一个或多个移位寄存器单元可以采用本公开任一实施例提供的移位寄存器单元的结构或其变形，例如，可以采用图3中所示的移位寄存器单元。

在上述栅极驱动电路中，除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入端input和其上级移位寄存器单元的输出端相连接；除最后一级移位寄存器单元之外，其余各级移位寄存器单元的复位端和其下级的移位寄存器单元的输出端相连。

如图4所示，栅极驱动电路还包括时钟信号线CLK，该时钟信号线CLK与多个级联的移位寄存器单元的时钟信号端CLK连接以提供时钟信号。

需要说明的是，图4中所示的G(N-1)(N为大于1的整数)表示第N-1行栅线、G(N)表示第N行栅线、G(N+1)表示第N+1行栅线，……，同理，GOA单元N-1为第N级GOA单元，依次类推，此处不再赘述。

例如，栅极驱动电路还包括第一电压线、第二电压线、第三电压线以及第四电压线，其中，第一电压线与第一电压端VSS连接，且配置为提供第一电压；第二电压线与第二电压端VGH连接，且配置为提供第二电压；第三电压线与第三电压端VDD1连接，且配置为提供第三电压；第四电压线与第四电压端VDD2连接，且配置为提供第四电压。

例如，时钟信号端CLK提供的时钟信号时序可以采用图5中所示的信号时序，以实现栅极驱动电路逐行输出栅极扫描信号的功能。需要说明的是，图5中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。

本公开实施例还提供了一种显示装置，该显示装置可包括栅极驱动电路，例如，如图4所示的栅极驱动电路。例如，栅极驱动电路可以采用与薄膜晶体管同样半导体制程的工艺直接集成在显示装置的阵列基板上，以实现逐行或隔行扫描驱动功能。

需要说明的是，本公开实施例的电子装置可以为液晶显示面板、液晶电视、显示器、OLED(OrganicLight-Emitting Diode，有机电激光显示)面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相机、导航仪等任何具有显示功能的产品或部件。该显示装置还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。

在本公开的实施例中，例如，当各个电路实现为N型晶体管时，“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如，截止)。

需要说明的是，本公开的实施例中，上拉节点、下拉节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特征相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

又例如，当各个电路实现为P型晶体管时，“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如，导通)；“下拉”表示对一个节点或一个晶体管的电极进行充电，以使得该节点或该电极的绝对值升高，从而实现相应晶体管的操作(例如，截止)。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本公开的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本公开难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本公开难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本公开的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

本公开的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本公开的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；

所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；

所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；

所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；

所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；

所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述放电控制电路包括第一支路以及第二支路，所述第一支路，包括：

第一晶体管以及第二晶体管；

所述第一晶体管的第一极与所述降噪电路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及所述第二晶体管的控制极相连；

所述第二晶体管的第二极与所述第一电压端相连。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二支路，包括：

第三晶体管、第四晶体管以及第五晶体管；

所述第三晶体管的控制极以及第一极与第二电压端相连，所述第三晶体管的第二极与所述第四晶体管的第一极以及所述第五晶体管的控制极相连；

所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；

所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述降噪电路，包括：

第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；

所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点包括第一下拉节点以及第二下拉节点，所述节点控制电路包括：

第一节点控制子电路以及第二节点控制子电路；

所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以及所述第一电压端相连；

所述第二节点控制子电路与第四电压端、第二下拉节点、所述上拉节点以及所述第一电压端相连；

其中，所述第三电压端与所述第四电压端在同一时钟信号的周期内提供的信号的极性相反。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述降噪电路，包括：

第一降噪子电路以及第二降噪子电路；

所述第一降噪子电路包括：第七晶体管以及第八晶体管，所述第七晶体管的第一极以及所述第八晶体管的第一极与所述上拉节点以及所述第一节点控制子电路相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连，所述第七晶体管的第二极以及所述第八晶体管的第二极与所述放电控制电路相连；

所述第二降噪子电路包括：第九晶体管以及第十晶体管，所述第九晶体管的第一极以及所述第十晶体管的第一极与所述输出电路相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连，所述第九晶体管的第二极以及所述第十晶体管的第二极与所述第二节点控制电路相连。

7.根据权利要求6所述移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

第一复位电路以及所述输出复位电路，所述第一复位电路被配置为响应于复位信号端的复位信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位，所述复位电路包括第十一晶体管，所述第十一晶体管的第一极与上拉节点相连，所述第十一晶体管的控制极与所述复位信号端相连，所述第十晶体管的第二极与所述第一电压端相连；

所述输出复位电路，被配置为在所述复位信号端的电平的控制下，对所述输出端进行复位，所述输出复位电路，包括：第十二晶体管，所述第十二晶体管的第一极与所述输出电路以及所述第二降噪子电路相连，所述第十二晶体管的控制极与所述复位信号端相连，所述第十二晶体管的第二极与所述第一电压端相连。

8.根据权利要求1至7任一项所述的移位寄存器单元，其特征在于，所述输出电路，包括：

第十三晶体管、第十四晶体管以及电容；

所述第十三晶体管的第一极与时钟信号端以及所述第十四晶体管的第一极相连，所述第十三晶体管的控制极与所述第十四晶体管的控制极以及所述电容的第一极相连，所述第十三晶体管的第二极与所述电容的第二极相连；

所述第十四晶体管的第二极与所述输出端相连。

9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-8任一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。

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