DE2851628A1

DE2851628A1 - Digitalrechner

Info

Publication number: DE2851628A1
Application number: DE19782851628
Authority: DE
Inventors: Martin W Feintuch; David A Tawfik
Original assignee: Bendix Corp
Current assignee: Bendix Corp
Priority date: 1977-12-19
Filing date: 1978-11-29
Publication date: 1979-06-28
Also published as: GB2010551A; JPS5489543A; CA1102003A; US4171539A; FR2412119A1; GB2010551B

Description

Digitalrechner

Die Erfindung betrifft im allgemeinen Digitalrechner und insbesondere Digitalrechner mit Zentraleinheiten, die eine höhere Rechenkapazität besitzen, als zur Erfüllung ihrer Aufgaben erforderlich ist. Vor allem betrifft die Erfindung eine Vorrichtung zur Leistungstastung des Digitalrechners, um den Leistungsbedarf der Anlage zu vermindern.

Sehr häufig besitzen Digitalrechner, die beispielsweise für die Flugregelung eines Luftfahrzeuges eingesetzt werden können, Zentraleinheiten mit einer höheren Rechenkapazität als zur Durchführung ihrer Aufgaben erforderlich wäre. Diese Zentraleinheiten werden eingesetzt, da sie leicht zu beziehen sind und im allgemeinen nicht mehr kosten als Zentraleinheiten von einer geringeren Rechenkapazität, und die Entwicklung zur Schaffung einer speziellen Zentraleinheit für die gewünschte Anwendung wird praktisch vernachlässigt. Diese Situation legt nahe, daß keine Spannung mehr an Bauteilen der Anlage nach Erfüllung der Aufgabe durch die Zen-

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traleinheit anliegen sollte, die nicht zur Speicherung variabler Rechengrößen gebraucht werden. Eine derartige Anordnung besitzt die Vorteile, den Leistungsbedarf der Anlage zu verringern und ihre Betriebssicherheit infolge niedrigerer Betriebstemperaturen zu erhöhen, die sich aus dem geringeren Leistungsbedarf ergeben.

Erfindungsgemäß ist eine Vorrichtung für die Leistungstastung oder stroboskopische Steuerung der Leistung für einen Digitalrechner der vorbezeichneten Art vorgesehen, bei welcher ein die Rechen-Abtastfrequenz der Anlage bestimmender Echtzeittaktgeber einen bistabilen Multivibrator (Flip-Flop) ansteuert, der dann seinerseits Spannung an die leistungsgetasteten Bauteile der Anlage abgibt. Die Zentraleinheit führt ihre erforderlichen Rechnungen durch, und nach Beendigung ihrer Aufgabe gibt sie ein "Rechenendesignal" ab, welches den Flip-Flop löscht, um die Spannung über eine Schaltvorrichtung an den leistungsgetasteten Bauteilen abzuschalten.

Die Aufgabe der Erfindung besteht darin, einen sehr betriebssicheren Rechner zu schaffen, der mit einem geringeren Leistungsbedarf auskommt als die vorhandenen früheren Anlagen dieser Art. Erfindungsgemäß ist ferner ein Digitalrechner mit einer Schaltung für die Leistungstastung vorgesehen, wodurch die Spannung an den Bausteinen der Anlage abgeschaltet wird, die nicht für die Speicherung veränderlicher Rechengrößen erforderlich sind, nachdem die Zentraleinheit ihre Aufgabe beendet hat. In weiterer Ausgestaltung der Erfindung soll eine Leistungstastschaltung oder stroboskopische Leistungssteuerung dadurch geschaffen werden, daß die Zentraleinheit ein Signal erzeugt, wenn sie ihre erforderlichen Aufgaben erfüllt hat, wobei dieses Signal dazu dient, die Spannung an den

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leistungsgetasteten Bausteinen der Anlage abzuschalten.

Die Erfindung ist nachstehend näher erläutert. Alle in der Beschreibung enthaltenen Merkmale und Maßnahmen können von erfindungswesentlicher Bedeutung sein. Zu Erlauterungszwecken wird ein einziges Ausführungsbeispiel gezeigt, es sei jedoch bemerkt, daß die Zeichnungen lediglich Erklärungszwecken dienen und nicht den Rahmen der Erfindung beschränken. Die Zeichnungen zeigen:

Fig. 1 einen normalen Digitalrechner, bei welchem

die erfindungsgemäße Leistungstastung verwendet werden kann.

Fig. 2 (a),(b),(c) Kurvenbilder der Rechenfrequenz-Abtastsignale, der Rechentakte oder -zyklen sowie die erfindungsgemäß erzeugten Leistungstastungssignale.

Fig. 3 ein Blockschaltbild mit Darstellung der er

findungsgemäßen Leistungstastungsschaltung.

In Fig. 1 ist ein normaler Digitalrechner mit einem Speicher mit wahlfreiem Zugriff (RAM) 2 und einem Festwertspeicher (ROM) 4 gezeigt, über eine Speicherdaten- und Ädressensammelschiene 8 ist RAM 2 als veränderlichen Speicher und ROM 4 als Programmspeicher an eine Zentraleinheit 6 gekoppelt. Ein Echtzeittaktgeber 10 erzeugt ein Signal, das der Zentraleinheit 6 eingegeben wird, um die Rechenabtastfrequenz des Digitalrechners festzulegen.

Ein analoger Eingangssignalkanal 12, ein analoger Ausgangssignalkanal 14, ein Einzeleingangssignalkanal 16 sowie ein Einzelausgangs-

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Signalkanal 18 sind über eine Eingangs-ZAusgangsdaten- und Adressensammelschiene an die Zentraleinheit 6 gekoppelt.

Am Analogeingangssignalkanl 12 liegen eine Anzahl von analogen Eingangssignalen an, die beispielsweise von den Kreiseln oder anderen Fluglagenabtastgeräten erzeugt werden können, die in einem digitalen Flugregler enthalten sind. Die Analogsignale gelangen über entsprechende Differentialverstärker, Demodulatoren oder Gleichrichter sowie Filter 22 an einen Multiplexer 24. Dieser gibt ein Signal an einen Analog-Digitalumsetzer 26 ab, der es über die Eingangs-/ Ausgangsdaten- und Adressensammelschiene 20 der Zentraleinheit 6 einspeist.

Der Analogausgangssignalkanal 14 umfaßt einen Digital-Analogumsetzer 28, der über die Sammelschiene 20 mit der Zentraleinheit 6 verbunden ist, um ein an einem Demultiplexer 30 anliegendes Analogsignal zu erzeugen. Der Demultiplexer 30 gibt eine Anzahl von Signalen ab, die den Tastspeicherschaltungen 32 eingespeist werden, um analoge Ausgangssignale zu erzeugen.

Der Einzeleingangssignalkanal 16 erhält eine Anzahl von Signalen, die beispielsweise einzelnen Schaltpegeln, z.B. einer logischen Eins, oder einer logischen Null der betreffenden Analogeingangssignale entsprechen können. Die Einzelsignale liegen an Pegelumsetzern 34 an-,von wo aus sie an einen über die Eingabe-ZAusgabedaten- und Adressensammelschiene 20 an die Zentraleinheit 6 angeschlossenen Multiplexer 36 gelangen.

Der Einzelausgangssignalkanal 18 umfaßt einen über die Sammelschie-

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ne 20 mit der Zentraleinheit 6 verbundenen Demultiplexer 38. Dieser erzeugt eine Anzahl von Signalen-, die an Registern 40 anliegen, um eine entsprechende Anzahl von Einzelausgangssignalen abzugeben.

Wie bereits erwähnt, ist der anhand der Fig. 1 beschriebene Digitalrechner eine bekannte Anlage, von der nur so viel dargestellt und beschrieben wird, wie es zur Erläuterung der erfindungsgemäßen Leistungstastschaltung erforderlich ist.

Man erkennt, daß die einzigen- in Fig. ί gezeigten. Bausteine _r dienicht leistungsgetas-tet werden können, d.h. die stets-unter Spannung stehen müssen, die Bausteine sind, die ihre speziellen Werte beibehalten müssen, wie der RAM 2, die Analogdifferentialverstärker/ Demodulatoren/Filter 22, die Tastspeieherkreise 32 und die Äusgaberegister 40. Alle anderen Bausteine einschließlich der Zentraleinheit, des ROM 4, des Analog-Digitalumsetzers 26, des Digital-Analog-Umsetzers 28, der Multiplexer 24 und 36, der Demultiplexer 30 und 38 sowie der Pegelumsetzer 34 können leistungsgetastet werden, d.h. die Spannung für die Bausteine kann periodisch unterbrochen werden, wie nachstehend anhand der Fig. 2 und 3 näher ausgeführt wird.

Zu Erläuterungszwecken wird anhand der Fig. 2 die Verwendung eines Viertelperiodenrechenimpulses bei dem in Fig. 1 gezeigten Digitalrechner gezeigt. Eine normale Rechenperiode oder ein Rechentakt ist in Fig. 2 gezeigt, bei welcher der Echtzeittaktgeber 10 (Fig. 1) ein Rechenabtastfrequenzsxgnal alle fünfzig Millisekunden an die Zentraleinheit 6 abgibt (2(a)). Fig. 2(b) zeigt die Echtzeitarbeit der Zentraleinheit 6, die aus der Periode von fünfzig Millisekunden ΐ2,5 Millisekunden lang rechnet und 37,5 Millisekunden ruht, d.h.

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sie arbeitet eine Viertelperiode lang.

Die anhand der Fig. 3 beschriebene Erfindung gibt ein Leistungstastsignal am Ende eines jeden Rechenzyklus der Fig. 2(c) ab, um die Leistung der entsprechenden Bausteine der Anlage zu tasten, damit Spannung an diesen Bausteinen abgeschaltet und die Aufgabe der Erfindung gelöst werde.

Eine entsprechende Stromversorgung 41 in Fig. 3 gibt Spannung an alle in Fig. 1 gezeigten Bausteine ab. Diese Spannung gelangt an die nicht leistungsgetasteten Bausteine direkt, d.h. an den RAM 2, die Differentialverstärker/Demodulatoren/Filter 22, die Register 40 sowie die Tastspeicherkreise 32 und liegt an einem Schalter an, der ein Halbleiterschalter sein kann, und steuert die Stromversorgung der übrigen in Fig. 1 gezeigten Bausteine mit den vorstehenden Kennzeichen, wie nachstehend näher erläutert wird.

Der Echtzeittaktgeber 10 gibt laufend ein Signal ab, das die Rechenabtastfrequenz des Digitalrechners bestimmt und das in Fig. (a) dargestellt ist. Dieses Signal liegt an der Zentraleinheit 6 an sowie an der Anschaltklemme eines bistabilen Multivibrators oder Flip-Flops 22, um diesen zu beaufschlagen, so daß über einen Schalter 46 Spannung an die leistungsgetasteten Bausteine gelangt, wobei der Schalter durch das Ausgangssignal des beaufschlagten Flip-Flops 42 geschlossen wird und das Ausgangssignal an den Schalter 46 über ein Impulsentzerrungsfilter 44 gelangt.

Die Zentraleinheit 6 fährt mit ihrer Rechenarbeit fort. Wenn diese Aufgaben gelöst sind, gibt sie ein "Rechenendesignal" ab, das an

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der Löschklemme des Flip-Flops 42 anliegt.

Die Schaltungsanordnung ist so gewählt, daß der Schalter 46, der bisher geschlossen war, damit Spannung von der Stromversorgung 41 an die leistungsgetasteten Bausteine des digitalen Rechners gelangen kann, unterbrochen wird, wenn der Flip-Flop 42 gelöscht wird und damit ein Ausgangssignal eines anderen Schaltzustandes abgibt. Durch diesen somit geöffneten Schalter wird die Übertragung von Spannung von der Stromversorgung 41 an die leistungsgetasteten Bausteine der Anlage unterbrochen.

In diesem Zusammenhang sei bemerkt, daß das Impulsentzerrungsfilter 44 dazu dient, die Anstiegs- und Abfallzeiten des Leistungsschaltsignals des Flips-Flops 42 zu formen oder zu glätten, um elektromagnetische Störungen und Spannungsstoße an den leistungsgetasteten Bausteinen zu vermeiden.

Dabei ist die Schaltungsanordnung so ausgelegt, daß die Zentraleinheit 6 am Ende ihres Rechentaktes alle verwendbaren Daten in ihren allgemeinen Preozeßadditionsspeichern einschließlich des RAM 2 speichern muß, bevor das "Rechenendesignal" erzeugt wird.

Aus der vorstehenden Beschreibung der Erfindung und anhand der Zeichnungen geht hervor, daß eine Schaltungsanordnung zur Abschaltung der Spannung an bestimmten Bausteinen eines Digitalrechners während der Zeit geschaffen wurde, in welcher diese Bausteine nicht für Rechenzwecke gebraucht werden. Die erfindungsgemäße Schaltung ermöglicht die Verwendung von leicht greifbaren Zentraleinheiten und gibt dem Entwickler dadurch einen großen Freiheitsgrad, daß

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eine Zentraleinheit bereits in der Anlage für Erwexterungszwecke u.dgl. vorhanden ist, deren Rechenkapazität größer als erforderlich ist. Außerdem kann der Leistungsbedarf mit der erfindungsgemäßen Schaltung erheblich verringert werden, wodurch sich die Betriebssicherheit infolge von niedrigeren Arbeitstemperaturen erhöht.

Außer dem vorstehend beschriebenen Beispiel der Erfindung sind noch, weitere möglich, ohne den Rahmen der Erfindung zu verlassen.

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Claims

The Bendix Corporation ·

Executive Offices

Bendix Center 21. November 1978

Southfield, Mich.48076, USA Anwaltsakte M-4788

Patentansprüche

Mj Digitalrechner mit einer Zentraleinheit, einer Anzahl von mit der Zentraleinheit verbundenen Bausteinen, um in diese veränderliche Rechengrößen einzuspeisen, wobei bestimmte Bausteine der Anlage nur während des Rechentaktes der Zentraleinheit Spannung brauchen, ferner mit einem Taktgeber, zur Erzeugung eines den Rechentakt der Zentraleinheit steuernden Signals sowie mit einer Stromversorgung für die Bausteine der Anlage, dadurch gekennzeichnet, daß die Zentraleinheit (6) bei Beendigung ihres Rechentaktes ein Signal erzeugt sowie dadurch, daß eine Vorrichtung (42,46) vorgesehen ist, um Spannung an bestimmte Bausteine der Anlage nur während des Rechentaktes der Zentraleinheit (6) anzulegen.
2. Digitalrechner nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtungen (42,46), welche Spannung nur an bestimmte Bausteine der Anlage während des Rechentaktes der Zentraleinheit (6) anlegen, folgende Bausteine umfassen: eine an den Taktgeber (10)

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und die Zentraleinheit (6) gekoppelte Vorrichtung (42), welche in Abhängigkeit vom Signal des Taktgebers (10) ein Signal in einem ersten Schaltzustand erzeugt und in Abhängigkeit von einem von der Zentraleinheit (6) erzeugten Signal ein Signal in einem zweiten Schaltzustand abgibt, sowie eine an die Stromversorgung (41) und die an den Taktgeber (10) sowie an die Zentraleinheit (6) angekoppelte Vorrichtung (42) angeschlossene Vorrichtung (46), die in Abhängigkeit vom Signal des ersten Schaltzustandes Spannung an bestimmte Bausteine der Anlage anlegt und in Abhängigkeit vom Signal des zweiten Schaltzustandes die Spannung für diese letzterwähnten Bausteine sperrt.
3. Digitalrechner nach Anspruch 2, dadurch gekennzeichnet, daß die an den Taktgeber (10) und die Zentraleinheit (6) angekoppelte Vorrichtung (42) , die in Abhängigkeit vom Signal des Taktgebers

(10) ein Signal in einen ersten Schaltzustand und in Abhängigkeit vom Signal der Zentraleinheit (6) ein Signal in einem zweiten Schaltzustand erzeugt, eine bistabile Vorrichtung umfaßt, die vom Signal des Taktgebers (10) angesteuert wird, um das Signal des ersten Schaltzustandes zu erzeugen und durch das Signal der Zentraleinheit (6) gelöscht wird, um das Signal des zweiten Schaltzustandes zu erzeugen.
4. Digitalrechner nach Anspruch 2, dadurch gekennzeichnet, daß die Vorrichtung (46), die einerseits an die Stromversorgung (41) und andererseits an die an den Taktgeber (10) und die Zentraleinheit (6) angekoppelte Vorrichtung (42) angeschlossen ist und in Abhängigkeit vom Signal des ersten Schaltzustandes Spannung an bestimmte Bausteine der Anlage anlegt und in Abhängigkeit vom Si-

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gnal des zweiten Schaltzustandes die Spannung für die letzterwähnten Bausteine sperrt, einen Schalter (46) umfaßt, der in Abhängigkeit vom Signal des ersten Schaltzustandes schließt und in Abhängigkeit vom Signal des zweiten Zustandes öffnet.
5. Digitalrechner nach Anspruch 3, dadurch gekennzeichnet, daß mit der bistabilen Vorrichtung (42) eine Signalentzerrungseinrichtung (44) verbunden ist, um die Anstiegs- und Abfallzeiten der durch die bistabile Vorrichtung (42) erzeugten Signale des ersten und zweiten Schaltzustandes zu glätten.
6. Digitalrechner nach Anspruch 1, dadurch gekennzeichnet, daß der Taktgeber (10) in einem bestimmten Intervall ein Signal zur Auslösung des Rechentaktes der Zentraleinheit (6) in diesem Intervall erzeugt, ferner dadurch, daß die Dauer des Rechentaktes der Zentraleinheit (6) ein Bruchteil des Gesamtintervalls ist und schließlich dadurch, daß das von der Zentraleinheit (6) abgegebene Signal am Ende des Intervallbruchteils erzeugt wird.
7. Digitalrechner nach Anspruch 6, dadurch gekennzeichnet, daß Spannung an bestimmte Bausteine der Anlage während des Intervallbruchteils angelegt wird und an diesen zuletzte erwähnten Bausteinen während des übrigen Teils des Intervalls abgeschaltet

wird. ·

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