EP0017245B1 - Monolithisch integrierbare Halbleiterschaltung mit einem taktgesteuerten Schieberegister - Google Patents

Monolithisch integrierbare Halbleiterschaltung mit einem taktgesteuerten Schieberegister Download PDF

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EP0017245B1
EP0017245B1 EP80101822A EP80101822A EP0017245B1 EP 0017245 B1 EP0017245 B1 EP 0017245B1 EP 80101822 A EP80101822 A EP 80101822A EP 80101822 A EP80101822 A EP 80101822A EP 0017245 B1 EP0017245 B1 EP 0017245B1
Authority
EP
European Patent Office
Prior art keywords
gate
output
register
shift register
input
Prior art date
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Expired
Application number
EP80101822A
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English (en)
French (fr)
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EP0017245A2 (de
EP0017245A3 (en
Inventor
Helmut Rösler
Reinhard Ing. Grad. Gafert
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0017245A2 publication Critical patent/EP0017245A2/de
Publication of EP0017245A3 publication Critical patent/EP0017245A3/de
Application granted granted Critical
Publication of EP0017245B1 publication Critical patent/EP0017245B1/de
Expired legal-status Critical Current

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    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
    • G10H1/00—Details of electrophonic musical instruments
    • G10H1/36—Accompaniment arrangements

Definitions

  • Such a semiconductor circuit is known from US-A-4142433.
  • Such a semiconductor circuit can, for. B. for signal control of electronic devices, for. B. an electronic organ can be used with advantage. So z. B. in such organs, the signal to be evaluated in each case generated by pressing the keys in the manual and passed on from there for evaluation.
  • the automatic generation of a melody accompaniment in an electronic organ requires an automatic recognition of the current state of the game, that is, the recognition of the digital signals generated by the manual. For musical reasons, it is desirable not to let certain playing states, i.e. certain combinations of pressed game keys, influence the generation of the accompaniment. Such a case is e.g. B. given the simultaneous actuation of keys, the associated tones are only apart by a semitone width.
  • the invention is based on the object of specifying a circuit arrangement with which the respective game state is recognized and with which the undesired game states are rendered ineffective.
  • FIGS. 1 to 4. 3 is a semiconductor circuit corresponding to the invention in the block diagram and in FIGS. 1 and 2 an embodiment of the item. 1 and 2 called ring shift registers and in FIG. 4 a system used for generating the signals required for the linkage or regeneration, respectively.
  • the ring shift register shown in FIGS. 1 and 2 is discussed in more detail, although this does not always have to form part of the semiconductor circuit according to the invention. However, its importance is given for many cases, especially when the invention is used for musical purposes.
  • the ring shift register RR shown in FIG. 1 consists of n register cells R; connected in series, the index i passing through the numbers 1, 2, ... n.
  • the individual shift register cells R are designed as quasi-static register cells in the interest of simplifying the circuit, as can be seen from FIG. 2.
  • the accruing, z. B. via the manual of the electronic organ supplied information arrives via the signal input E at - at the same time the feedback of the last register cell R n to the first register cell R 1 mediating OR gate OG to the one input of an AND gate UG, the output of which The first register cell R 1 is provided.
  • the second input of the AND gate UG is controlled by the output of the second register cell R 2 .
  • this output is connected to the second input of the AND gate UG via a negated AND gate (NAND gate) NG.
  • This feedback of the output of a downstream register cell to the input of an upstream register cell has the effect that the input of the upstream register cell, i.e. in the example of register cell R 1 , only receives the signal ONE when the output of the downstream register cell, i.e. in the example of register cell R 2 , a NULL is pending.
  • An auxiliary signal H applied to the second input of the NAND gate NG can also block the AND gate UG if necessary and thus the input of a signal present at the signal input E or via the feedback from the last register cell R n into the first register cell R.
  • the described connection between the output of the register cell R 2 to the AND gate UG and the register cell R has the effect that, due to a ONE pending at the output of the register cell R 2, a pending at the output of the last register cell R n and via the OR Gate OG suppressed ONE to be forwarded, that is, it is eliminated from the information content circulating in the ring shift register RR, so that a correction of the circulating signal is possible in this way by eliminating an undesired ONE.
  • Such a feedback can also be provided between other register cells R i if required be.
  • FIG. 1 also shows a second possibility - to be used as an alternative to the correction option just described - of changing a signal circulating in the ring shift register RR.
  • This is given by an AND gate U ', the output of which is at the reset input R' of the second register cell R 2 and one input of which is at the signal input of the first register cell Ri, while its second input is controlled by an auxiliary signal H if required.
  • This AND gate U ' can only be caused to pass a one to the reset input R * of the register cell R 2 if there is a one at the input of the first register cell R 1 and a corresponding auxiliary signal H at the second input of the AND gate U * . If this is the case, then a ONE present in register cell R 2 is deleted.
  • register cells R 1 , R 2 ,... R n are preferably used as register cells R 1 , R 2 ,... R n . These permit the design of the shift register cells R 1 and R 2 which can be seen in FIG. 2, which are then followed in a similar manner by the register cells R 3 , R 4 ,... R n . Initially, this is still the configuration of the ring shift register RR which is preferably to be used as a signal input and which may possibly be identical to the shift register SR which is used to apply the logic to be described below.
  • the z. B. from the manual of the electronic organ forth signal input E of the ring shift register RR is in an embodiment according to FIG. 2 at an input of a NOR gate G 1 with three inputs, the second input of which is connected to the signal output of the last register cell R n and whose third input is at the output of an AND gate G 4 to be switched by an auxiliary signal H.
  • the output of the first NOR gate (negated OR gate) G 1 leads via a transfer transistor T 1 to be controlled by the clock TM to an inverter G 2 and via this and via a second transfer transistor T 2 to the one input of a second NOR gate G 3 , the second transfer transistor T 2 being controlled by the clock TS. Furthermore, the input of the inverter G 2 is connected to the output of the second NOR gate G 3 via a third transfer transistor T 3 . A clock TSS is provided to control the third transfer transistor T 3 .
  • the output of the second NOR gate G 3 forms the output of the first register cell R i . It is also connected to one input of the previously mentioned AND gate G 4 , the output of which leads back to the first NOR gate G 1 .
  • one first has an input transfer transistor T 4 controlled by the clock TM and an AND gate G 6 provided with three inputs, which is connected with one of its inputs to the output of the first register cell R 1 .
  • the source-drain path of the input transfer transistor T 4 leads on the one hand via the source-drain path of a further transfer transistor T 6 controlled by the clock TSS to the signal output of the second register cell R 2 , on the other hand via the series circuit of an inverter G 5 and a transfer transistor controlled by the clock TS T 5 to the one input of a NOR gate G 7 .
  • This NOR gate G 7 has three inputs, one of which can be controlled via the inverter G 5 , the second through the output of the AND gate G 6 mentioned in the last paragraph and the third via a reset signal.
  • This reset signal is also at the second input of the already mentioned output gate G 3 of the first register stage, which - in contrast to the gate G 7 - is only provided with two inputs.
  • the configuration of the register cells R 3 to R n essentially corresponds to the two cells R 1 and R 2 . So they are also quasi-static register cells.
  • the signal transferred from the respective upstream register cell via a transfer transistor controlled by the clock TM passes via an inverter and a further transfer transistor controlled by the clock TS to the input of a NOR gate, which at the same time forms the output of the cell in question.
  • the output of the input transfer transistor of the relevant register cell Rj controlled by the clock TM is directly connected to the signal output of the NOR gate of the relevant cell.
  • Another input of this NOR gate is used to apply reset pulses.
  • an AND gate corresponding to the AND gate of register cell R 2 can be provided.
  • a ring shift register RR shown in FIG. 2 is able, in a manner similar to an arrangement according to FIG. 1, to correct undesired dual combinations in the fed-in signal, such as those e.g. B. occur while pressing adjacent game buttons in the organ manual, and perform a clean signal of the actual system according to the invention.
  • 12 tone names C, CIS, D, DIS, etc.
  • the intervals between the tones are decisive.
  • the digital signals generated via the manual are successful conditions via the input E into the ring shift register RR, the information already circulating in it being retained with the exception of the signal parts suppressed as a result of the corrective measures mentioned.
  • the semiconductor circuit shown in FIG. 3 forms the core of the invention. This will now be described in more detail.
  • a shift register SR which is preferably to be controlled by a ring shift register RR according to FIG. 2 or FIG. 1 in parallel operation or is identical to this, forms the input of the circuit shown in FIG. 3.
  • This shift register SR like the shift register RR, must also be freed of information contained in it before start-up, which is brought about by a reset signal supplied by a common clock generator.
  • a clock generator which is suitable for supplying the clock pulse sequences TM, TS and TSS, z. B.
  • a clock according to the patent application P 2 845 379.4 (VPA 78 P 1 191; title: digital integrated semiconductor circuit) can be used.
  • the course of the clocks TM, TS and TSS can also be found in this application.
  • the cells of the shift register SR in FIG. 3 and the shift register SRG in FIG. 4 are expediently designed as quasi-static register cells. All these cells and also the further circuit parts provided in an arrangement according to the invention are expediently designed using MOS-IC technology.
  • At least the output of two register cells S i of the shift register SR and in the preferred case the outputs of all register cells S; are connected to the logic L effecting a signal masking, while the individual register cells S i receive their information in parallel operation through the respectively assigned register cell R; of the ring shift register RR received.
  • each of the outputs of the individual register cells is S; of the shift register SR each connected to an input of the logic L.
  • the logic is composed in the usual way of elementary gates, in particular AND gates, OR gates, NAND gates, NOR gates, inverters or exclusive OR gates, in order to implement the desired logic function.
  • the internal circuitry of the logic L is often designed such that a signal for fixing the counter reading of the dual counter Z only appears at the output of the logic for a certain signal present in the shift register SR.
  • the outputs of the two last-mentioned AND gates A 1 and A 2 are each at one of the two inputs of an intermediate gate LA 1 , z. B. an OR gate, which forms a secondary output of the logic L, which is used to control an auxiliary system, for. B. the system shown in Fig. 4, is provided.
  • the main output of the logic L is given in the example by an OR gate 0, the individual inputs of each of one of the intermediate gates LA; the logic L are controlled. This main output serves to fix the counter reading of a digital counter, ie pulse counter Z in the manner already defined above.
  • the clock generator TG provided for clock control of the shift register SR serving to apply the logic L and possibly also the ring shift register RR outputs the clock pulses serving for the clock supply of the shift register SR at the same time to the counting input of a dual counter Z, the Q outputs of which in each case to the first input of an AND -Gatters A are placed, the other input of which is controlled by the main output of the logic L, that is to say by the output of the OR gate 0.
  • OR gate 0 as the output of the logic L means that the counter reading of the dual counter Z is fixed each time, that is to say is passed on as a signal via the AND gate A when sent to ei nem the intermediate gate LA; a signal appears, which may be important for the further system for synchronization reasons.
  • the configuration of the output of the logic L is provided by an AND gate or a NOR gate.
  • a read-only memory ROM is provided, which is occupied in the respectively required manner, that is to say programmed, and is also designed as a matrix memory.
  • Each column line S of this read-only memory ROM which is designed in a known manner, is connected to the signal output of one AND gate UN each.
  • These AND gates UN are divided into groups G of the same size, each of which is one of the signal outputs of those already mentioned and through the intermediate gates LA; the logic L controlled first selection circuit AW 1 are assigned. For example, four such groups G are provided, each containing eight AND gates UN.
  • the first selection circuit AW 1 is set by the logic L, as can be seen from FIG. 3.
  • a further logic acted upon by the secondary outputs of the logic L can be provided in the selection circuit AW I , which ensures that a particular output of the selection circuit AW 1 receives the level ONE, while the other outputs maintain the level ZERO.
  • the number of inputs of the selection circuit AW 1 controlled by the logic L that is to say via its secondary outputs and possibly also via its main output 0, matches the number of its outputs and thus the number of groups G, it is sufficient if everyone by the logic L controlled input of AW 1 controls an AND gate activated by a preselection, through the output of which a flip-flop, e.g. B. RS flip-flop. The nodes of the flip-flop not acted upon by the AND gate then each form an output of the selection AW 1 .
  • the column powers of the read-only memory ROM are assigned to the individual register cells. If you give z. B. in the shift register SRG a signal consisting only of a ONE, it depends on the one hand on the position of the selection circuit and on the other hand by the number of shift cycles given after the introduction of the ONE on the shift register, which parts of the read-only memory ROM are activated.
  • the output gates AG are given as OR gates, each of which has two inputs.
  • the second selection circuit AW 2 can also by logic, for. B. the logic L can be controlled. If the circuit is used to design an electronic organ, however, a manually controlled selection circuit AW 2 will be preferred. she gets then a corresponding, e.g. B. Control task related to the rhythm of the game.
  • the fundamental tone present in the signal present in the shift register SR is determined by the respectively fixed state of the dual counter Z, so that not only the key but also the associated fundamental tone is input into the signal required for controlling the signal generating system SG.
  • This signal then has the task of generating the required accompaniment chord via a digitally controlled tone generator.

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Description

  • Die Erfindung betrifft eine monolithisch integrierbare digitale Halbleiterschaltung zur Auswertung von aus Gruppen von Dualimpulsen bestehenden Digitalsignalen, bei der der Eingangsteil ein durch einen Taktgeber (TG) getaktetes Schieberegister umfaßt, bei dem die Anzahl der Registerzellen mindestens der Anzahl der Dualstellen der für die Auswertung vorgesehenen Digitalsignale entspricht und der Ausgang mindestens zweier dieser Registerzellen zur Steuerung einer Logikschaltung vorgesehen ist, wobei die Logikschaltung zur Fixierung des Zählstandes eines mit den für den Betrieb des Schieberegisters vorgesehenen Schiebetakten als Zählimpulse beaufschlagten Zählers dient, welcher in Abhängigkeit vom jeweils fixierten Zählstand wenigstens einen weiteren Schaltungsteil steuert.
  • Aus der US-A-4142433 ist eine derartige Halbleiterschaltung bekannt.
  • Eine solche Halbleiterschaltung kann z. B. für die Signalsteuerung elektronischer Geräte, z. B. einer elektronischen Orgel, mit Vorteil eingesetzt werden. So wird z. B. bei solchen Orgeln das jeweils auszuwertende Signal durch die Betätigung der Tasten im Manual erzeugt und von dort für die Auswertung weiter gegeben.
  • Die automatische Erzeugung einer Melodiebegleitung in einer elektronischen Orgel verlangt eine automatische Erkennung des jeweils vorliegenden Spielzustandes, also die Erkennung der jeweils über das Manual anfallenden Digitalsignale. Aus musikalischen Gründen ist es dabei erwünscht, gewisse Spielzustände, also gewisse Kombinationen von gedrückten Spieltasten, keinen Einfluß auf die Erzeugung der Begleitung nehmen zu lassen. Ein solcher Fall ist z. B. bei der gleichzeitigen Betätigung von Tasten gegeben, deren zugehörigen Töne jeweils nur um eine Halbtonbreite auseinander liegen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit welcher der jeweilige Spielzustand erkannt wird, und mit welcher die unerwünschten Spielzustände wirkungslos gemacht werden.
  • Diese Aufgabe wird bei einer Halbleiterschaltung der eingangs genannten Art durch die im kennzeichnenden Teil des ersten Patentanspruchs aufgeführten Merkmale gelöst.
  • Mit Hilfe einer der Erfindung entsprechenden Halbleitervorrichtung ist die Möglichkeit gegeben, eine zu der jeweils gespielten Melodie passende Begleitung automatisch zu erzeugen, wobei die entsprechenden Muster für die Begleitung - gesteuert durch den jeweils fixierten Zählstand und entsprechenden Auswahlschaltungen - aus einem entsprechend programmierten Speicher, insbesondere Festwertspeicher, abgerufen werden.
  • Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Die Erfindung wird nun anhand der Fig. 1 bis 4 näher beschrieben. Dabei ist in Fig. 3 eine der Erfindung entsprechende Halbleiterschaltung im Blockschaltbild und in Fig. 1 bzw. 2 eine Ausgestaltung des unter Ziff. 1 und 2 genannten Ringschieberegisters sowie in Fig. 4 eine für die Erzeugung der für die Verknüpfung bzw. Regeneration ggf. benötigten Signale dienende Anlage dargestellt. Zunächst wird auf das in Fig. 1 und 2 dargestellte Ringschieberegister näher eingegangen, obwohl dieses nicht jedesmal einen Bestandteil der erfindungsgemäßen Halbleiterschaltung bilden muß. Seine Bedeutung ist jedoch für viele Fälle, insbesondere beim Einsatz der Erfindung für musikalische Zwecke gegeben.
  • Das in Fig. 1 dargestellte Ringschieberegister RR besteht aus n hintereinander geschalteten Registerzellen R;, wobei der Index i die Zahlen 1, 2, ... n durchläuft. Die einzelnen Schieberegisterzellen R; sind im Interesse der Schaltungsvereinfachung als quasistatische Registerzellen ausgebildet, wie dies aus Fig. 2 ersichtlich ist.
  • Die jeweils anfallende, z. B. über das Manual der elektronischen Orgel gelieferte Information gelangt über den Signaleingang E an ein - zugleich die Rückkopplung der letzten Registerzelle Rn auf die erste Registerzelle R1 vermittelndes ODER-Gatter OG an den einen Eingang eines UND-Gatters UG, dessen Ausgang zur Beaufschlagung der ersten Registerzelle R1 vorgesehen ist. Der zweite Eingang des UND-Gatters UG wird vom Ausgang der zweiten Registerzelle R2 gesteuert. Hierzu ist dieser Ausgang über ein negiertes UND-Gatter (NAND-Gatter) NG mit dem zweiten Eingang des UND-Gatters UG verbunden.
  • Diese Rückkopplung des Ausgangs einer nachgeschalteten Registerzelle auf den Eingang einer vorgeschalteten Registerzelle bewirkt, daß der Eingang der vorgeschalteten Registerzelle, also im Beispielsfalle der Registerzelle R1, nur dann das Signal EINS erhält, wenn am Ausgang der nachgeschalteten Registerzelle, also im Beispielsfalle der Registerzelle R2, eine NULL anhängig ist.
  • Ein am zweiten Eingang des NAND-Gatters NG angelegtes Hilfssignal H kann bei Bedarf ebenfalls das UND-Gatter UG und damit die Eingabe eines am Signaleingang E bzw. über die Rückkopplung aus der letzten Registerzelle Rn anstehenden Signals in die erste Registerzelle R, blockieren.
  • Ersichtlich hat die beschriebene Verbindung zwischen dem Ausgang der Registerzelle R2 auf das UND-Gatter UG und die Registerzelle R, die Wirkung, daß aufgrund einer am Ausgang der Registerzelle R2 anhängigen EINS eine am Ausgang der letzten Registerzelle Rn anhängige und über das ODER-Gatter OG weiterzuleitende EINS unterdrückt, also aus dem im Ringschieberegister RR umlaufenden Informationsinhalt ausgeschieden wird, so daß eine Korrektur des umlaufenden Signals auf diese Weise durch die Beseitigung einer unerwünschten EINS möglich ist. Eine solche Rückkopplung kann bei Bedarf auch zwischen anderen Registerzellen Ri vorgesehen sein.
  • In Fig. 1 ist außerdem eine zweite - alternativ zu der soeben beschriebenen Korrekturmöglichkeit anzuwendende - Möglichkeit der Veränderung eines im Ringschieberegister RR umlaufenden Signals eingezeichnet. Diese ist durch ein UND-Gatter U' gegeben, dessen Ausgang am Reseteingang R' der zweiten Registerzelle R2 und dessen einer Eingang am Signaleingang der ersten Registerzelle Ri liegt, während sein zweiter Eingang bei Bedarf durch ein Hilfssignal H gesteuert wird. Dieses UND-Gatter U' kann nur beim gleichzeitigen Vorliegen einer Eins am Eingang der ersten Registerzelle R1 und eines entsprechenden Hilfssignals H am zweiten Eingang des UND-Gatters U* zur Weitergabe einer Eins an den Reseteingang R* der Registerzelle R2veranlaßt werden. Ist dies aber der Fall, dann wird eine gleichzeitig in der Registerzelle R2 vorhandene EINS gelöscht.
  • Bevorzugt werden, wie bereits erwähnt, als Registerzellen R1, R2, ... Rn sog. quasistatische Registerzellen verwendet. Diese gestatten die aus Fig. 2 ersichtliche Ausgestaltung der Schieberegisterzellen R1 und R2, denen sich dann in ähnlicher Weise die Registerzellen R3, R4, ... Rn anschließen. Dabei handelt es sich zunächst immer noch um die Ausgestaltung des bevorzugt als Signaleingang zu verwendenden Ringschieberegisters RR, das ggf. mit dem zur Beaufschlagung der noch zu beschreibenden Logik dienenden Schieberegister SR identisch sein kann.
  • Der z. B. vom Manual der elektronischen Orgel her zu beaufschlagende Signaleingang E des Ringschieberegisters RR liegt bei einer Ausgestaltung gemäß Fig. 2 an einem Eingang eines NOR-Gatters G1 mit drei Eingängen, dessen zweiter Eingang mit dem Signalausgang der letzten Registerzelle Rn verbunden ist und dessen dritter Eingang am Ausgang eines durch ein Hilfssignal H zu schaltenden UND-Gatters G4 liegt.
  • Der Ausgang des ersten NOR-Gatters (negiertes ODER-Gatter) G1 führt über einen vom Takt TM zu steuernden Transfertransistors T1 an einen Inverter G2 und über diesen und über einen zweiten Transfertransistor T2 an den einen Eingang eines zweiten NOR-Gatters G3, wobei der zweite Transfertransistor T2 durch den Takt TS gesteuert ist. Ferner ist der Eingang des Inverters G2 über einen dritten Transfertransistor T3 mit dem Ausgang des zweiten NOR-Gatters G3 verbunden. Zur Steuerung des dritten Transfertransistors T3 ist ein Takt TSS vorgesehen.
  • Der Ausgang des zweiten NOR-Gatters G3 bildet den Ausgang der ersten Registerzelle Ri. Er ist außerdem mit dem einen Eingang des bereits genannten UND-Gatters G4 verbunden, dessen Ausgang auf das erste NOR-Gatter G1 zurückleitet.
  • Bei der zweiten Registerzelle R2 hat man zunächst einen vom Takt TM gesteuerten Eingangs-Transfertransistor T4 sowie ein mit drei Eingängen versehenes UND-Gatter G6, das mit einem seiner Eingänge mit dem Ausgang der ersten Registerzelle R1 verbunden ist. Die Source-Drainstrecke des Eingangs-Transfertransistors T4 leitet einerseits über die Source-Drainstrecke eines vom Takt TSS gesteuerten weiteren Transfertransistors T6 an den Signalausgang der zweiten Registerzelle R2, andererseits über die Serienschaltung eines Inverters G5 und eines vom Takt TS gesteuerten Transfertransistors T5 an den einen Eingang eines NOR-Gatters G7.
  • Dieses NOR-Gatter G7 hat drei Eingänge, von denen der eine über den Inverter G5, der zweite durch den Ausgang des im letzten Absatz erwähnten UND-Gatters G6 und der dritte durch ein Resetsignal steuerbar ist. Dieses Resetsignal liegt außerdem am zweiten Eingang des bereits erwähnten Ausgangsgatters G3 der ersten Registerstufe, das - im Gegensatz zum Gatter G7 ― nur mit zwei Eingängen versehen ist.
  • Ein Unterschied zwischen der zweiten und ersten Registerzelle ist auch hinsichtlich der beiden UND-Gatter G4 und G6 gegeben, da das UND-Gatter G6 der zweiten Registerzelle R2 mit drei Eingängen versehen und sein Ausgang zur Mitsteuerung des den Ausgang der zweiten Registerzelle R2 bildenden NOR-Gatters G7 vorgesehen ist. Der dritte Eingang des Gatters G6 ist durch die Taktsignale TS gesteuert.
  • Die Ausgestaltung der Registerzellen R3 bis Rn entspricht im wesentlichen der beiden Zellen R1 und R2. Sie sind also ebenfalls quasistatische Registerzellen.
  • Das über einen vom Takt TM gesteuerten Transfertransistor von der jeweils vorgeschalteten Registerzelle übernommene Signal gelangt über einen Inverter und einen vom Takt TS gesteuerten weiteren Transfertransistor an den Eingang eines NOR-Gatters, welches zugleich den Ausgang der betreffenden Zelle bildet. Ferner ist der Ausgang des vom Takt TM gesteuerten Eingangs-Transfertransistors der betreffenden Registerzelle Rj, also sein Drain, unmittelbar mit dem Signalausgang des NOR-Gatters der betreffenden Zelle verbunden. Ein weiterer Eingang dieses NOR-Gatters dient der Beaufschlagung mit Resetimpulsen. Schließlich kann ein dem UND-Gatter der Registerzelle R2 entsprechendes UND-Gatter vorgesehen sein.
  • Auch die in Fig. 2 dargestellte Ausgestaltung eines Ringschieberegisters RR ist in der Lage, in ähnlicher Weise wie eine Anordnung gemäß Fig. 1, eine Korrektur unerwünschter Dualkombinationen in dem eingespeisten Signal, wie sie z. B. beim gleichzeitigen Drücken benachbarter Spieltasten im Orgelmanual auftreten, vorzunehmen und ein bereinigtes Signal der eigentlichen Anlage gemäß der Erfindung zuzuführen. Für den Fall der Anwendung auf ein elektronisches Musikgerät sind nämlich 12 Tonnamen (C, CIS, D, DIS, usw.) sowie die Intervalle zwischen den Tönen ausschlaggebend. Für diesen Fall wird man sowohl für das seriell zu beaufschlagende Ringschieberegister RR als auch für das zur Steuerung der Logik dienende Schieberegister SR mindestes 12 Registerzellen R; vorstehen. Die über das Manual erzeugten Digitalsignale gelangen über den Eingang E in das Ringschieberegister RR, wobei auch die bereits in diesem umlaufende Information mit Ausnahme der infolge der genannten Korrekturmaßnahmen unterdrückten Signalteile erhalten bleibt.
  • Die in Fig. 3 dargestellte Halbleiterschaltung bildet den Kern der Erfindung. Diese wird nun näher beschrieben.
  • Ein bevorzugt durch ein Ringschieberegister RR gemäß Fig. 2 oder Fig. 1 im Parallelbetrieb zu steuerndes oder mit diesem identisches Schieberegister SR bildet den Eingang der in Fig. 3 dargestellten Schaltung. Auch dieses Schieberegister SR ist, ebenso wie das Schieberegister RR, vor Inbetriebnahme von einer in ihm enthaltenen Information zu befreien, was durch ein von einem gemeinsamen Taktgeber geliefertes Resetsignal bewirkt wird. Als Taktgeber, der zur Lieferung der Taktimpulsfolgen TM, TS und TSS geeignet ist, kann z. B. ein Taktgeber entsprechend der Patentanmeldung P 2 845 379.4 (VPA 78 P 1 191; Titel: Digitale integrierte Halbleiterschaltung) verwendet werden. Den Verlauf der Takte TM, TS und TSS kann man ebenfalls dieser Anmeldung entnehmen.
  • Zu bemerken ist ferner, daß auch die Zellen des Schieberegisters SR in Fig. 3 und des Schieberegisters SRG in Fig. 4 zweckmäßig als quasistatische Registerzellen ausgestaltet sind. Alle diese Zellen und auch die weiteren bei einer Anordnung gemäß der Erfindung vorgesehenen Schaltungsteile sind zweckmäßig in MOS-IC-Technik ausgeführt.
  • Mindestens der Ausgang zweier Registerzellen Si des Schieberegisters SR und im bevorzugten Fall die Ausgänge aller Registerzellen S; sind an die eine Signalmaskierung bewirkende Logik L angeschlossen, während die einzelnen Registerzellen Si ihre Information im Parallelbetrieb durch die jeweils zugeordnete Registerzelle R; des Ringschieberegisters RR erhalten.
  • Die durch das Schieberegister SR beaufschlagte Logik L hat die Aufgabe, aufgrund der jeweils in das Schieberegister SR gelangenden Information einen durch die Schiebetaktimpulse des Schieberegisters SR als Zählimpulse gesteuerten Digitalzähler, insbesondere Dualzähler Z, zusätzlich zu steuern, indem sie nach Maßgabe ihrer Einstellung und ihres Aufbaus für die Fixierung dieses Zählerstandes sorgt. Bestimmend hierbei ist die Aufgabe, die die Halbleiterschaltung zu erfüllen hat, so daß die Funktion und damit der Aufbau der Logik L verschieden sein kann.
  • In dem auf die Orgel zugeschnittenen Beispielsfall ist jeder der Ausgänge der einzelnen Registerzellen S; des Schieberegisters SR an je einen Eingang der Logik L angeschlossen. Die Logik ist in üblicher Weise aus Elementargattern, insbesondere UND-Gattern, ODER-Gattern, NAND-Gattern, NOR-Gattern, Invertern bzw. Exklusiv-ODER-Gattern zusammengesetzt, um die gewünschte logische Funktion zu realisieren. Häufig ist die innere Schaltung der Logik L so ausgebildet, daß nur bei einem bestimmten im Schieberegister SR vorliegenden Signal am Ausgang der Logik ein Signal zur Fixierung des Zählerstandes des Dualzählers Z erscheint.
  • Bei dem Ausführungsbeispiel nach Fig. 3 ist der Signalausgang der ersten Registerzelle S, und die Signalausgänge aller übrigen Registerzellen S; - mit Ausnahme der letzten Registerzelle Sm ― an je einen Eingang eines UND-Gatters A1 derart gelegt, daß das UND-Gatter A1 durch die Zellen S1 bis Sm 1 gesteuert ist und demnach nur beim gleichzeitigen Auftreten einer EINS an den Ausgängen dieser - wie bereits bemerkt als quasistatische Schieberegisterzellen ausgestalteten - Registerzellen S1 bis Sm-1 am Ausgang des UND-Gatters A1 eine EINS erscheint. Ferner ist der Ausgang der ersten Registerzelle S1 und der Ausgang der letzten Registerzelle Sm an je einen der beiden Eingänge eines weiteren UND-Gatters A2 angelegt. Die Ausgänge der beiden zuletzt genannten UND-Gatter A1 und A2 liegen an je einem der beiden Eingänge eines Zwischengatters LA1, z. B. eines ODER-Gatters, welches einen Sekundärausgang der Logik L bildet, der zur Steuerung einer Hilfsanlage, z. B. der in Fig. 4 dargestellten Anlage, vorgesehen ist.
  • Die Logik L enthält weitere Gatter, falls die der Gesamtanlage zugrundeliegende Aufgabe dies erforderlich macht. Jedoch soll von der näheren Darstellung diesbezüglicher Einzelheiten Abstand genommen werden, da sie für die Erfindung nicht wesentlich sind und ihre nähere Darstellung für einen konkreten Fall zu viel Raum beanspruchen würde. Es genügt, darauf hinzuweisen, daß den UND-Gattern A1 und A2 entsprechende logische Gatter oder Strukturen vorgesehen und durch das Schieberegister SR in jeweils verschiedener Weise angesteuert sind. Der Ausgang dieser einzelnen Unterstrukturen ist jeweils wieder durch ein Zwischengatter LA2, LA3 usw. gegeben, die wiederum als Sekundärausgänge für verschiedene Aufgaben herangezogen werden können.
  • Der Hauptausgang der Logik L ist im Beispielsfall durch ein ODER-Gatter 0 gegeben, dessen einzelne Eingänge durch je eines der Zwischengatter LA; der Logik L gesteuert sind. Dieser Hauptausgang dient zur Fixierung des Zählerstandes eines Digitalzählers, also Impulszählers Z in der bereits oben definierten Weise.
  • Der zur Taktsteuerung des der Beaufschlagung der Logik L dienenden Schieberegisters SR und ggf. auch des Ringschieberegisters RR vorgesehene Taktgeber TG gibt die zur Taktversorgung des Schieberegisters SR dienenden Taktimpulse zugleich an den Zähleingang eines Dualzählers Z, dessen Q-Ausgänge jeweils an den ersten Eingang eines UND-Gatters A gelegt sind, dessen anderer Eingang durch den Hauptausgang der Logik L, also durch den Ausgang des ODER-Gatters 0 gesteuert ist. Die Verwendung eines ODER-Gatters 0 als Ausgang der Logik L führt dazu, daß jedesmal der Zählerstand des Dualzählers Z fixiert, d. h. über die UND-Gatter A als ein Signal weitergegeben wird, wenn an einem der Zwischengatter LA; ein Signal erscheint, was aus Synchronisierungsgründen für die weitere Anlage ggf. von Bedeutung ist. Andererseits sind Fälle denkbar, bei denen die Ausgestaltung des Ausgangs der Logik L durch ein UND-Gatter oder ein NOR-Gatter angebracht ist.
  • Der durch die Wirkung der UND-Gatter A fixierte Zählstand des Dualzählers Z wird im Beispielsfall in einen Schreib-Lesespeicher SLS eingeschrieben, um ggf. auch an anderen Stellen der Halbleiterschaltung verwendet zu werden. Außerdem liegt dieser fixierte Zählstand entweder durch unmittelbare Verbindung der Ausgänge der UND-Gatter A oder durch Vermittlung des Schreib-Lesespeichers SLS an den zur Beaufschlagung eines Rechenwerkes RW, z. B. eines Addierers, dienenden Eingängen desselben.
  • Andererseits sind die durch die Zwischengatter LA; gegebenen Sekundärausgänge der Logik L zur Steuerung einer Hilfsschaltung, z. B. einer Auswahlschaltung AW1, vorgesehen, welche die Aufgabe hat, eine Anlage zu aktivieren, welche die für die arithmetische Verknüpfung im Rechenwerk noch benötigten weiteren Signale liefert. Diese mit ROM bezeichnete Anlage ist in Fig. 4 dargestellt. Schließlich dient das bei Beaufschlagung des Rechenwerks RW anfallende Ergebnis zur Steuerung weiterer Teile der Anlage, z. B. eines Signalerzeugers SG.
  • Bei der in Fig. 4 dargestellten Vorrichtung zur Erzeugung der dem Rechenwerk RW außer dem Zählstand des Dualzählers Z noch zuzuführenden Verknüpfungssignale ist ein Festwertspeicher ROM vorgesehen, der in der jeweils erforderlichen Weise belegt, also programmiert, und außerdem als Matrix-Speicher ausgestaltet ist.
  • Jede Spaltenleitung S dieses in bekannter Weise ausgestalteten Festwertspeichers ROM ist mit dem Signalausgang je eines UND-Gatters UN verbunden. Diese UND-Gatter UN sind in gleichgroße Gruppen G aufgeteilt, die jeweils einem der Signalausgänge der bereits erwähnten und durch die Zwischengatter LA; der Logik L gesteuerten ersten Auswahlschaltung AW1 zugeteilt sind. Beispielsweise sind vier solche Gruppen G vorgesehen, die jeweils acht UND-Gatter UN enthalten.
  • Die erste Auswahlschaltung AW1 wird, wie aus Fig. 3 hervorgeht, durch die Logik L eingestellt. Hierzu kann in der Auswahlschaltung AWI eine durch die Sekundärausgänge der Logik L beaufschlagte weitere Logik vorgesehen sein, welche dafür sorgt, daß jeweils ein bestimmter Ausgang der Auswahlschaltung AW1 den Pegel EINS erhält, während die übrigen Ausgänge den Pegel NULL behalten. Falls die Zahl der durch die Logik L, also über deren Sekundärausgänge und ggf. auch über deren Hauptausgang 0, gesteuerten Eingänge der Auswahlschaltung AW1 mit der Anzahl ihrer Ausgänge und damit der Anzahl der Gruppen G übereinstimmt, genügt es, wenn jeder durch die Logik L gesteuerter Eingang von AW1 je ein durch eine Vorwahl aktiviertes UND-Gatter steuert, durch dessen Ausgang je ein Flip-Flop, z. B. RS-Flip-Flop, gestellt wird. Die nicht durch das UND-Gatter beaufschlagte Knoten des Flip-Flops bildet dann je einen Ausgang der Auswahl AW1.
  • Die Steuerung der UND-Gatter UN der einzelnen Gruppen G durch den jeweils zugeordneten Ausgang der ersten Auswahlschaltung AW1 ist dadurch gegeben, daß der eine der beiden Eingänge jedes UND-Gatter UN der betreffenden Gruppe G mit dem dieser Gruppe zugeteilten Ausgang der Auswahlschaltung AW1 verbunden ist. Zur Steuerung der zweiten Eingänge jedes der UND-Gatter UN dient ein, insbesondere vom Taktgeber TG versorgtes, weiteres Schieberegister SRG. Vorgesehen ist dabei, daß eine der Anzahl der UND-Gatter UN in den einzelnen Gruppe G entsprechende Anzahl von Registerzellen dieses (ggf. ebenfalls als Ring ausgestalteten) Schieberegisters SRG allen Gruppen G gemeinsam zugeteilt ist, indem durch den Ausgang jeder dieser Registerzellen jeweils nur ein einziges UND-Gatter UN jeder Gruppe G gesteuert und dabei jedes UND-Gatter UN jeweils nur einer Registerzelle zugeordnet ist. Damit ist durch Betätigung der Auswahlschaltung AW1 eine Zuordnung der Spaltenleistungen des Festwertspeichers ROM zu den einzelnen Registerzellen gegeben. Gibt man z. B. in das Schieberegister SRG ein nur aus einer EINS bestehendes Signal ein, so hängt es einerseits von der Stellung der Auswahlschaltung und andererseits durch die nach der Einführung der EINS auf das Schieberegister gegebene Anzahl von Schiebetakten ab, welche Teile des Festwertspeichers ROM aktiviert sind.
  • Die Informationsausgabe aus dem Festwertspeicher ROM erfolgt über die Zeilenleitungen Z, die jeweils an den Eingang je eines UND-Gatters UN" gelegt sind. Die Gesamtzahl dieser UND-Gatter UN' ist in ähnlicher Weise wie die Zahl der UND-Gatter UN in - durch jeweils einen Ausgang einer zweiten Auswahlschaltung AW2 gesteuerte - Gruppen G" mit jeweils derselben Anzahl von UND-Gattern UN* unterteilt. Während der eine Eingang des einzelnen UND-Gatters UN* durch die ihm zugeordnete Zeilenleitung Z gesteuert ist, ist der andere Eingang mit dem der betreffenden Gruppe zugeteilten Ausgang der zweiten Auswahlschaltung AW2 verbunden.
  • Ferner ist eine der Anzahl der UND-Gatter UN* in den einzelnen Gruppen G" entsprechende Zahl von einander gleichen Ausgangsgattern AG mit jeweils einer der Anzahl der Gruppen G` entsprechenden Zahl von logischen Eingängen gegeben. Die Signalausgänge dieser Ausgangsgatter AG dienen der Beaufschlagung des Rechenwerks RW der in Fig. 3 dargestellten Anordnung.
  • Bei dem in Fig. 4 dargestellten Ausführungsbeispiel sind die Ausgangsgatter AG als ODER-Gatter gegeben, die jeweils zwei Eingänge aufweisen. Die zweite Auswahlschaltung AW2 kann ebenfalls durch eine Logik, z. B. die Logik L gesteuert sein. Im Falle der Anwendung der Schaltung auf die Ausgestaltung einer elektronischen Orgel wird man jedoch eine manuell gesteuerte Auswahlschaltung AW2 vorziehen. Sie bekommt dann eine entsprechende, z. B. auf den Spielrhythmus bezogene Steuerungsaufgabe.
  • Die durch das Rechenwerk RW gesteuerte Signalerzeugungsanlage SG kann z. B. durch einen durch die Ausgangssignale des Rechenwerks RW zu adressierenden Speicher gegeben sein, der insbesondere als Festwertspeicher ausgebildet ist.
  • Die in den Fig. 1 bis 4 dargestellte Halbleiterschaltung ist u. a. zur Erkennung des jeweils vorliegenden Spielzustandes im Manual einer elektronischen Orgel und zur selbsttätigen Erzeugung der zu der jeweils gespielten Melodie passenden Begleitung geeignet. Hierzu wird das vom Manual in Form von Digitalimpulsen abgegebene Signal im Ringschieberegister RR von bezüglich der Erzeugung der Begleitung unerwünschten Signalteilen befreit und über die Logik L die Tonart erkannt und der jeweils erkannten Tonart entsprechende Begleitungsfiguren aus dem Festwertspeicher ROM hervorgeholt und über die zweite Auswahlschaltung AW2 entsprechend dem gewünschten bzw. gespielten Rhythmus ausgefiltert und die entsprechende Steuerungsinformation an das Rechenwerk RW gegeben.
  • Andererseits wird durch den jeweils fixierten Zustand des Dualzählers Z der in dem jeweils im Schieberegister SR vorliegenden Signal vorhandene Grundton ermittelt, so daß also nicht nur die Tonart sondern auch der zugehörige Grundton in das zur Steuerung der Signalerzeugungsanlage SG erforderliche Signal eingegeben wird. Diesem Signal obliegt dann die Aufgabe, über einen digital gesteuerten Tonerzeuger den jeweils erforderlichen Begleitungsakkord zu generieren.
  • Mit dem Einschalten der Anlage ist, wie auch sonst bei Digitalschaltungen üblich, eine selbsttätige Rücksetzung in den Ausgangszustand verbunden, wie bereits Abhandlung der Fig. 2 angedeutet wurde. Dies gilt insbesondere für die Schieberegister RR, SR und SRG sowie für den Dualzähler Z. Aber auch während des Betriebes der Anlage kann eine - insbesondere in periodischen Abständen erfolgende - Rücksetzung erforderlich sein. Diese wird im allgemeinen nach den für die Gesamtanlage geltenden Gesichtspunkten bemessen, von der die Halbleiterschal- tung gemäß der Erfindung im allgemeinen nur ein Teil ist.

Claims (21)

1. Monolithisch integrierbare digitale Halbleiterschaltung zur Auswertung von aus Gruppen von Dualimpulsen bestehenden Digitalsignalen, bei der der Eingangsteil ein durch einen Taktgeber (TG) getaktetes Schieberegister (SR) umfaßt, bei dem die Anzahl der Registerzellen (S;) mindestens der Anzahl der Dualstellen der für die Auswertung vorgesehenen Digitalsignale entspricht und der Ausgang mindestens zweier dieser Registerzellen (S,) zur Steuerung einer Logikschaltung (L) vorgesehen ist, wobei die Logikschaltung zur Fixierung des Zählstandes eines mit den für den Betrieb des Schieberegisters (SR) vorgesehenen Schiebetakten als Zählimpulse beaufschlagten Zählers (Z) dient, welcher in Abhängigkeit vom jeweils fixierten Zählstand wenigstens einen weiteren Schaltungsteil (SLS), steuert, dadurch gekennzeichnet, daß der Eingangsteil einen Signaleingang (E) zur seriellen Zufuhr der Digitalsignale zu einem Ringschieberegister (RR) aufweist, daß Mittel zum parallelen Übertragen dieser Signale vom Ringschieberegister (RR) in das zur Beaufschlagung der Logikschaltung (L) vorgesehene Schieberegister (SR) vorgesehen sind, und daß der Ausgang wenigstens einer Registerzelle des Ringschieberegisters (RR) über ein gleichzeitig durch ein Hilfssignal (H) zu beaufschlagendes logisches Gatter NG; U'; G4, G6) auf den Eingang der betreffenden Registerzelle (R;) oder der im Ring vor dieser Registerzelle (R;) liegenden Registerzelle (Ri-1) rückkoppelbar ist.
2. Digitale Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Registerzellen (R;) des Ringschieberegisters (RR) und die Anzahl der Registerzellen (S;) des zur Beaufschlagung der Logikschaltung vorgesehenen Schieberegisters (SR) wenigstens der maximalen Anzahl der Digitalstellen der zu verarbeitenden Signale (Datenworte) entspricht.
3. Digitale Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Registerzellen (R;, Si) der beiden Schieberegister (RR, SR) quasistatische Schieberegisterzellen sind.
4. Digitale Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß zur Taktversorgung der einzelnen Schieberegister (RR bzw. SR) ein drei verschiedene und bezüglich ihrer Phasenlagen einander fest zugeordnete Taktfolgen (TM, TS, TSS) liefernder Taktgeber (TG) vorgesehen ist.
5. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der durch den Impulszähler (Z) gesteuerte weitere Schaltungsteil als Schreib-Lesespeicher (SLS) ausgebildet ist.
6. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der durch den Impulszähler gesteuerte weitere Schaltungsteil als Rechenwerk (RW) insbesondere als Addierer, ausgebildet ist.
7. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das die Logikschaltung (L) unmittelbar beaufschlagende Schieberegister (SR) ebenfalls als Ringschieberegister ausgebildet ist.
8. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß sie in integrierter MOS-Technik hergestellt ist.
9. Halbleiterschaltung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß der Signaleingang einer im Ringschieberegister (RR) im Sinne des Signaltransfers vorgeschalteten Registerzelle, z. B. der ersten Registerzelle (Ri), an den einen Eingang eines im übrigen durch ein Hilfssignal (H) gesteuerten UND-Gatters (U*) und der Ausgang dieses UND-Gatters (U') an den Reseteingang einer nachgeschalteten Registerzelle, z. B. der zweiten Registerzelle (R2) gelegt ist.
10. Halbleiterschaltung nach einem der Ansprüche 3 oder 9, dadurch gekennzeichnet, daß der Ausgang einer im Ringschieberegister (RR) im Sinne des Signaltransfers nachfolgenden Registerzelle, z. B. der zweiten Registerzelle (R2) an den einen Eingang eines im übrigen durch das Hilfssignal (H) steuerbaren NAND-Gatters (NG) und dessen Ausgang über eine UND-Verknüpfung (UG) an den Eingang einer vorgeschalteten Registerzelle, z. B. der ersten Registerzelle (R1), gelegt ist.
11. Halbleiterschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Signaleingang (E) des Ringschieberegisters (RR) an ein - im übrigen durch den Signalausgang der letzten Registerzelle (Rn) gesteuertes ODER-Gatter (OG) gelegt und der Ausgang dieses ODER-Gatters (OG) entweder zur unmittelbaren Steuerung der ersten Registerzelle (Ri) oder zur mittelbaren Steuerung der ersten Registerzelle (R1) über ein UND-Gatter (UG) vorgesehen ist.
12. Halbleiterschaltung nach Anspruch 3 und 11, dadurch gekennzeichnet, daß der Eingang der ersten Registerzelle (R1) durch ein NOR-Gatter (Gi) mit drei Eingängen gebildet ist, daß ein Eingang dieses NOR-Gatters (G1) mit dem Signaleingang (E) des Ringschieberegisters (RR), ein zweiter Eingang mit dem Ausgang eines durch den Ausgang der ersten Registerzelle (R1) sowie durch das Hilfssignal (H) gesteuerten UND-Gatters (G4) und ein letzter Eingang dieses NOR-Gatters (Gi) mit dem Signalausgang der letzten Registerzelle (Rn) des Ringschieberegisters (RR) verbunden ist.
13. Halbleiterschaltung nach den Ansprüchen 1 bis 12, dadurch gekennzeichnet, daß in der Logik (L) wenigstens ein Teil der Signalausgänge des die Logik steuernden Schieberegisters (SR) an je einen Eingang einer Kombination wenigstens zweier UND-Gatter (A1, A2) gelegt und die Ausgänge dieser UND-Gatter (A1, A2) über ein einen Sekundärausgang der Logik (L) bildendes Zwischengatter (LA;) zusammengefaßt sind.
14. Halbleiterschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Zwischengatter (LA;) über ein, insbesondere als ODER-Gatter ausgebildetes und den Hauptausgang der Logik (L) bildendes Ausgangsgatter (O) zusammengefaßt sind.
15. Halbleiterschaltung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die Zwischengatter (LA;) wenigstens zum Teil als ODER-Gatter ausgebildet sind.
16. Halbleiterschaltung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß die Zwischengatter (LA;) und das Ausgangsgatter (O) ausgangsseitig einer Signalauswahlschaltung (AW1) zugeführt sind, mit welchem ein als Matrixspeicher ausgebildeter Festwertspeicher (ROM) adressierbar ist, und daß die Speicherausgänge mit dem Rechenwerk (RW) zur Beaufschlagung mit Steuerinformationen verbunden sind.
17. Halbleiterschaltung nach den Ansprüchen 1 bis 16, dadurch gekennzeichnet, daß die den Zählstand vermittelnden Ausgänge (Q) des gemeinsam mit dem die Logik (L) steuernden Schieberegister (SR) von einem Taktgeber (TG) gesteuerten Dualzählers (Z) jeweils über ein durch den Ausgang der Logik (L) gesteuertes UND-Gatter (A) entweder unmittelbar oder über einen Schreib-Lesespeicher (SLS) zur Beaufschlagung des Rechenwerks (RW) vorgesehen sind.
18. Halbleiterschaltung nach den Ansprüchen 13 bis 17, dadurch gekennzeichnet, daß jede Spaltenleitung (S) des Festwertspeichers (ROM) mit dem Signalausgang je eines UND-Gatters (UN) verbunden ist, daß ferner die Gesamtzahl dieser UND-Gatter (UN) in gleichgroße Gruppen (G) unterteilt und jede dieser Gruppen (G) je einem Signalausgang einer durch die Logik (L) einzustellenden ersten Signalauswahlschaltung (AWi) zugeordnet sind, daß ferner ein taktgesteuertes und mit einem Digitalsignal beaufschlagtes weiteres Schieberegister SRG (z. B. Ringschieberegister) vorgesehen und eine der Anzahl der UND-Gatter (UN) in den einzelnen Gruppen (G) entsprechende Anzahl von Registerzellen dieses Schieberegisters (SRG) derart auf je ein UND-Gatter (UN) jeder der Gruppen (G) geschaltet ist, daß bei Betätigung der einzelnen Registerzelle durch ein entsprechendes sie passierendes Signal in jeder der Gruppen G jeweils nur ein UND-Gatter (UN) anspricht.
19. Halbleiterschaltung nach Anspruch 18, dadurch gekennzeichnet, daß jede Zeilenleitung (Z) des Festwert-Matrix-Speichers (ROM) an den einen Eingang je eines UND-Gatters (UN*) gelegt und die Gesamtzahl dieser UND-Gatter (UN*) in gleichgroße, je einem Signalausgang einer zweiten Auswahlschaltung (AW2) zugeordnete Gruppen (G*) unterteilt ist, daß hierzu der andere Eingang der in einer Gruppe (G*) zusammengefaßten UND-Gatter (UN*) mit dem zugehörigen Signalausgang einer zweiten Auswahlschaltung (AW2) verbunden ist, daß außerdem eine der Anzahl der UND-Gatter (UN) in den einzelnen Gruppen (G') entsprechende Anzahl von einander gleichen Ausgangsgattern (AG) mit einer Anzahl der Gruppen (G*) entsprechenden Anzahl von Signaleingängen vorgesehen und je ein Signaleingang jedes dieser Ausgangsgatter (AG) mit dem Ausgang je eines UND-Gatters (UN*) einer jeden Gruppe (G*) verbunden ist.
20. Halbleiterschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Ausgangsgatter (AG) zur Steuerung eines - gleichzeitig durch den über die Logik (L) fixierten Zählstand beaufschlagten - Rechenwerks (RW) vorgesehen sind.
21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsgatter (AG) als ODER-Gatter ausgebildet sind.
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