DE4007615A1 - Rom schaltung - Google Patents

Rom schaltung

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Description

Die Erfindung betrifft eine Festspeicherschaltung oder ROM Schaltung, insbesondere eine ROM Schaltung mit Vorla­ dung, die aufgrund eines einfacheren Schaltungsaufbaus einen geringeren Flächenbedarf hat.
Ein ROM Speicher, der ein Festspeicher ist, wird in weitem Umfang in verschiedenen elektrischen und elektroni­ schen Vorrichtungen verwandt.
Mit der fortschreitenden Entwicklung der digitalen Signalverarbeitung hat der Bedarf an ROM Speichern noch zugenommen, wobei die Entwicklung der Halbleiterherstel­ lungstechnik dazu geführt hat, daß Schaltungen zur Ausführung bestimmter Funktionen in Form eines einzigen Schaltungsbau­ steins oder Chips ausgebildet werden können.
Ein digitales Tonbandgerät (DAT), das eine ausgezeich­ nete Tonqualität hat, da es ein Tonsignal digital verarbei­ tet, umfaßt beispielsweise nur einen Digitalprozessorchip, nämlich einen sog. DSP Chip.
Ein DSP Chip, der eine sehr hoch integrierte logische CMOS Schaltung darstellt, enthält mehrere ROM und RAM Speicher sowie mehrere logische Schaltungen innerhalb des Chips. Bei einer ROM Schaltung, wie sie gegenwärtig in einem DSP Chip in statischer CMOS Auslegung ausgebildet wird, besteht die Schwierigkeit, daß die Größe des gesamten DSP Chips aufgrund der Vergrößerung des erforderlichen Flächenbe­ reiches zunimmt.
Fig. 2 der zugehörigen Zeichnung zeigt das Schaltbild eines statischen 2×3 ROM Speichers, der nach dem bekannten CMOS Verfahren ausgelegt ist. In Fig. 2 läßt sich die ROM Schaltung grob in einen Decodierer 1 und einen Codierer 2 unterteilen.
Der Decodierer 1 erzeugt ein 4-Bit Wortsignal, indem er das anliegende 2-Bit Adressensignal A0, A1 decodiert. Der Decodierer 1 enthält vier UND-Glieder G1 bis G4, deren Ausgänge mit den Wortleitungen W0 bis W3 verbunden sind, und die jeweils nach Maßgabe ihrer Eingangssignalzustände arbeiten.
Der Codierer 2 besteht aus einem UND-Gliedteil 3 aus MOS Transistoren eines ersten Leitfähigkeitstyps, beispielsweise aus P-Kanal MOS Transistoren und aus einem ODER-Gliedteil 4 aus MOS Transistoren eines zweiten Leitfähigkeitstyps, beispielsweise aus N-Kanal MOS Transistoren.
Der UND-Gliedteil 3 und der ODER-Gliedteil 4 sind mit drei Ausgangsleitungen D0 bis D2 verbunden. Am Schnittpunkt der Wortleitungen W0 bis W3 und der Ausgangsleitungen D0 bis D2 jeweils ist der ODER-Gliedteil 4 ein Bereich, an dem die gewünschten Daten dadurch gespeichert werden, daß sie entsprechend dem kombinierten Auftreten der N-Kanal MOS Transistoren bei der Herstellung programmiert sind.
Die Drainelektrode der N-Kanal MOS Transistoren ist mit der Ausgangsleitung verbunden, die Gateelektrode liegt an einer Wortleitung und die Sourceelektrode ist mit einer ersten Spannungsversorgungsquelle (VSS oder Massepotential) verbunden.
Im UND-Gliedteil 3 sind P-Kanal MOS Transistoren in einer Anzahl gleich der Bit-Zahl eines Adressensignales in Reihe zueinander zwischen jede Ausgangsleitung und eine zweite Spannungsversorgungsquelle (VDD) geschaltet, wobei die Gateelektrode der P-Kanal MOS Transistoren mit einer Wortlei­ tung (beispielsweise der Wortleitung W1, W2) verbunden ist, die mit den N-Kanal MOS Transistoren am Schnittpunkt der Wortleitungen W0 bis W3 und der Ausgangsleitung D0 bis D2 kombiniert ist, die über diese P-Kanal MOS Transistoren betrieben werden.
Die Ausgangszustände, die den Adressensignalen der oben beschriebenen ROM Schaltung entsprechen, sind in der folgenden Tabelle 1 aufgeführt.
Tabelle 1
Die ROM Schaltung mit bekannter CMOS Auslegung, wie sie oben beschrieben wurde, sollte daher gleichzeitig P-Kanal MOS Transistoren entsprechend den N-Kanal MOS Transistoren aufweisen.
Da weiterhin die Beweglichkeit der Träger in den P-Kanal MOS Transistoren, verglichen mit der Beweglichkeit der Träger in den N-Kanal MOS Transistoren, niedrig ist, nehmen die P- Kanal MOS Transistoren einen noch größeren Flächenbereich aufgrund der relativ großen Kanalbreite ein.
Da weiterhin ein Verdrahtungsbereich benötigt wird, um die Wortleitungen entsprechend dem UND-Gliedteil 3 zu verbinden, der die P-Kanal MOS Transistoren umfaßt, nimmt der Verdrahtungsbereich proportional zur steigenden Speicherkapa­ zität zu.
Durch die Erfindung soll eine ROM Schaltung mit einfacherem Schaltungsaufbau geschaffen werden, die insbeson­ dere einem DSP Chip für ein digitales Tonbandgerät einen hohen Wert und einen hohen Standard gibt.
Dazu umfaßt die erfindungsgemäße ROM Schaltung, die N Datenbits programmiert an den jeweiligen Schnittpunkten von L (=2M) Wortleitungen durch Decodieren eines M-Bit Adressensignals und von N Ausgangsleitungen (N ist eine natürliche Zahl) erzeugt, einen Decodierer zum Erzeugen eines L-Bit Wortsignals durch Eingabe des M-Bit Adressensignals, eine Gattereinrichtung, die das L-Bit Wortsignal L Wortlei­ tungen nach Maßgabe eines Taktsignals liefert, eine Speicher­ zellengruppe, die die gewünschten Daten entsprechend dem kombinierten Auftreten der MOS Transistoren an den jeweiligen Schnittpunkten der L Wortleitungen und der N Ausgangsleitun­ gen speichert, und eine vorgeladene Einrichtung zum Vorladen der N Ausgangsleitungen nach Maßgabe des Taktsignals.
Die vorgeladene Einrichtung zeichnet sich dabei dadurch aus, daß sie jede Ausgangsleitung über einen P-Kanal MOS Transistor nach Maßgabe des Taktsignals vorlädt.
Eine ROM Schaltung gemäß der Erfindung, wie sie oben beschrieben wurde, kann einen wesentlich einfacheren Schaltungsaufbau im UND-Gliedteil haben und nimmt aufgrund der Verkleinerung des Verdrahtungsbereiches eine geringere Fläche ein.
Im folgenden werden anhand der zugehörigen Zeichnung ein besonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben. Es zeigen
Fig. 1 das Schaltbild eines bevorzugten Ausführungsbei­ spiels eines erfindungsgemäßen 2×3 ROM Speichers mit vorgeladenem UND-Glied,
Fig. 2 das Schaltbild eines statischen 2×3 ROM Speichers, der nach dem bekannten CMOS Verfahren ausgelegt ist,
Fig. 3 das Schaltbild eines UND-Gliedes im einzelnen, das bei der Gattereinrichtung von Fig. 1 verwandt wird, und
Fig. 4 das Schaltbild eines weiteren bevorzugten Ausführungsbeispiels eines erfindungsgemäßen N×N ROM Speichers mit vorgeladenem NOR-Glied.
Fig. 1 zeigt das Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen 2×3 ROM Speichers mit vorgeladenem UND-Glied. In Fig. 1 ist der Aufbau eines Decodierers 10 und einer Speicherzellengruppe oder eines ODER-Gliedteils 24 gleich dem des Decodierers 1 und des ODER-Gliedteils 4 in Fig. 2. Die jeweiligen Ausgangsleitungen des Decodierers 10 sind über eine Gattereinrichtung 22 mit den jeweiligen Wortleitungen W0 bis W3 verbunden.
Diese Gattereinrichtung 22 besteht aus vier UND-Gliedern G5 bis G8, wobei ein Taktsignal CK an einem Eingang und der Ausgang des Decodierers 10 am anderen Eingang liegt.
Diese UND-Glieder G5 bis G8 liefern ein Ausgangssignal des Decodierers 10 einer Wortleitung, wenn das Taktsignal CK einen hohen Pegel hat.
Die jeweiligen Ausgangsleitungen D0 bis D2 sind weiterhin mit einer zweiten Spannungsversorgungsquelle VDD über eine vorgeladene Einrichtung 26 verbunden. Diese vorgeladene Einrichtung besteht aus P-Kanal MOS Transistoren, deren Sourceelektrode mit der zweiten Spannungsversor­ gungsquelle VDD verbunden ist, deren Drainelektrode an der entsprechenden Ausgangsleitung liegt und deren Gateelektrode so geschaltet ist, daß das Taktsignal CK anliegt, um die zweite Versorgungsspannung VDD an die Ausgangsleitungen während des Zeitintervalls zu legen, in dem das Taktsignal CK einen niedrigen Pegel hat.
Die Ausgangszustände, die den Eingangszuständen des oben beschriebenen Ausführungsbeispiels der Erfindung entsprechen, sind in der folgenden Tabelle 2 aufgeführt.
Tabelle 2
Was zum Beispiel die Arbeitsweise der ROM Schaltung unter der Annahme anbetrifft, daß die Adressensignale A0, A1 gleich 00 sind, so bekommt nur der Ausgang des UND-Gliedes G1 des Decodierers 10 den logischen Zustand "1", während die Ausgänge der übrigen UND-Glieder G2 bis G4 den logischen Zustand "0" haben.
Wenn andererseits das Taktsignal CK den logischen Zustand "0" hat, schalten die P-Kanal MOS Transistoren der vorgeladenen Einrichtung 26 durch und fließt ein Strom zu den Ausgangsleitungen D0 bis D2, so daß sie auf den logischen Zustand "1" vorgeladen sind.
Wenn das Taktsignal CK vom logischen Zustand "0" auf den logischen Zustand "1" umschaltet, sperren die P-Kanal MOS Transistoren der vorgeladenen Einrichtung 26 und kommen alle Signale, die an den beiden Eingangsleitungen des UND-Gliedes G5 liegen, in den logischen Zustand "1", so daß die N-Kanal MOS Transistoren einer Speicherzellengruppe oder eines ODER- Gliedteils 24, der mit einer Wortleitung W0 verbunden ist, deren Ausgangsleitung den logischen Zustand "1" hat, durch­ schalten.
Eine erstes Spannungsversorgungsquelle (VSS oder Massepotential) liegt an den Ausgangsleitungen D1, D2, die mit den N-Kanal MOS Transistoren verbunden sind, so daß diese den logischen Zustand "0" haben und die Ausgangsleitung D0 weiter in den logischen Zustand "1" vorgeladen ist. Der Ausgangszustand wird daher gleich "100".
Wie es in Fig. 3 dargestellt ist, bestehen die UND- Glieder G5 bis G8 der Gattereinrichtung 22 bei dem obigen Ausführungsbeispiel der Erfindung aus einem CMOS NAND-Glied 28, das aus jeweils vier MOS Transistoren aufgebaut ist, und aus einer CMOS Inverterschaltung 29, die aus zwei MOS Transistoren aufgebaut ist, so daß insgesamt sechs MOS Transistoren benötigt werden.
Obwohl somit die Anzahl der Transistoren aufgrund der zusätzlich vorgesehenen Gattereinrichtung 22 zunimmt, nimmt die Anzahl der Transistoren der gesamten ROM Schaltung entsprechend der Erhöhung der Kapazität stark ab.
Um das zu bestätigen, wird im folgenden eine Verdichtung des erforderlichen Flächenbereiches betrachtet.
Es sei beispielsweise angenommen, daß die Anzahl der Wortleitungen einer ROM Schaltung mit M-Bit Eingängen und N-Bit Ausgängen gleich 2M=L ist. Die Anzahl der Transistoren eines Codierers in einer ROM Schaltung mit dem bekannten statischen CMOS Aufbau wird gleich 2LN. Es sei angenommen, daß die Anzahl der Transistoren eines UND-Gliedteils und eines ODER-Gliedteils gleich ist, und daß trotz der Tatsache, daß im ODER-Gliedteil ein Transistor nicht an allen Schnitt­ punkten ausgebildet ist, der gleiche Flächenbereich am Schnittpunkt vorgesehen ist, an dem kein Transistor ausgebil­ det ist, so daß die Anzahl der Transistoren gleich ist.
Bei der erfindungsgemäßen ROM Schaltung mit vorgeladenem UND-Glied ist die Anzahl der Transistoren des Codierers gleich LN+6L+N. Dabei ist LN die Anzahl der N-Kanal MOS Transistoren einer Speicherzellengruppe oder eines ODER- Gliedteils 24, ist 6L die Anzahl der MOS Transistoren einer Gattereinrichtung 22 und ist N die Anzahl der P-Kanal MOS Transistoren der vorgeladenen Einrichtung 26.
Wenn somit die Ungleichung nach Maßgabe der Bedingung LN+6L+N<2LN gebildet wird, wird diese gleich 6L+N<LN, so daß unter der Voraussetzung, daß L annähernd gleich N ist, die Bedingung L (=2m)<7 erhalten wird.
Wenn folglich M größer als 3 ist, d. h. wenn die Zahl der Eingangsbits über 3 Bits liegt, und die Zahl der Ausgangsbits über 8 Bits liegt, dann ist die Größe der ROM Schaltung mit vorgeladenem UND-Glied kleiner als die Größe einer bekannten statischen CMOS ROM Schaltung.
Fig. 4 zeigt das Schaltbild eines weiteren Ausfüh­ rungsbeispiels der erfindungsgemäßen ROM Schaltung mit vorgeladenem NOR-Glied.
Die ROM Schaltung in Fig. 4 besteht aus einer Gatterein­ richtung 32, die ein UND-Glied der Gattereinrichtung 22 von Fig. 2 als Inverter ersetzt, und einem NOR-Glied zum Vorladen beim logischen Zustand "1" eines Taktsignales CK und zum normalen Arbeiten auf dem Zustand "0".
Um das umgekehrte Taktsignal CK einer vorgeladenen Einrichtung 36 zu liefern, ist der Ausgang eines NOR-Gliedes (NOR1) der Gattereinrichtung 32 mit der Gateelektrode der P-Kanal MOS Transistoren der vorgeladenen Einrichtung 36 verbunden.
Die ROM Schaltung von Fig. 4 ist daher auf den logischen Zustand "1" eines Taktsignals CK vorgeladen und arbeitet normal auf dem logischen Zustand "0". Das Maß an Verdichtung ist identisch mit dem bei der oben beschriebenen ROM Schaltung mit vorgeladenem UND-Glied.
Dadurch, daß bei der oben beschriebenen erfindungsge­ mäßen Ausbildung der UND-Gliedteil aus P-Kanal MOS Transis­ toren bei einer CMOS ROM Schaltung durch P-Kanal MOS Transistoren der Ausgangsleitungen, die über ein Taktsignal betrieben werden und NOR-Glieder und Inverter gleich der Anzahl der Wortleitungen ersetzt sind, kann die Größe der ROM Schaltung mit dem Format 3×8, wie es oben beschrieben wurde, verglichen mit der bekannten statischen CMOS ROM Schaltung proportional zur Speicherkapazität herabgesetzt werden.
Die Abnahme des erforderlichen Flächenbereiches einer ROM Schaltung innerhalb eines ausschließlich benutzten DSP Chips in einem digitalen Tonbandgerät usw. erlaubt es eine Schaltung mit verschiedenen Funktionen innerhalb des gleichen Chipbereiches auszubilden, so daß eine hohe Güte und ein hoher Standard erzielt werden können.

Claims (10)

1. ROM Schaltung, die N Datenbits programmiert an den jeweiligen Schnittpunkten von L(=2M) Wortleitungen durch Decodieren von M-Bit Adressensignalen und N Ausgangsleitungen (N ist eine natürliche Zahl) erzeugt, gekennzeichnet durch einen Decodierer (10), der L Bit Wortsignale durch Eingeben der M-Bit Adressensignale erzeugt, eine Gattereinrichtung (22, 32), die jeweils die L-Bit Wortsignale L Wortleitungen (W0 bis W3) nach Maßgabe eines Taktsignales (CK) liefert, eine Speicherzellengruppe (24), die die gewünschten Daten nach Maßgabe des kombinierten Auftretens der MOS Transistoren an den jeweiligen Schnittpunkten der L Wortleitungen (W0 bis W3) und der N Ausgangsleitungen (D0 bis D2) speichert, und eine vorgeladene Einrichtung (26, 36) zum Vorladen der N Ausgangsleitungen (D0 bis D2) nach Maßgabe des Taktsignals (CK).
2. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die vorgeladene Einrichtung (26, 36) eine Schaltein­ richtung umfaßt, die zwischen eine erste Spannungsversor­ gungsquelle und die jeweiligen Ausgangsleitungen (D0 bis D2) geschaltet ist und nach Maßgabe des Taktsignals (CK) an- und ausgeschaltet wird.
3. ROM Schaltung nach Anspruch 2, dadurch gekennzeich­ net, daß die Schalteinrichtung MOS Transistoren eines ersten Leitfähigkeitstyps umfaßt, wobei die MOS Transistoren der Speicherzellengruppe (24) von einem zweiten Leitfähigkeitstyp sind.
4. ROM Schaltung nach Anspruch 3, dadurch gekennzeich­ net, daß die MOS Transistoren vom ersten Leitfähigkeitstyp P-Kanal MOS Transistoren und die MOS Transistoren vom zweiten Leitfähigkeitstyp N-Kanal MOS Transistoren sind.
5. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Gattereinrichtung (22) L UND-Glieder (G5 bis G8) umfaßt, an deren einem Eingang das Taktsignal (CK) und an deren anderem Eingang ein dem Decodierer (10) entsprechendes Ausgangssignal liegen und mit deren Ausgänge die Wortleitun­ gen (W0 bis W3) verbunden sind.
6. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Gattereinrichtung (32) L NOR-Glieder (NOR1 - NORL) umfaßt, an deren einen Eingängen das Taktsignal (CK) und an deren anderen Eingängen das dem Decodierer (10) entsprechende Ausgangssignal über einen Inverter (INV1 - INVL) liegen, und mit deren Ausgängen die Wortleitun­ gen (W0 - WL-1) verbunden sind, wobei das Taktsignal in umgekehrter Form an der vorgeladenen Einrichtung (36) liegt.
7. ROM Schaltung nach Anspruch 6, dadurch gekennzeich­ net, daß das Taktsignal der vorgeladenen Einrichtung (32) über eines der NOR-Glieder (NORl) der L NOR-Glieder (NOR1 - NORL) geliefert wird.
8. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Adressensignale mehr als 3 Bits und die Ausgangsleitungen mehr als 8 Bits haben.
9. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Gattereinrichtung (22, 32) den Ausgangszustand "1" der Decodiereinrichtung (10) einer Wortleitung beim logischen Zustand "1" des Taktsignales liefert, und daß die vorgeladene Einrichtung (26, 36) eine Ausgangsleitung auf den logischen Zustand "0" des Taktsignals vorlädt.
10. ROM Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Gattereinrichtung (22, 32) den Ausgangszustand "1" des Decodierers (10) an eine Wortleitung beim logischen Zustand "0" des Taktsignals legt und die vorgeladene Einrichtung (26, 36) eine Ausgangsleitung auf den logischen Zustand "1" des Taktsignals vorlädt.
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