DE19611212C2

DE19611212C2 - Halbleiter-Speichereinrichtung

Info

Publication number: DE19611212C2
Application number: DE19611212A
Authority: DE
Inventors: Teruaki Kanzaki
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 1995-09-07
Filing date: 1996-03-21
Publication date: 2003-03-27
Anticipated expiration: 2016-03-22
Also published as: JPH0973779A; US5654926A; JP3672633B2; DE19611212A1

Description

Die Erfindung betrifft eine Halbleiter-Speichereinrich tung, deren Daten mit hoher Geschwindigkeit auslesbar sind.

Die US 4 727 519 offenbart eine Halbleiter-Speicherein richtung gemäß dem Oberbegriff des Patenanspruchs 1.

Fig. 4 ist ein Schaltbild, welches ein Beispiel des Aufbaus einer herkömmlichem Halbleiter-Speichereinrich tung zeigt. In der Figur bezeichnet das Bezugszeichen 45 eine Leseverstärkerschaltung. Das Bezugszeichen 46 bezeichnet eine Auswahl- oder Selektorschaltung. Das Bezugszeichen 47 bezeichnet einen Speicherzellenblock. Das Bezugszeichen 48 bezeichnet eine Bitleitung-Er dungsschaltung.

In der Leseverstärkerschaltung 45 bezeichnen die Be zugsbuchstaben MP1 einen P-Kanal-Transistor. Das Be zugszeichen 44 bezeichnet einen Puffer mit drei Zustän den oder Tristate-Puffer. Das Bezugszeichen 32 bezeich net eine Speicherauslesesignalleitung, die zum Zeit punkt des Auslesens der Daten aus dem Speicherzellen block 47 den logischen Niedrigpegel oder "L"-Pegel an nimmt. Das Bezugszeichen 34 bezeichnet eine Eingangs signalleitung der Leseverstärkerschaltung 45. Das Be zugszeichen 38 bezeichnet eine Ausgangsleitung der Le severstärkerschaltung 45.

In der Auswahlschaltung 46 bezeichnen die Bezugsbuch staben MN5 und MN6 Transistoren, die eingeschaltet wer den, wenn die Auswahlsignalleitungen 39 und 40 jeweils den logischen Hochpegel oder "H"-Pegel annehmen, um jede der Bitleitungen 36 und 37 mit der Leseverstärker schaltung 45 zu verbinden.

In dem Speicherzellenblock 47 bezeichnen die Bezugszei chen 36 und 37 Bitleitungen. Die Bezugszeichen 41 bis 43 bezeichnen Wortleitungen, die in Übereinstimmung mit der Speichereinrichtung zugeführten Adressignalen ge eignet ausgewählt werden und den "H"-Pegel annehmen, wenn sie ausgewählt sind, oder den "L"-Pegel annehmen, wenn sie nicht ausgewählt sind. Die Bezugszeichen MN7 bis MN12 bezeichnen N-Kanal-Speichertransistoren (nachstehend der Einfachheit halber als Speichertransi storen bezeichnet), die so festgelegt sind, daß sie hinsichtlich des Speicherns einer "1"-Information einen hohen Schwellenwert und hinsichtlich des Speicherns ei ner "0"-Information einen niedrigen Schwellenwert ha ben. Die Bezugszeichen C1 und C2 bezeichnen die Streu kapazitäten des Drains jedes Speichertransistors, der Leiterdrähte der Bitleitungen 36 und 37 und derglei chen.

In der Bitleitung-Erdungsschaltung 48 bezeichnen die Bezugszeichen MN13 und MN14 N-Kanal-Transistoren zum Erden der Bitleitungen 36 und 37, um diese auf den "L"-Pegel zu fixieren, wenn die Speicherauslesessignal leitung 32 den "H"-Pegel annimmt, und zum Trennen der Bitleitungen 36 und 37 von dem elektrischen Erdpotenti al. wenn die Speicherauslesesignalleitung 32 den "L"- Pegel annimmt.

Nachstehend wird der Betrieb der vorstehend beschriebe nen Anordnung beschrieben.

Die Fig. 5(a) bis 5(h) sind Zeitverlaufsdiagramme, die einen Spannungsverlauf an jedem Teil oder Element der Speichereinrichtung zeigen, wenn Daten aus dem in Fig. 4 gezeigten Speichertransistor MN8, der einen niedrigen Schwellenwert hat, ausgelesen werden; die Fig. 5(a) bis 5(h) sind Zeitverlaufsdiagramme, die einen Spannungs verlauf an jedem Teil der Speichereinrichtung zeigen, wenn Daten aus dem in Fig. 4 gezeigten Speichertransi stor MN11, der einen hohen Schwellenwert hat, ausgele sen werden.

In den Fig. 5(a) bis 5(h) und 6(a) bis 6(h) zeigen die Fig. 5(a) und 6(a) ein Referenztaktsignal 30, welches der Speichereinrichtung zugeführt wird; die Fig. 5(b) und 6(b) zeigen ein geteiltes Taktsignal 31, welches durch Teilen der Frequenz des Referenztaktsignals 30 durch zwei erhalten wird; die Fig. 5(c) und 6(c) zeigen das elektrische Potential eines Adressignals; die Fig. 5(d) und 6(d) zeigen das elektrische Potential der Speicherauslesesignalleitung 32; Fig. 5(e) zeigt das elektrische Potential der Wortleitung 42 und der Aus wahl- oder Selektorsignalleitung 39; Fig. 6(e) zeigt das elektrische Potential der Wortleitung 42 und der Auswahl- oder Selektorsignalleitung 40; die Fig. 5(f) und 6(f) zeigen das elektrische Potential der Eingangs signalleitung 34 der Leseverstärkerschaltung 45; Fig. 5(g) zeigt das elektrische Potential der Bitleitung 36; Fig. 6(g) zeigt das elektrische Potential der Bitlei tung 37; die Fig. 5(h) und 6(h) zeigen das elektrische Potential der Ausgangsleitung 38 der Leseverstärker schaltung 45.

Es wird angenommen, daß in die Speichereinrichtung ein gegebene Adressignale zum Zeitpunkt des Anstiegs des geteilten Taktsignals 31 stabil sind. Außerdem wird an genommen, daß das elektrische Potential des Speicher auslesesignals 32 während einer Zeitdauer des "L"-Pe gels des geteilten Taktsignals 31 auf den "L"-Pegel wechselt.

Wenn sich das geteilte Taktsignal 31 auf den "H"-Pegel ändert, ist ein Adressignal fixiert bzw. stabil, und durch Dekodieren des stabilen Adressignals wird die Auswahlsignalleitung, die auf den "H"-Pegel wechseln soll, ausgewählt. Zur selben Zeit wird eine der Wort leitungen 41, 42 oder 43 ausgewählt, um auf den "H"- Pegel zu wechseln. In Übereinstimmung mit der Auswahl der Wortleitungen wird ein auszulesender Speichertran sistor ausgewählt. Wie vorangehend angegeben, nimmt dann, wenn der Schwellenwert des ausgewählten Transi stors niedrig ist, das elektrische Potential der Bit leitung den "L"-Pegel an; Ist der Schwellenwert dagegen hoch, wird das elektrische Potential erdfrei oder floa tend.

Nachstehend wird der Vorgang des Auslesens von in dem Speichertransistor MN8 mit einem niedrigen Schwellenwert gespeicherten Daten unter Bezugnahme auf die Fig. 4 und 5 beschrieben. Zunächst geht dann, wenn das ge teilte Taktsignal 31 auf den "H"-Pegel wechselt, das elektrische Potential der Speicherauslesesignalleitung 32 auf den "H"-Pegel über, und die Transistoren MN13 und MN14 der Bitleitung-Erdungsschaltung 48 werden ein geschaltet. Infolgedessen geht das elektrische Potenti al der Bitleitungen 36 und 37 auf den "L"-Pegel über. Durch Dekodieren des der Speichereinrichtung eingegebe nen Adressignals wird nach einer Adress-Verzögerungs zeit 49 und der Verzögerungszeit 50 der Wortleitung und der Auswahlsignalleitung von dem Ansteigen des geteil ten Taktsignals 31 an die Wortleitung 42 ausgewählt, und die Gates der mit der Wortleitung 42 verbundenen Speichertransistoren MN8 und MN11 wechseln auf den "H"- Pegel. Dies hat zur Folge, daß der Speichertransistor MN8 aufgrund seines niedrigen Schwellenwerts einge schaltet wird, und daß der Speichertransistor MN11 auf grund seines hohen Schwellenwerts ausgeschaltet wird. Darüber hinaus wird durch Dekodieren des Adressignals die Auswahlsignalleitung 39 ausgewählt, um auf ver gleichbare Weise auf den "H"-Pegel zu wechseln, wodurch die Bitleitung 36 mit der Eingangssignalleitung 34 der Leseverstärkerschaltung 45 verbunden wird.

Zu diesem Zeitpunkt wird, da das elektrische Potential der Speicherauslesesignalleitung 32 auf dem "H"-Pegel liegt, in der Leseverstärkerschaltung 45 der P-Kanal- Transistor abgeschaltet. Infolgedessen nimmt das elek trische Potential der Eingangssignalleitung 34 der Schaltung 45 das elektrische Potential der Bitleitung 36 oder den "L"-Pegel an.

Dann geht, wenn das geteilte Taktsignal auf den "L"- Pegel wechselt, die Speicherauslesesignalleitung 32 auf den "L"-Pegel über. Infolgedessen werden die Transisto ren MN13 und MN14 in der Bitleitung-Erdungsschaltung 48 abgeschaltet, was dazu führt, daß das elektrische Po tential der Bitleitungen 36 und 37 in Übereinstimmung mit den Zuständen der Speichertransistoren MN8 und MN11 bestimmt wird, und der P-Kanal-Transistor MP1 in der Leseverstärkerschaltung 45 wird zur selben Zeit einge schaltet, um das elektrische Potential der Eingangs signalleitung 34 der Schaltung 45 anzuheben. Anderer seits nimmt, da der Speichertransistor MN8 mit einem niedrigen Schwellenwert, der durch die Wortleitung 42 und die Auswahlsignalleitung 39 ausgewählt wird, zu diesem Zeitpunkt eingeschaltet worden ist, die Bitlei tung 36 das elektrische Erdpotential an, wodurch das elektrische Potential der mit der Bitleitung 36 verbun denen Eingangssignalleitung 34 auf dasjenige elektri sche Potential begrenzt wird, welches 1/2.Vcc (den Schwellenwert des Tristate-Puffers 44) nicht über schreitet, welches Potential durch die Treibfähigkeit des P-Kanal-Transistors MP1, die Treibereigenschaften des Speichertransistors MN8 und die Entladekapazität der Streukapazität C1 bestimmt wird. Als Resultat hier von wird auf der Ausgangsleitung 38 der Leseverstärker schaltung 45 "0" ausgelesen.

Nachstehend wird der Vorgang des Auslesens von in dem Speichertransistor MN11 mit einem hohen Schwellenwert gespeicherten Daten unter Bezugnahme auf die Fig. 4 und 6 beschrieben. Der Vorgang oder Betrieb vom Wechseln des geteilten Taktsignals 31 auf den "H"-Pegel an bis zum Wechseln desselben auf den "L"-Pegel ist derselbe wie der im Fall der Fig. 5 mit Ausnahme des Wechselns der Auswahlsignalleitung 40 auf den "H"-Pegel, um die Bitleitung 37 mit der Eingangssignalleitung 34 der Le severstärkerschaltung 45 zu verbinden.

Wenn das geteilte Taktsignal 31 von dem "H"-Pegel auf "L"-Pegel wechselt, steigt das elektrische Potential der Eingangssignalleitung 34 der Leseverstärkerschal tung 45 im Fall der Fig. 5 auf vergleichbare Weise; da jedoch der Speichertransistor MN11 mit einem hohen Schwellenwert, der durch die Wortleitung 42 und die Auswahlsignalleitung 40 ausgewählt wird, zu diesem Zeitpunkt abgeschaltet wurde, nimmt die Bitleitung 37 einen erdfreien oder floatenden Zustand an. Infolgedes sen steigt das elektrische Potential der mit der Bit leitung 37 verbundenen Eingangssignalleitung 34 von dem "L"-Pegel bis auf eine Leistungsversorgungsspannung Vcc durch den P-Kanal-Transistor MP1, der eingeschaltet wurde. Daher werden korrekte Daten "1" aus dem Ausgang des Tristate-Puffers 44 ausgelesen, nachdem übergangs weise "0" ausgelesen wurde.

Wie vorangehend festgestellt, wird in der herkömmlichen Speichereinrichtung Information mittels Speichertransistoren mit einem niedrigen Schwellenwert und Speicher transistoren mit einem hohen Schwellenwert gehalten, eine Wortleitung und eine Auswahlsignalleitung werden durch Eingeben eines Adressignals und eines Speicher auslesesignals ausgewählt und ferner die Information eines geeignet angegebenen Speichertransistors durch Lesen oder Erfassen durch den Leseverstärker als ein Ausgangssignal ausgelesen.

In einer vorangehend erwähnten Reihe von Vorgängen oder Schritten des Auslesens von Daten aus der Speicherein richtung führt eine nicht gezeigte Steuerschaltung der Speichereinrichtung die Erzeugung des geteilten Taktsi gnals durch Teilen der Frequenz des Referenztaktsignals 30, das Ausgeben eines Speicherauslesesignals, die Aus gabe eines Auswahlsignals durch Dekodieren des Adres signals und dergleichen durch.

Da die herkömmliche Halbleiter-Speichereinrichtung wie vorstehend angegeben aufgebaut ist, ist das elektrische Potential der Eingangssignalleitung 34 der Leseverstär kerschaltung 45 auf den "L"-Pegel festgelegt, während die Speicherauslesesignalleitung 32 den "H"-Pegel an nimmt. Infolgedessen wird eine vorbestimmte Zeit 51 zum Erreichen eines elektrischen Potentials von der Zeit ab, zu der die Speicherauslesesignalleitung 32 von dem "H"-Pegel auf den "L"-Pegel invertiert wird, bis zu der Zeit, zu der das elektrische Potential der Eingangs signalleitung 34 1/2.Vcc, den Schwellenwert des Trista te-Puffers 44, übersteigt, benötigt. Da die vorbestimmte Zeit 51 zum Erreichen eines elektrischen Potentials lang ist, hat die herkömmliche Speichereinrichtung ein Problem dahingehend, daß die Geschwindigkeit für das Auslesen der in der Einrichtung gespeicherten Daten langsam ist.

Falls andererseits die Speicherkapazität einer Spei chereinrichtung erhöht werden soll, geschieht dies vor wiegend durch Erhöhen der Anzahl von mit Bitleitungen verbundenen Speichertransistoren sowie durch Erhöhen von durch Dekodier-Adressignalen ausgewählten Wortlei tungen. Falls jedoch die Anzahl von mit Bitleitungen verbundenen Speichertransistoren erhöht wird, nimmt auch die durch C1 und C2 in Fig. 4 bezeichnete Streuka pazität zu, so daß dann die vorbestimmte Zeit 51 zum Erreichen eines elektrischen Potentials verlängert wird. Infolgedessen wird die Auslesegeschwindigkeit von in der Speichereinrichtung gespeicherten Daten langsam, was dazu führt, daß die Anzahl von mit einer Bitleitung verbindbaren Speichertransistoren beschränkt ist. Die herkömmliche Speichereinrichtung hat infolgedessen ein Problem dahingehend, daß die Fläche für das Layout ih rer Schaltungselemente vergrößert werden muß, da es zur Erhöhung der Speicherkapazität der Einrichtung erfor derlich ist, die Leseverstärkerschaltkreise, die Aus wahlschaltkreise und die Bitleitung-Erdungsschaltkreise zu vergrößern.

Ferner kann in Betracht gezogen werden, die Frequenz des Referenztaktsignals 30 zu erhöhen, um die Geschwindigkeit des Auslesens vor Daten aus der Speicherein richtung zu erhöhen. Die vorstehend erwähnte Adreß- Verzögerungszeit 49 und die Verzögerungszeit 50 der Wortleitung und der Auswahlsignalleitung können zu der Zeit, zu der das geteilte Taktsignal 31 auf den "L"- Pegel wechselt, nicht fixiert oder stabilisiert sein. Daher haben diese selbst dann ausreichend Zeit, wenn die Frequenz des Referenztaktsignals erhöht wird. Wenn jedoch "1" ausgelesen wird, d. h. wenn der Ausgang der Leseverstärkerschaltung 45 "1" ist, weil die vorbe stimmte Zeit 51 zum Erreichen eines elektrischen Poten tials der Eingangssignalleitung 34 lang ist, wird irr tümlich "0" ausgelesen, bevor das elektrische Potential der Eingangssignalleitung 34 den Schwellenwert des Tri state-Puffers 44 erreicht, falls die Frequenz des Refe renztaktsignals 30 erhöht wird. Infolgedessen kann die Frequenz nicht erhöht werden. Weiter kann in Betracht gezogen werden, die vorbestimmte Zeit 51 zum Erreichen eines elektrischen Potentials durch Verbessern der Treibereigenschaften des P-Kanal-Transistors MP1 zu verkürzen, anstatt die Frequenz des Referenztaktsignals 30 zu erhöhen. Falls ein solches jedoch verwirklicht wird, tritt das Problem auf, daß das elektrische Poten tial der Eingangssignalleitung 34 in dem Fall, in dem "0" ausgelesen wird, höher wird als der Schwellenwert des Tristate-Puffers 44, so daß infolgedessen dann der ausgelesene Wert irrtümlich den Wert "1" annimmt.

In Anbetracht des Vorstehenden liegt der Erfindung da her die Aufgabe zugrunde, eine Halbleiter-Speichereinrichtung bereitzustellen, die in der Lage ist, mit ho her Geschwindigkeit ausgelesen zu werden, d. h. mit ei ner Auslesegeschwindigkeit, die nicht abnimmt, während die Zunahme der Fläche für das Layout ihrer Schaltung selemente auf ein Minimum beschränkt wird, selbst wenn die Anzahl von mit einer Leseverstärkerschaltung ver bundenen Speichertransistoren erhöht wird, um die Spei cherkapazität der Speichereinrichtung zu vergrößern.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiter-Speichereinrichtung gemäß Patenanspruch 1.

Gemäß einem ersten Gesichtspunkt der Erfindung wird so mit eine Halbleiter-Speichereinrichtung gemäß Patentanspruch 1 bereitgestellt.

Gemäß einem zweiten Gesichtspunkt der Erfindung wird eine Halbleiter-Speichereinrichtung bereitgestellt, bei der der Transistor derselben, der eine ausgewählte Bit leitung nach dem Trennen der Vorladeeinrichtung dersel ben von der ausgewählten Bitleitung mit einer Lei stungsversorgung verbindet, Treibereigenschaften dahin gehend hat, daß das elektrische Potential der ausge wählten Bitleitung gegenüber dem vorbestimmten elektri schen Potential abgesenkt wird, falls eine von binären Informationen ausgelesen wird, nachdem die Bitleitung mit der Leistungsversorgung verbunden wurde.

Gemäß einem dritten Gesichtspunkt der Erfindung wird eine Halbleiter-Speichereinrichtung bereitgestellt, bei der jede einer Vielzahl von an den Kreuzungspunkten von Wortleitungen und Bitleitungen bereitgestellten Spei cherzellen ein N-Kanal-MOS (Metal Oxide Semiconductor)- Transistor ist mit einer geerdeten Source, einem mit jeder der Bitleitungen verbundenen Drain und einem mit jeder der Wortleitungen verbundenen Gate, sowie mit ei nem im Fall des Speicherns von "0"-Information auf ei nen niedrigen Wert oder im Fall des Speicherns von "1"-Information auf einen hohen Wert festgelegten Schwellenwert.

Weiterbildungen der Erfindung sind Gegenstand der Un teransprüche.

Die Erfindung wird nachstehend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefüg te Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Schaltbild, welches den Aufbau einer Halb leiter-Speichereinrichtung gemäß einem Ausführungsbei spiel zeigt;

die Fig. 2(a) bis 2(j) Signalverlaufsdiagramme, die den Verlauf des elektrischen Potentials jedes Teils oder Elements der in Fig. 1 gezeigten Schaltung zeigen, wenn "0" ausgelesen wird;

die Fig. 3(a) bis 3(j) Signalverlaufsdiagramme, die den Verlauf des elektrischen Potentials jedes Teils der in Fig. 1 gezeigten Schaltung zeigen, wenn "1" ausgele sen wird;

Fig. 4 ein Schaltbild, welches den Aufbau einer her kömmlichen Halbleiter-Speichereinrichtung zeigt;

die Fig. 5(a) bis 5(h) Signalverlaufsdiagramme, die den Verlauf des elektrischen Potentials jedes Teils oder Elements der in Fig. 4 gezeigten Schaltung zeigen, wenn "0" ausgelesen wird; und

die Fig. 6(a) bis 6(h) Signalverlaufsdiagramme, die den Verlauf des elektrischen Potentials jedes Teils der in Fig. 4 gezeigten Schaltung zeigen, wenn "1" ausgelesen wird.

Fig. 1 ist ein Schaltbild, welches den Aufbau einer Halbleiter-Speichereinrichtung gemäß einem Ausführungs beispiel zeigt. In Fig. 1 sind die den der in Fig. 4 gezeigten herkömmlichen Schaltung entsprechenden Teile oder Elemente mit denselben Bezugszeichen bezeichnet. Das Bezugszeichen 45 bezeichnet eine Leseverstärker schaltung. Das Bezugszeichen 46 bezeichnet eine Aus wahlschaltung (oder eine Bitleitung-Auswahlschaltung). Das Bezugszeichen 47 bezeichnet einen Speicherzellen block. Das Bezugszeichen 48 bezeichnet eine Bitleitung- Erdungsschaltung (oder eine erste Umschaltschaltung).

In der Leseverstärkerschaltung 45 bezeichnen die Be zugsbuchstaben MP1 einen P-Kanal-Transistor. Das Be zugszeichen 44 bezeichnet einen Tristate-Puffer. Das Bezugszeichen 32 bezeichnet eine Speicherauslesesignal leitung, die zum Zeitpunkt des Auslesens der Daten des Speicherzellenblocks 47 den niedrigen Logikpegel oder "L"-Logikpegel annimmt. Das Bezugszeichen 34 bezeichnet eine Eingangssignalleitung der Leseverstärkerschaltung 45. Das Bezugszeichen 38 bezeichnet eine Ausgangslei tung der Leseverstärkerschaltung 45.

In der Auswahlschaltung 46 bezeichnen die Bezugsbuch staben MN5 und MN6 Transistoren, die eingeschaltet wer den, wenn Auswahlsignalleitungen 39 und 40 den hohen Logikpegel oder "H"-Logikpegel annehmen, um jeweils Bitleitung 36 bzw. 37 mit der Leseverstärkerschaltung 45 zu verbinden.

In dem Speicherzellenblock 47 bezeichnen Bezugszeichen 36 und 37 Bitleitungen. Bezugszeichen 41 bis 43 be zeichnen Wortleitungen, die in Übereinstimmung mit der Speichereinrichtung eingegebenen Adreßsignalen geeignet ausgewählt werden und dann, wenn sie ausgewählt sind, den "H"-Pegel bzw. dann, wenn sie nicht ausgewählt sind, den "L"-Pegel annehmen. Bezugsbuchstaben MN7 bis MN12 bezeichnen N-Kanal-MOS-Transistoren (oder Spei cherzellen), die so eingestellt werden, daß sie einen hohen Schwellenwert hinsichtlich des Speicherns einer "1"-Information oder einen niedrigen Schwellenwert hin sichtlich des Speicherns einer "0"-Information haben. Bezugsbuchstaben C1 und C2 bezeichnen die Streukapazi täten des Drains jedes Speichertransistors, der Lei tungsdrähte der Bitleitungen 36 und 37 oder derglei chen.

In der Bitleitung-Erdungsschaltung 48 bezeichnen Be zugsbuchstaben MN13 und MN14 N-Kanal-Transistoren zum Erden der Bitleitungen 36 und 37, um diese auf den "L"-Pegel festzulegen, wenn eine Steuersignalleitung 6 den "H"-Pegel annimmt, und zum Trennen der Bitleitungen 36 und 37 von dem elektrischen Erdpotential, wenn die Leitung 6 den "L"-Pegel annimmt.

Das Bezugszeichen 2 bezeichnet eine zweite, von den Bitleitungen 36 und 37 getrennte Bitleitung, die in dem vorliegenden Ausführungsbeispiel bereitgestellt wird. Das Bezugszeichen 3 bezeichnet eine Umschaltschaltung (oder eine zweite Umschaltschaltung) zum Verbinden der zweiten Bitleitung 2 mit einer Leistungsversorgungs spannung zum Zeitpunkt des Auslesens von Daten aus der Speichereinrichtung. Bezugsbuchstaben MN17 bis MN19 bezeichnen zweite Speichertransistoren (oder zweite Spei cherzellen), die an den Kreuzungspunkten der Wortlei tungen 41 bis 43 mit der zweiten Bitleitung 2 bereitge stellt sind und im wesentlichen dieselbe Größe haben wie die mit den Wortleitungen 41 bis 43 verbundenen Speichertransistoren MN7 bis MN12. Das Bezugszeichen 4 bezeichnet eine Verbindungsschaltung zum Verbinden der zweiten Bitleitung 2 mit der durch die Auswahlschaltung ausgewählten Bitleitung 36 oder 37. Die Bezugsbuchsta ben MN15 bezeichnen einen N-Kanal-Transistor, der die Verbindungsschaltung 4 zusammensetzt oder bildet. Die Bezugsbuchstaben MN16 bezeichnen einen N-Kanal-Transi stor, der die Umschaltschaltung 3 zusammensetzt oder bildet und dessen Gate mit der Steuersignalleitung 6 verbunden ist. Das Bezugszeichen 5 bezeichnet eine Steuersignalleitung zum Steuern des N-Kanal-Transistors MN15. Die Bezugsbuchstaben C3 bezeichnen die Streukapa zität der zweiten Bitleitung 2. Da die Anzahl der mit den Bitleitungen 36 bzw. 37 verbundenen Speichertransi storen MN7 bis MN9 oder MN10 bis MN12 und die Anzahl der zweiten Speichertransistoren MN17 bis MN19 gleich sind, ist auch die Streukapazität C3 der Bitleitung 2 nahezu gleich der Streukapazität C1 bzw. C2 der Bitlei tung 36 bzw. 37. Die Bitleitung-Erdungsschaltung 48, zweite Bitleitung 2, die Umschaltschaltung 3, die Ver bindungsschaltung 4 und die zweiten Speichertransisto ren MN17 bis MN19 bilden eine Vorladeeinrichtung zum Vorladen des elektrischen Potentials einer durch die Auswahlschaltung 46 ausgewählten Bitleitung bis auf 1/2.Vcc, dem Schwellenwert des Tristate-Puffers 44.

Nachstehend wird die Funktions- oder Betriebsweise die ser Anordnung beschrieben.

Die Fig. 2(a) bis 2(j) sind Zeitverlaufsdiagramme, die einen Spannungsverlauf an jedem Teil oder Element der Speichereinrichtung zeigen, wenn Daten aus dem Spei chertransistor MN8, der einen niedrigen Schwellenwert hat, ausgelesen werden; Die Fig. 3(a) bis 3(j) sind Zeitverlaufsdiagramme, die einen Spannungsverlauf an jedem Teil oder Element der Speichereinrichtung zeigen, wenn Daten aus dem Speichertransistor MN11, der einen hohen Schwellenwert hat, ausgelesen werden.

In den Fig. 2(a) bis 2(j) und Fig. 3(a) bis 3(j) zeigen Fig. 2(a) und Fig. 3(a) ein der Speichereinrichtung zu geführtes Referenztaktsignal 30; Fig. 2(b) und Fig. 3(b) zeigen ein geteiltes Taktsignal 31, welches durch Teilen der Frequenz des Referenztaktsignals 30 durch zwei erhalten wird; Fig. 2(c) und Fig. 3(c) zeigen das elektrische Potential eines Adressignals; Fig. 2(d) und Fig. 3(d) zeigen das elektrische Potential der Spei cherauslesesignalleitung 32; Fig. 2(e) zeigt das elek trische Potential der Wortleitung 42 und der Auswahlsi gnalleitung 39; Fig. 3(e) zeigt das elektrische Poten tial der Wortleitung 42 und der Auswahlsignalleitung 40; Fig. 2(f) und Fig. 3(f) zeigen das elektrische Po tential der Steuersignalleitung 5 zum Steuern des Einschaltens oder Ausschaltens des die Verbindungsschal tung 4 bildenden N-Kanal-Transistors NN15; Fig. 2(g) und Fig. 3(g) zeigen das elektrische Potential der Steuersignalleitung 6 zum Steuern der Transistoren MN13 und MN14 in der Bitleitung-Erdungsschaltung 48 und des Transistors MN16 in der Umschaltschaltung 3; Fig. 2(h) und Fig. 3(h) zeigen das elektrische Potential der Ein gangssignalleitung (oder einer ausgewählten Bitleitung) 34; Fig. 2(i) zeigt das elektrische Potential der Bit leitung 36; Fig. 3(i) zeigt das elektrische Potential der Bitleitung 37; Fig. 2(j) und Fig. 3(j) zeigen das elektrische Potential der Ausgangsleitung 38 der Lese verstärkerschaltung 45.

Zunächst werden nachstehend die den Fällen des Ausle sens von "0" und "1" gemeinsamen Vorgänge unter Bezug nahme auf die Fig. 1, Fig. 2(a) bis 2(j) und Fig. 3(a) bis 3(j) beschrieben. Es wird angenommen, daß der Spei chereinrichtung zugeführte Adressignale zum Zeitpunkt des Anstiegs des geteilten Taktsignals 31 vergleichbar der herkömmlichen, in Fig. 4 gezeigten Schaltung fest liegen bzw. stabil sind. Wenn das geteilte Taktsignal 31 den "H"-Pegel annimmt (die Periode t₁ in den Fig. 2(a) bis 2(j) und den Fig. 3(a) bis 3(j)), wird der Transistor MN16 in der Umschaltschaltung 3 zusammen mit dem Einschalten der Transistoren MN13 und MN14 in der Bitleitung-Erdungsschaltung 48 durch Wechsel des elek trischen Potentials des Steuersignalleitung 6 auf den "H"-Pegel in Übereinstimmung mit dem Anstieg des Refe renztaktsignals 30 eingeschaltet. Durch das Einschalten der Transistoren MN13 und MN14 wechselt das elektrische Potential der Bitleitungen 36 und 37 auf den "L"-Pegel, um die Streukapazitäten C1 und C2 zu entladen. Außerdem verbindet das Einschalten des Transistors MN16 die zweite Bitleitung 2 mit der Leistungsversorgung, um die Streukapazität C3 auf die Leistungsversorgungsspannung Vcc zu laden.

In diesem Zustand wird die Wortleitung 42 durch Deko dieren eines der Speichereinrichtung zugeführten Adres signals nach der Adress-Verzögerungszeit 49 und der Verzögerungszeit 50 der Wortleitung und der Auswahlsi gnalleitung ab dem Anstieg des geteilten Taktsignals 31 ausgewählt. Sodann wechseln die Gates der mit der Wort leitung 42 verbundenen Speichertransistoren MN8 und MN11 auf den "H"-Pegel. Das elektrische Potential der Bitleitungen 36 und 37 ist jedoch ungeachtet der Schwellenwerte der Transistoren MN8 und MN11 auf den "L"-Pegel festgelegt, während das elektrische Potential der Steuersignalleitung 6 während der Periode t₁ den "H"-Pegel annimmt.

Andererseits wird die Auswahlsignalleitung 39 oder 40 durch Dekodieren des Adressignals nach einer Adress- Verzögerungszeit 49 und der Verzögerungszeit 50 der Wortleitung und der Auswahlsignalleitung ab dem Anstieg des geteilten Taktsignals 31 ausgewählt, um auf den "H"-Pegel zu wechseln; hierdurch wird die ausgewählte Bitleitung 36 oder 37 mit der Eingangssignalleitung 34 der Leseverstärkerschaltung 45 verbunden. Da das elektrische Potential der Speicherauslesesignalleitung 32 während der Periode t₁ auf "H"-Pegel liegt, wird der P-Kanal-Transistor MP1 in der Leseverstärkerschaltung 45 abgeschaltet. Infolgedessen nimmt das elektrische Potential der Eingangssignalleitung 34 der Leseverstär kerschaltung 45 dasselbe elektrische Potential an wie die Bitleitung 36 oder 37, d. h. den "L"-Pegel.

Sodann wechseln dann, wenn das Referenztaktsignal 30 auf den "L"-Pegel wechselt, während das geteilte Takt signal 31 auf dem "H"-Pegel liegt (entsprechend der Pe riode t₂ in den Fig. 2(a) bis 2(j) und den Fig. 3(a) bis 3(j)), die Steuersignalleitung 5 auf den "H"-Pegel und die Steuersignalleitung 6 auf den "L"-Pegel. Durch das Wechseln der Steuersignalleitung 6 auf den "H"-Pe gel werden die Transistoren MN13 und MN14 in der Bit leitung-Erdungsschaltung 48 abgeschaltet, und auch der Transistor MN16 in der Umschaltschaltung 3 wird abge schaltet. Das Abschalten der Transistoren MN13 und MN14 führt dazu, daß das elektrische Potential der Bitlei tungen 36 und 37 in Übereinstimmung mit den Schwellen werten jeder der durch die Wortleitung 42 ausgewählten Speichertransistoren MN8 und MN11 bestimmt wird. Da der Transistor MN8 aufgrund seines niedrigen Schwellenwerts abgeschaltet wird, nimmt das elektrische Potential der Bitleitung 36 den "L"-Pegel an; da der Transistor MN11 aufgrund seines hohen Schwellenwerts abgeschaltet wird, wird das elektrische Potential der Bitleitung 37 erd frei oder floatend. Und da der Transistor MN15 in der Verbindungsschaltung 4 durch das Wechseln der Steuersignalleitung 5 auf den "H"-Pegel eingeschaltet wird, wird die zweite Bitleitung 2 mit der Eingangssignallei tung 34 verbunden. Zu diesem Zeitpunkt ist die Streuka pazität C1 oder C2 der ausgewählten Bitleitung mit der Streukapazität C3 der zweiten Bitleitung 2 verbunden. Da in den vorstehend erwähnten Ablaufschritten die Streukapazitäten C1 und C2 entladen und die Streukapa zität C3 geladen wurden, wird das elektrische Potential der Eingangssignalleitung 34 durch die Verschiebung elektrischer Ladungen von der Streukapazität C3 zu der Streukapazität C1 oder C2 nahezu gleich 1/2.Vcc.

Wenn das geteilte Taktsignal 31 nach der Periode t₂ den "L"-Pegel annimmt, wechselt die Steuersignalleitung 5 auf den "L"-Pegel; hierdurch wird der Transistor MN15 abgeschaltet, um die Eingangssignalleitung 34 von der zweiten Bitleitung 2 zu trennen. Da die Speicherausle sesignalleitung 32 ebenfalls auf den "L"-Pegel wech selt, wenn das geteilte Taktsignal 31 auf den "L"-Pegel wechselt, wird der P-Kanal-Transistor MP1 in der Lese verstärkerschaltung 45 eingeschaltet.

Falls in dem Zustand, in dem der P-Kanal-Transistor MP1 eingeschaltet wurde, weil die Auswahlsignalleitung 39 wie in Fig. 2(e) gezeigt auf dem "H"-Pegel liegt, "0" ausgelesen wird, sind der P-Kanal-Transistor MP1, der Transistor MN5 und der Speichertransistor MN8 in Rei henschaltung verbunden. Da der Speichertransistor MN8 eingeschaltet wurde, nimmt das elektrische Potential der Eingangssignalleitung 34 und der Bitleitung 36 dasjenige elektrische Potential an, welches in Überein stimmung mit den Widerständen der Transistoren zwischen der Leistungsversorgungsspannung Vcc und der Erd- oder Massespannung festgelegt ist. In dem vorliegenden Aus führungsbeispiel werden die Treiber- oder Steuereigen schaften des P-Kanal-Transistors MP1 vorab festgelegt, so daß das elektrische Potential der Eingangssignallei tung 34 der Leseverstärkerschaltung 45 geringfügig niedriger wird als 1/2.Vcc. Da das elektrische Potenti al der Eingangssignalleitung 34 auf 1/2.Vcc, den Schwellenwert des Tristate-Puffers 44 in der Lesever stärkerschaltung 45, vorgeladen wird, wird "0" unmit telbar aus dem Ausgang 38 der Leseverstärkerschaltung 45 ausgelesen, falls das elektrische Potential der Ein gangssignalleitung 34 auch nur geringfügig auf weniger als 1/2.Vcc verringert wird.

Falls in dem Zustand, in dem der P-Kanal-Transistor MP1 eingeschaltet wurde, weil die Auswahlsignalleitung 40 Wie in Fig. 3(e) gezeigt auf dem "H"-Pegel liegt, "1" ausgelesen wird, sind der P-Kanal-Transistor MP1, der Transistor MN6 und der Speichertransistor MN11 in Rei henschaltung verbunden. Da der Speichertransistor MN11 sich in einem erdfreien oder floatenden Zustand befin det und der P-Kanal-Transistor MP1 und der Speicher transistor MN11 zu diesem Zeitpunkt eingeschaltet wur den, steigt das elektrische Potential der Eingangssi gnalleitung 34 und der Bitleitung 37 bis auf Vcc an, wie in den Fig. 3(h) und Fig. 3(i) gezeigt. Da das elektrische Potential der Eingangssignalleitung 34 auf 1/2.Vcc, den Schwellenwert des Tristate-Puffers 44 in der Leseverstärkerschaltung 45, vorgeladen wird, wird auch in diesem Fall "1" unmittelbar aus dem Ausgang 38 der Leseverstärkerschaltung 45 ausgelesen, falls das elektrische Potential der Eingangssignalleitung 34 auch nur geringfügig von 1/2.Vcc aus ansteigt; daher besteht keine Notwendigkeit, zu warten, bis die vorbestimmte Zeit 51 zum Erreichen eines elektrischen Potentials verstrichen ist, was demgegenüber bei der herkömmlichen Zeitgebereinrichtung der Fall ist.

In dem vorstehend beschriebenen Ausführungsbeispiel wird der Schwellenwert des Tristate-Puffers 44 auf 1/2.Vcc festgelegt, jedoch können dieselben Vorteile durch Einstellen des Schwellenpegels des Puffers 44 auf einen beliebigen Pegel zwischen wenig unterhalb von 1/2.Vcc der Bitleitung 36 zur Zeit des Auslesens von "0" und der Leistungsversorgungsspannung Vcc erhalten werden.

Der vorangehenden Beschreibung ist als vorteilhaft ent nehmbar, daß die Halbleiter-Speichereinrichtung so ausgebildet ist, daß das elektrische Potential einer ausgewählten Bitleitung bis auf ein vorbestimmtes elektrisches Potential vorge laden wird, und daß das elektrische Potential der aus gewählten Bitleitung auf der Grundlage des vorbestimm ten elektrischen Potentials als ein Schwellenwert nach dem Vorladen beurteilt wird, so daß infolgedessen die Speichereinrichtung den Vorteil aufweist, daß die Beurteilungszeit der Leseverstärkerschaltung derselben stark verkürzt werden kann, wenn Information aus der Halbleiter-Speichereinrichtung ausgelesen wird, um ein schnelles Auslesen zu ermöglichen.

Darüber hinaus - gemäß dem ersten Gesichtspunkt - ist die Halbleiter-Speichereinrichtung so ausgebildet, daß sie mit einer zweiten, von (den anderen) Bitleitungen getrennten Bitleitung versehen ist, mit welcher Spei cherzellen verbunden sind, um die Speichereinrichtung vorzuladen; daß die Bitleitungen während einer vorbe stimmten Zeitdauer oder Periode, während die zweite Bitleitung mit einer Leistungsversorgung verbunden ist, auf das elektrische Erdpotential festgelegt werden; und darüber hinaus, daß eine ausgewählte Bitleitung während einer zweiten vorbestimmten Zeitdauer, die nach der vorbestimmten Zeitdauer folgt, mit der zweiten Bitlei tung verbunden wird. Infolgedessen hat die Speicherein richtung den Vorteil, daß die Abnahme der Auslesege schwindigkeit von Daten aus derselben selbst dann auf ein minimales Maß beschränkt werden kann, wenn die Ka pazität von Bitleitungen durch die Erhöhung der Spei cherkapazität der Speichereinrichtung in dem Fall, in dem integrierte unterschiedliche Speicherkapazitäten in Übereinstimmung mit verschiedenen Programmen geladen werden, insbesondere in einem Einchip-Mikrocomputer und dergleichen, erhöht wird. Im Gegensatz zu der herkömm lichen Speichereinrichtung, die ein Ändern der Auslese schaltkreise oder die Bereitstellung von Leseverstär kerschaltungen und Auswahlschaltungen für jede kleinere oder untergeordnete Speicherkapazität zum Verhindern der Abnahme der Auslesegeschwindigkeit erfordert, benö tigt demgemäß die Speichereinrichtung gemäß dem Ausfüh rungsbeispiel solches nicht. Hierdurch hat die Spei chereinrichtung gemäß dem Ausführungsbeispiel Vorteile dahingehend, daß die Entwicklung der Speichereinrich tung schnell erfolgen kann, und daß die Fläche für das Layout der Schaltungselemente derselben verringert wer den kann.

Darüber hinaus wird die Vorladespannung der Halbleiter- Speichereinrichtung in Übereinstimmung mit dem Verhält nis der Streukapazitäten auf der zweiten Bitleitung, deren Form gleich der der mit der Speicherzelle verbun denen Bitleitung ist, festgelegt. Daher ist die Vorla despannung auch dann festgelegt, wenn sich Transistor- Leistungs- oder Kennwerte bei dessen Herstellung ändern oder wenn die Temperatur während des Betriebs des Tran sistors schwankt, da sich das Kapazitätsverhältnis auch dann nicht ändert, wenn sich die Transistorkennwerte ändern. In diesem Fall kann die Vorladeeinrichtung im mer eine stabile Spannung bereitstellen.

Ferner - gemäß dem zweiten Gesichtspunkt - ist die Halbleiter-Speichereinrichtung so ausgebildet, daß ein Transistor derselben Steuerungsfunktion dahingehend hat, daß das elektrische Potential einer ausgewählten Bitleitung gegenüber einem vorbestimmten elektrischen Potential verringert wird, wenn eine von binären Infor mationen ausgelesen wird, nachdem die ausgewählte Bitleitung mit einer Leistungsversorgung verbunden wurde. Infolgedessen hat die Speichereinrichtung Vorteile da hingehend, daß die Beurteilungszeit der Leseverstärker schaltung derselben stark verkürzt werden kann, wenn eine "1"-Information aus der Halbleiter-Speicherein richtung ausgelesen wird, um ein schnelles Auslesen zu ermöglichen.

Außerdem - gemäß dem dritten Gesichtspunkt - ist die Halbleiter-Speichereinrichtung so ausgebildet, daß jede ihrer Speicherzellen ein N-Kanal-MOS-Transistor ist mit einer geerdeten Source, einem mit jeder ihrer Bitlei tungen verbundenen Drain und einem mit jeder ihrer Wortleitungen verbundenen Gate, sowie mit einem Schwel lenwert, der im Falle des Speicherns einer "0"-Infor mation auf einen niedrigen Wert und im Falle des Spei cherns einer "1"-Information auf einen hohen Wert fest gelegt ist. Infolgedessen kann das elektrische Potenti al einer ausgewählten Bitleitung bei dem Auslesen von Information aus einer Speicherzelle mit einem hohen Schwellenwert mittels eines Transistors in der Lesever stärkerschaltung der Speichereinrichtung schnell auf eine Leistungsversorgungsspannung angehoben werden, wo durch sich für die Speichereinrichtung Vorteile dahin gehend ergeben, daß die Beurteilungszeit der Lesever stärkerschaltung stark verkürzt werden kann, um ein schnelles Auslesen zu ermöglichen.

Eine Halbleiter-Speichereinrichtung wie vorstehend be schrieben lädt das elektrische Potential einer ausgewählten Bitleitung bis auf ein vorbestimmtes elektri sches Potential vor und beurteilt nach dem Vorladen das elektrische Potential der ausgewählten Bitleitung auf der Grundlage des vorbestimmten elektrischen Potentials als einen Schwellenwert. Dadurch kann eine Halbleiter- Speichereinrichtung dargestellt werden, die mit hoher Geschwindigkeit ausgelesen werden kann.

Claims

1. Halbleiter-Speichereinrichtung, umfassend
eine Vielzahl von Speicherzellen (47), die an Kreu zungspunkten von Wortleitungen (41 bis 43) und Bitleitun gen (36, 37) bereitgestellt sind,
eine Bitleitung-Auswahlschaltung (46) zum Auswählen einer der Bitleitungen,
eine Vorladeeinrichtung (2, 3, 4, 48, MN17 bis MN19) zum Vorladen einer durch die Bitleitung-Auswahlschaltung ausgewählten Bitleitung mit elektrischem Potential bis auf ein vorbestimmtes elektrisches Potential,
einen Transistor zum Verbinden der ausgewählten Bit leitung mit einer Leistungsversorgung nach dem Trennen der Vorladeeinrichtung von der ausgewählten Bitleitung, und
eine Ausgangs-Pufferschaltung (44) zum Beurteilen des elektrischen Potentials der ausgewählten Bitleitung,
dadurch gekennzeichnet, daß
die Ausgangs-Pufferschaltung das elektrische Poten tial der ausgewählten Bitleitung auf der Grundlage des vorbestimmten elektrischen Potentials als einen Schwel lenwert beurteilt, nachdem die ausgewählte Bitleitung mit der Leistungsversorgung verbunden wurde, und daß
die Vorlade-Einrichtung
eine erste Umschaltschaltung (48) zum Festlegen der Bitleitungen auf elektrisches Erdpotential für eine erste vorbestimmte Zeitdauer und zum Trennen der Bitleitungen von dem elektrischen Erdpotential während von der ersten vorbestimmten Zeitdauer verschiedenen Zeitdauern,
eine zweite, von den Bitleitungen getrennte Bitlei tung (2),
eine zweite Umschaltschaltung (3) zum Verbinden der zweiten Bitleitung mit einer Leistungsversorgungsspannung während der ersten vorbestimmten Zeitdauer,
zweite Speicherzellen (MN17 bis MN19), die an Kreu zungspunkten der Wortleitungen und der zweiten Bitleitung bereitgestellt sind und im wesentlichen dieselbe Größe haben wie die mit den Wortleitungen verbundenen Speicher zellen, und
eine Verbindungsschaltung (4) zum Verbinden der aus gewählten Bitleitung mit der zweiten Bitleitung während einer zweiten vorbestimmten Zeitdauer, die nach der er sten vorbestimmten Zeitdauer folgt,
umfaßt.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Transistor derart steu ert, daß das elektrische Potential der ausgewählten Bit leitung gegenüber dem vorbestimmten elektrischen Potential verringert wird, wenn eine von Binärinformatio nen ausgelesen wird, nachdem die ausgewählte Bitleitung mit der Leistungsversorgung verbunden wurde.

3. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen ein N-Kanal-MOS-Transistor mit einer geerdeten Source, einem mit jeder der Bitleitungen verbundenen Drain und einem mit jeder der Wortleitungen verbundenen Gate ist und ei nen Schwellenwert hat, der beim Speichern einer Informa tion "0" auf einen niedrigen Wert und beim Speichern ei ner Information "1" auf einen hohen Wert eingestellt wird.