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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung bezieht
sich auf das Gebiet der Halbleiterbauelemente zum Speichern und Wiedergeben
von Nachrichten, wie beispielsweise Sprachsignalspeicherung und
Sprachsignalwiedergabe.
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2. Stand der
Technik
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Die Nachrichtenverwaltung ist im
Allgemeinen in Speicher- und Wiedergabeeinrichtungen implementiert,
so dass ein begrenzter Umfang eines kostspieligen Speichermediums
effizient genutzt werden kann. Das Schlüsselkonzept, das der Nachrichtenverwaltung
zugrunde liegt, besteht darin, den gesamten verfügbaren Speicherplatz zu einem
zusammenhängenden
Platz bzw. Raum logisch zu verbinden, selbst wenn der verfügbare Speicherplatz
in dem Speichermedium physikalisch fragmentiert ist. In Computersystemen
werden verschiedene Techniken für
die Massenspeicherung und Wiedergewinnung von Datendateien verwendet,
wobei die Fähigkeit
der Nachrichtenverwaltung normalerweise von dem Betriebssystem bereitgestellt
wird.
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Beispielsweise ist das ISD 1016 Single
Chip Voice Message System (Ein-Chip-Sprachnachrichten-System), das
von Information Storage Devices, San Jose, Kalifornien hergestellt
wird, eine analoge Speichereinrichtung, die über die Fähig keit verfügt, ein
Analogsignal, wie beispielsweise ein Sprachsignal, sequenziell abzutasten
und in Form analoger Spannungspegel zu speichern und die gespeicherten
Abtastwerte auf Befehl wiederzugeben, um das Sprachsignal mit ausreichender
Wiedergabetreue für
das Bereitstellen einer Nachrichtenansage mit guter sprachlicher
Qualität
für Anrufbeantworter
und andere elektronisch gesteuerte Sprachmitteilungssysteme zu rekonstruieren.
Das ISD 1016 ist eine höchst
vielseitige Einrichtung, da es als Teil der integrierten Schaltung
einen Vorverstärker,
ACG-Antialiasing-Filter und nicht-flüchtigen Halbleiteranalogsignalspeicher
sowie alle Hilfsschaltungen enthält,
die benötigt
werden, um ein Sprachsignal in Analogform abzutasten und zu speichern
und dieses auf Befehl wiederzugeben. Diese Einrichtungen können auch
kaskadiert geschaltet werden, so dass n Einrichtungen verwendet
werden können,
um n-mal die Aufnahme- und Wiedergabezeit einer einzelnen Einrichtung
ohne zusätzliche
Hilfsschaltungen bereitzustellen.
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In dem ISD 1016 kann eine Sprachmitteilung
am Ende des Speicherplatzes enden, oder kann durch die Aufnahme
eines eindeutigen Ende-der-Nachricht(EOM)-Signals früher beendet
werden, welches, wenn es initiiert wird, die Wiedergabe an diesem
Punkt beendet. Dieser Sachverhalt und die Fähigkeit, Startpunkte für die Wiedergabe
zu adressieren, gestattet das Speichern und die selektive Wiedergabe
mehrerer Nachrichten, und mit zusätzlicher Steuerung, die Verkettung
von Worten oder kurzen Phrasen, um falls gewünscht, verschiedene Nachrichten
zu erhalten. Jedoch muss sich jede Nachricht oder jedes Nachrichtensegment,
das mit einem anderen Nachrichtensegment verkettet werden soll,
an einem zusammenhängenden
Speicherplatz befinden, da das ISD 1016 Nachrichtensegmente an unterschiedlichen
Speicherplätzen
nicht mit einem einzelnen Startsignal verketten kann. Außerdem empfängt die
externe Steuereinrichtung keine Informationen von dem ISD 1016 über den
Ort des Zeilenadresszeigers oder über die Zeit, wann das Ende
der Zeile erreicht werden würde.
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US-Patent Nr. 5,664,060
mit
dem Titel „Message
Management Methods und Apparatus",
eingereicht am 25. Januar 1994, das
EP 0 664545A entspricht, welches am 26. Juli
1995 veröffentlicht
und an den Zessionar der vorliegenden Erfindung übertragen wurde, offenbart
ein anderes Nachrichtenvermittlungssystem, in welchem die Nachrichtenverwaltung
ausgeführt
wird, indem durch die Verwendung von Nachrichten-Nummern auf die
Nachrichten Bezug genommen wird. In
US-Patent Nr. 5,664,060
verfolgt ein registrierter Stapel
in jeder Speichereinrichtung
die Spur der Nachrichten-Nummer, die mit dem Nachrichtensegment
verknüpft
ist, das an dem entsprechenden Nachrichtensegmentort gespeichert
ist, so dass Nachrichtensegmente, die mit einer bestimmten Nachricht
verknüpft
sind, der Reihe nach angeordnet werden können, um eine nahtlose Wiedergabe
der gesamten Nachricht zu erreichen. Nachrichtensegmentspeicherorte,
die für
das Speichern neuer Nachrichten verfügbar sind, können durch
ein Flag identifiziert werden, das dasselbe identifiziert, wie beispielsweise
eine ansonsten ungenutzte Nachrichten-Nummer, die in dem zugehörigen Stapelregister
gespeichert ist. Jede Einrichtung verfügt über die Fähigkeit des Kaskadierens von
identischen Einrichtungen, um die verfügbare Gesamt-Aufnahme- und
Gesamt-Wiedergabezeit zu verlängern.
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Um die Bereitstellung wesentlicher
Informationen an eine externe Mikrosteuereinrichtung zu ermöglichen,
sind ein einfaches Verfahren und eine einfache Einrichtung wünschenswert,
um eine flexible Schnittstelle für
die Verwaltung des Speicherplatzes in einer Art und Weise bereitzustellen,
die für
diejenigen, die aufzeichnen, und für diejenigen, die die verbleibenden
Nachrichten wiedergeben, transparent ist. Durch die Bereitstellung
dieser flexiblen Schnittstelle wird die tatsächliche Speicherabbildung nun
an die Mikrosteuereinrichtung übertragen,
die Nachrichtenadresseingangssignale bereitstellt, so dass eine
effiziente Nachrichtenverwaltung ausgeführt werden kann. Ein einfacher,
aber leistungsfähiger
Befehlssatz ist für
die Softwaresteuerung verfügbar.
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Bei dem normalen Lesen wird eine
Speicherzelle in dem Speicher-Array einer Speichereinrichtung in einem
Sourcefolgermodus konfiguriert, was bedeutet dass ihre Source und
ihr Gate auf einer festgelegten Spannung, z. B. 3,5 V, liegen, ihr
Drain mit einer Stromsenke von ein paar Mikroampere gekoppelt ist,
die in der Spaltentreiberschaltung angeordnet ist, und ihre Drain-Spannung
die Speicherzellenausgangsspannung ist.
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Im US-Patent Nr. 5,664,060
wird
die Spannung aus dem Speicher-Array sequenziell wie folgt ausgelesen.
Wenn das Zeilensignal von dem Zeilendecoder aktiviert wird, wird
das Spaltendecodierungssignal ebenfalls aktiviert. Die Gruppe der
Speicherzellen am Schnittpunkt der ausgewählten Zeilen und Spalten wird
ausgewählt.
Die Speicherzellen werden somit in einem Sourcefolgermodus konfiguriert.
Die Speicherzellen werden mit den Stromsenken in den Spaltentreibern über den
Spalten-Multiplexer verbunden, und die resultierenden Ausgangsspannungen,
d. h. die Drain-Spannungen der Speicherzellen, werden seriell an
einen Differenzverstärker
bereitgestellt. Der Ausgang des Differenzverstärkers wird an einen Glättungsfilter
und schließlich
an einen Lautsprecherverstärker
bereitgestellt. Nachdem eine Zelle gelesen wurde, gibt der Binärschieber
die nächste
Zelle frei. Dieser Prozess wiederholt sich, bis die letzte ausgewählte Zelle
in der Gruppe gelesen wurde. Der Spaltenmultiplexer rückt dann seriell
zu der nächsten
Spalte vor, um die nächste
Gruppe von Speicherzellen auszuwählen,
und der Prozess wird wiederholt. Die Lesegeschwindigkeit dieses
Speicher-Arrays ist durch die Geschwindigkeit, mit der die Spannung
von dem Drain einer Speicherzelle an der Stromsenke des Spaltentreibers
verfügbar
ist, die Geschwindigkeit des Spaltendecodierers, die Geschwindigkeit
des Differenzverstärkers,
die Geschwindigkeit des Filters und die Geschwindigkeit des Lautsprecherverstärkers begrenzt.
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Dies ist für Zwecke von Produktionstests
recht langsam, da das serielle Lesen und der normale Signalpfad
zu viel Zeit verbrauchen würden,
was zu hohen Chipkosten führt.
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Um diesen Lesetakt bei der Herstellung
zu verkürzen,
stellt die vorliegende Erfindung ein Hochgeschwindigkeitsleseschema
bereit, welches auch die genaue Ausgangsspannung bei einer sehr
hohen Geschwindigkeit überwacht.
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Weitere Beispiele für dem Stand
der Technik entsprechende Anordnungen werden in
US 3,798,559 (TOMITA ET AL) und
US 4,926,424 (MAENO HIDESHI)
offenbart.
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KURZE ZUSAMMENFASSUNG
DER ERFINDUNG
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Die vorliegende Erfindung offenbart
eine Einrichtung und Techniken für
die Nachrichtenverwaltung unter Verwendung von nicht-flüchtiger
Analogsignalaufnahme und -wiedergabe, wie es in den beigefügten Ansprüchen offenbart
wird.
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Gemäß der vorliegenden Erfindung
wird ein nichtflüchtiges
Analogspeicherbauelement in integrierter Schaltungstechnik bereitgestellt,
das die Fähigkeit
aufweist, ein analoges Eingangssignal zu empfangen, wiederholt abzutasten,
zu speichern und zu reproduzieren, wobei das Analogspeicherbauelement
aufweist:
eine erste Schaltung zum Abtasten eines Analogsignals;
eine
Mehrzahl von mit der ersten Schaltung gekoppelten Analogspeicherzellen
zum Speichern von Abtastwerten des Analogsignals; eine zweite Schaltung
zum Auslesen der gespeicherten Abtastwerte des Analogsignals, um
das Analogsignal zu rekonstruieren; und dadurch gekennzeichnet ist:
dass
die zweite Schaltung enthält:
eine
Steuerlogikschaltung zum Freigeben des Auslesens einer Untermenge
der gespeicherten Abtastwerte des Analogsignals bei hoher Geschwindigkeit,
eine
Mehrzahl von Komparatoren, wobei jeder Komparator jeden gespeicherten
Abtastwert mit einer Referenzspannung vergleicht,
eine Mehrzahl
von Latch-Speichern zum Latch-Speichern der Ergebnisse der Vergleiche,
ein Schieberegister zum Hinausschieben der Ergebnisse der Vergleiche
bei hoher Geschwindigkeit, und
ein Dämpfungsglied zum Dämpfen von
Rauschen in dem rekonstruierten Analogsignal, wenn das rekonstruierte
Analogsignal unter einem vorgegebenen Schwellwert liegt.
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Ebenfalls gemäß der vorliegenden Erfindung
wird ein Verfahren zum Aufzeichnen und zur Wiedergabe von Nachrichten variierender
Länge bereitgestellt,
das folgende Schritte umfasst:
Abtasten eines Analogsignals;
Speichern
von Abtastwerten des Analogsignals in einer Mehrzahl von Analogspeicherzellen;
Auslesen der gespeicherten Abtastwerte des Analogsignals, um das
Analogsignal zu rekonstruieren;
gekennzeichnet durch die Schritte:
Bereitstellen
einer Steuerlogikschaltung zum Freigeben des Lesens einer Untermenge
der gespeicherten Abtastwerte während
eines Hochgeschwindigkeitslesemodus;
Bereitstellen einer Mehrzahl
von Komparatoren zum Vergleichen gespeicherter Abtastwerte mit einer
Referenzspannung;
Bereitstellen einer Mehrzahl von Latch-Speichern
zum Latch-Speichern der Ergebnisse der Vergleiche;
Bereitstellen
eines Schieberegisters zum Hinausschieben der Ergebnisse der Vergleiche
bei hoher Geschwindigkeit; und
Dämpfen von Rauschen in dem rekonstruierten
Analogsignal, wenn das rekonstruierte Analogsignal unter einem vorgegebenen
Schwellwert liegt.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
eine Blockdarstellung eines bevorzugten Ausführungsbeispiels der integrierten
Schaltung 10 gemäß der Lehre
der vorliegenden Erfindung.
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2A stellt
eine Schaltungsverbindung mit dem Eingang ANA IN+ von 1 zur Aufnahme in einem asymmetrischen
Eingangsmodus dar.
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2B stellt
eine Schaltungsverbindung mit dem Eingang ANA IN– von 1 zur Aufnahme in einem Differenzeingangsmodus
dar.
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3A stellt
ein Ausführungsbeispiel
des Spaltentreibers dar, der in dem Speicher-Array 20 von 1 implementiert ist.
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3B stellt
die Hochgeschwindigkeitssteuerlogikschaltung dar, die bei der Steuerung
des Spaltentreibers von 3A verwendet
wird.
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4A ist
eine detaillierte Blockdarstellung der seriellen peripheren Schnittstelle
(SPI) 14 von 1, welche
mit dem SPI-Standard voll kompatibel ist.
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4B ist
ein Zeitablaufdiagramm, das die Taktzyklen der verschiedenen Signale
darstellt, die von der seriellen peripheren Schnittstelle (SPI) 14 von 1 empfangen oder erzeugt
werden.
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5A und 5B sind ein Flussdiagramm,
das den Prozess des Ausgebens von Befehlen gemäß einem Aspekt der vorliegenden
Erfindung darstellt.
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6 ist
eine detaillierte Schaltungsdarstellung, die den Verstärker 16 mit
fester Verstärkung
von 1 darstellt.
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7 ist
eine detaillierte Schaltungsdarstellung, die den Filter 22 und
die Dämpfungsgliedbaugruppe 24,
wie in 1 gezeigt, darstellt.
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8 ist
eine detaillierte Schaltungsdarstellung, die den Spitzenwertdetektor 60 von 7 darstellt.
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9 ist
eine detaillierte Schaltungsdarstellung der Dämpfungsgliedsteuerschaltung 62 von 7.
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10 ist
eine detaillierte Darstellung, des Dämpfungsglieds 64 von 7.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Es wird auf 1 Bezug genommen; es ist eine Blockdarstellung
des bevorzugten Ausführungsbeispiels
der integrierten Schaltung 10 zu sehen. Die gezeigte integrierte
Schaltung 10 integriert alle Hauptschaltungen eines Nachrichtenverwaltungssystems.
Die Schaltung 10 besteht aus 4 Hauptabschnitten – den analogen
Eingangs- und Ausgangspfaden; dem Analogspeicher-Array; der seriellen
peripheren Schnittstelle und der automatischen Dämpfungsgliedbaugruppe. Strom
wird dem Analogabschnitt und dem Array und dem Digitalabschnitt
von separaten VCC- und VSS-Stromversorgungsanschlüssen zugeführt. In
dieser Hinsicht wird Sorgfalt aufgewendet, um die Rauschkopplung
zwischen dem Analog- und Digitalabschnitt, nicht nur von den Stromversorgungen,
sondern auch von den anderen Signalen, zu minimieren, mittels des
Blockschaltbild-Ebenenentwurfs, des Schaltungsentwurfs, des physikalischen
Layouts und Anschlussausgängen
und Leiterplattenebenenentwurfs, die die Einrichtung nutzen.
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Insbesondere verwenden die Analog-
und Digitalschaltungen in der integrierten Schaltung 10 der
vorliegenden Erfindung separate Stromschienen zur Minimierung des
Rauschens. Die Spannungseingänge
VCCA und VCCD, welche
die Analog- beziehungsweise Digitalschaltungen versorgen, werden
an separate Anschlüsse herausgeführt. Bei
einem bevorzugten Ausführungsbeispiel
sind die Spannungseingänge
VCCA und VCCD +3
V. Die Bezugspotentialeingänge
VSSA und VSSD für die Analog-
beziehungsweise Digitalschaltungen sind über einen niederohmigen Pfad
mit dem Stromversorgungsbezugspotential verbunden. Die Spannungseingänge VCCA und VCCD und
die Bezugspotentialein gänge
VSSA und VSSD sind
mit einer Leistungsregelschaltung 12 verbunden, welche
den Schaltungen in der integrierten Schaltung 10 geregelte
Leistung zuführt.
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Die Serielle Periphere Schnittstelle
(SPI) 14 ist für
die Steuer- und Adressierungsfunktionen der integrierten Schaltung 10 bereitgestellt.
Die integrierte Schaltung 10 ist konfiguriert, um als eine
periphere Slave-Einrichtung zu agieren, mit einer Mikrosteuereinrichtung-basierten
SPI 14, welche mit einer Mikrosteuereinrichtung 15 verbunden
ist. Der Lese-/Schreibzugriff auf alle internen Schaltungen der
integrierten Schaltung 10 wird durch die SPI 14 bereitgestellt.
Eine Interrupt-Signalleitung (INT) und eine Statusleitung (RAC)
sind für Quittierungs-
bzw. Handshake-Zwecke bereitgestellt.
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Im Einzelnen werden die SCLK-, SS-,
MOSI- und MISO-Anschlüsse
an der SPI 14 für
synchrone serielle Kommunikationen verwendet. Die externe Mikrosteuereinrichtung 15 verwendet
diese vier Anschlüsse, um
zu kommunizieren und den Status der integrierten Schaltung 10 zu überprüfen. Der
SCLK-Anschluss ist der
Takteingang für
die Einrichtung. Er wird durch die Master-Einrichtung (Mikrosteuereinrichtung)
erzeugt und wird verwendet, um Datenübertragungen in die Einrichtung
und aus der Einrichtung über
die Master-Out-Slave-In(MOSI)-
beziehungsweise die Master-In-Slave-Out(MISO)-Anschlüsse zu synchronisieren.
Daten werden auf der ansteigenden Flanke des SCLK in die integrierte
Schaltung 10 latchgespeichert und auf der abfallenden Flanke
des SCLK aus der Schaltung 10 hinausgeschoben. Der SS-Eingang
wählt oder
aktiviert die SPI 14, wenn er NIEDRIG ist. Bei diesem Ausführungsbeispiel
wird die SPI 14 ausgewählt,
wenn das Slave-Auswahlsignal
(SS), das an dem SS-Anschluss empfangen wird, NIEDRIG ist. Alternativ
kann die SPI 14 ständig ausgewählt werden,
indem der SS-Anschluss mit einer Bezugspotentialspannung fest verbunden
wird. Der MOSI-Anschluss ist ein serieller Eingang für die SPI 14.
Die Master-Einrichtung (Mikrosteuereinrichtung 15) platziert
einen halben Zyklus vor der SCLK-Taktflanke Daten auf die MOSI-Leitung.
Der MISO-Anschluss ist der serielle Ausgang der integrierten Schaltung 10.
Dieser Ausgang tritt in einen hochohmigen Zustand ein, wenn die
integrierte Schaltung 10 nicht ausgewählt wird.
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Der INT-Anschluss ist ein Offener-Drain-Ausgangsanschluss,
welcher aktiviert wird (fällt
auf „0" ab), wenn das System
eine Ende-der-Nachricht(EOM)-Markierung bei der Wiedergabe erreicht,
oder wenn das Speicher-Array voll ist.
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Jede Operation, die bei einem EOM
oder Überlauf
endet, erzeugt einen Interrupt, welcher das Ende eines Aufnahme-,
Wiedergabe- oder Nachrichtensuchlauf- bzw. Message-Cueing-Zyklus angibt. Der
Interrupt wird beim nächsten
Mal gelöscht,
wenn ein SPI-Zyklus initiiert wird.
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Der RAC (Zeilenadresstaktsignal)-Anschluss
ist ein Offener-Drain-Ausgangsanschluss, der ein Signal mit einer
Periode von 150 ms bei einer Abtastfrequenz von 8 kHz bereitstellt.
Dies repräsentiert
eine einzelne Zeile des Speichers, und in der Einrichtung 10 sind
800 Zeilen Speicher vorhanden. Das Signal bleibt für 137,5 ms
HOCH und bleibt für
12,5 ms NIEDRIG, wenn es das Ende einer Zeile erreicht. Dieser Anschluss
kann zur Implementierung von Nachrichtenverwaltungstechniken verwendet
werden.
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Sprachsignale werden an die integrierte
Schaltung 10 über
den Anschluss ANA IN+ für
die Aufnahme bereitgestellt. Dieser Anschluss ist der nichtinvertierende
Analogeingang für
die Einrichtung. Der Analogeingangsverstärker 16 kann asymmetrisch
oder differenziell angesteuert werden. Im asymmetrischen Eingangsmodus
wird ein Maximalsignal von 32 mVp-p kapazitiv
mit dem Anschluss ANA IN+ verbunden, wie in
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2A gezeigt.
Der Kondensatorwert von 0,1 μF
zusammen mit dem 3kOhm Eingangswiderstand des Anschlusses ANA IN+
wird ausgewählt,
um eine Abtrennung an dem niederfrequenten Ende des Sprachdurchlassbereichs
zu ermöglichen.
Im Differenzeingangsmodus sollte das maximale Eingangssignal an
dem Anschluss ANA IN+ 16 mVp-p betragen.
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Der Anschluss ANA IN– ist der
invertierende Analogeingangsanschluss, der das aufzuzeichnende Signal
an den Verstärker
16 im Differenzeingangsmodus übermittelt.
In diesem Differenzeingangsmodus kann ein maximales Eingangssignal
von 16 mVp-p mit dem Anschluss ANA IN– kapazitiv
gekoppelt werden, wie in 2B dargestellt.
Der Koppelkondensator ist vorzugsweise derselbe wie der an dem Anschluss
ANA IN+ verwendete Koppelkondensator. Der Eingangswiderstand bei
ANA IN– beträgt nominell
56 kOhm. Im asymmetrischen Modus sollte ANA IN– über einen Kondensator, der
derselbe wie der am Eingang ANA IN+ verwendete ist, kapazitiv mit
VSSA gekoppelt werden.
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Der Ausgang des Verstärkers 16 wird
einem Antialiasing-Filter 18 bereitgestellt,
dessen Funktion darin besteht, die obere Frequenz des Audiosignals
(oder eines anderen analogen Signals) zu begrenzen, so dass der
Signalfrequenzbereich das Abtasttheorem für das Abtasten des Analogsignals
nicht verletzt. Das gefilterte Signal wird in einem nicht-flüchtigen
Analogspeicher-Array 20 gespeichert. Bei einem bevorzugten
Ausführungsbeispiel
ist das Speicher-Array 20 das, welches im US-Patent Nr.
5,241,494 mit dem Titel „Integrated
Circuit System For Analog Signal Recording And Playback" offenbart wird und
hierin durch Referenz einbezogen ist. Wenn das ge speicherte Signal
abgerufen wird, wird es zuerst einem Glättungsfilter 22 und
dann einem automatischen Dämpfungsglied 24 bereitgestellt.
Das automatische Dämpfungsglied 24 kann
vor dem Filter 22 angeordnet werden, ohne die Schaltungsoperation
zu beeinträchtigen.
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Das automatische Dämpfungsglied 24 wird
von dem Anschluss ATTCAP gesteuert. Das automatische Dämpfungsglied 24 dämpft das
Signal, wenn das Signal unter einen intern eingestellten Schwellwert
fällt.
Dies unterstützt
das Eliminieren von Ausgangsrauschen, wenn kein Signal vorhanden
ist. Der Ausgang des automatischen Dämpfungsglieds wird von Puffer 26 gepuffert.
Der Puffer 26 ist ein typischer analoger MOS-Puffer. Der
Ausgang des Puffers 26 ist AUDOUT.
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Der Takt für die integrierte Schaltung 10 wird
entweder durch ein externes Taktsignal über den Externes-Taktsignal(XCLK)-Anschluss
oder durch einen internen Oszillator bereitgestellt. Jedes Taktsignal
stellt eine Taktreferenz für
die Takt- bzw. Zeitgabeschaltung 30 bereit, welche ihrerseits
die Taktsteuerung für
das Abtasttaktsignal 32 bereitstellt, das mit dem nicht-flüchtigen
Analogspeicher-Array 20 verbunden ist.
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Redundanz für die integrierte Schaltung 10 kann
ebenfalls bereitgestellt werden, wie es in dem US-Patent Nr. 5,642,316
mit dem Titel „Method
and Apparatus of Redundancy for Non-Volatile Memory Integrated Circuits" beschrieben wird,
welches an den Zessionar der vorliegenden Erfindung übertragen
wurde.
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Ein Aspekt der vorliegenden Erfindung
beinhaltet ein Hochgeschwindigkeitsleseschema, welches die Überwachung
der genauen Ausgangsspannung eines Speicher-Arrays bei einer sehr
hohen Geschwindigkeit bereitstellt. Anstatt Zelle für Zelle
durch Multiplexen der Schieberegister seriell zu lesen, wird eine
Gruppe von Zellen, beispielsweise 100, im Sourcefolgermodus parallel
gelesen, wobei die resultierenden analogen Ausgangsspannungen dann
mit einer festgelegten Eingangsreferenzspannung verglichen werden
und die digitalen Ausgangssignale des Komparators dann in den Latch-Speichern
gleichzeitig latch-gespeichert werden. Eine schnelle serielle Verschiebung
wird ausgeführt,
um anstelle der Analogsignale alle Logiksignale auf einen digitalen
Ausgabepfad hinauszuschieben, wobei der analoge Ausgabepfad umgangen
wird. Die Geschwindigkeit wird durch das Schieberegister und den
digitalen Ausgabepfad für
jeweils 100 Zellen begrenzt. Durch Wiederverwendung vorhandener
Schaltungen kommt es zu keinem zusätzlichen Verlust an Chipfläche.
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Dieser Aspekt der vorliegenden Erfindung
kann in dem Speicher-Array 20 implementiert werden. Bei einem
bevorzugten Ausführungsbeispiel
ist das Speicher-Array 20 das, welches in der US-Patentanmeldung Nr.
5,241,494 mit dem Titel „Integrated
Circuit System for Analog Signal Recording und Playback" offenbart ist, die
hierin durch Referenz einbezogen ist. Bei einem Ausführungsbeispiel
hat das Speicher-Array 960K Zellen, welche in 800 Zeilen mal 1200
Spalten angeordnet sind. Ein 12 : 1 Multiplexer wird verwendet,
um 12 Spalten an einen Spaltentreiber zu multiplexen. Folglich beträgt die Gesamtanzahl
der Spaltentreiber 1200/12 = 100 Spaltentreiber.
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Bei dem normalen Lesen wird ein Schieberegister,
welches ein Teil des Spaltentreibers ist, als ein zyklischer Binärschieber
verwendet, um die Bereitstellung eines Speicherausgangs auf einmal
entlang den Spaltentreibern – beginnend
bei der ersten Spalte bis zur 100. Spalte – frei zugeben. Am Ende der
100. Zelle (oder Spalte) geht der Spalten-Multiplexer weiter zu
den nächsten
100 Spalten, und der Prozess wiederholt sich 12 mal, damit die gesamte
Zeile erfasst wird. Nach dem Ende einer Zeile, rückt das Zeilentaktsignal zur
nächsten Zeile
vor, und der Spalten-Multiplexer wird zurückgesetzt, um die ersten 100
Spalten freizugeben. Der Prozess wiederholt sich dann für die nächste Zeile.
Der Speicherausgang ist der tatsächliche
Spannungspegel, der von der Speicherzelle kommt, und ist nicht unbedingt
eine logische Eins oder Null.
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3A stellt
einen Spaltentreiber 50 dar, der in dem Speicher-Array 20 implementiert
werden kann. 3B stellt
eine Hochgeschwindigkeitssteuerlogikschaltung 52 dar, welche
den Spaltentreiber 50 von 3A steuert.
Es wird auf 3B Bezug
genommen; im Hochgeschwindigkeitslesemodus ist das HSARYRD-Signal
hoch, was dazu führt,
dass COMPEN2 hoch ist. Die Aktivierung des COMPEN2-Signals gibt
den Komparator COMP (siehe 3A)
frei, der in der Schreibperiode verwendet wird, damit er jetzt im
Hochgeschwindigkeitslesen zu verwenden ist. Der Komparator COMP
wird in der Schreibperiode verwendet, um zu gewährleisten, dass die gewünschte Speicherausgangsspannung
dieselbe ist wie die Eingangsspannung. Beim Hochgeschwindigkeitslesen
agiert der Komparator COMP, um zu vergleichen, ob der Ausgang oberhalb oder
unterhab einer Referenzspannung VREF (siehe 3B) liegt, welche unter einem Testmodusfreigabesignal
von einem Eingangspfad eingegeben wird. Indem VREF variiert wird,
bis der Speicherausgang den Zustand verändert, erhält man die genaue Ausgangsspannung.
Der Ausgang des Komparators COMP ist eine logische Eins oder Null
und wird in demselben Latch-Speicher latch-gespeichert, der zur
Steuerung der Hochspannungs-HV- Umschaltung
in der Schreibperiode verwendet wird. Das HSARYRD-Signal sperrt
auch das PLAYBACK2-Signal, wodurch gestattet wird, dass der Speicherausgang
zu dem positiven Anschluss des Komparators COMP geht, und daß die VREF
zu dem negativen Anschluss des Komparators COMP geht.
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Das HSARYRD-Signal ermöglicht,
dass alle 100 Komparatoren gleichzeitig aktiv sind, und alle 100 Ausgangssignale
werden jeweils in einem entsprechenden der 100 Latch-Speicher LATCH
latch-gespeichert. Das Schieberegister SR, das zur Steuerung der
Spalten-Multiplexer-Zeitgabe verwendet wird, wird nun verwendet,
um die 100 Datenabtastwerte seriell hinauszuschieben, die gerade
von den 100 Latch-Speichern latch-gespeichert worden sind. Im Einzelnen
stellt der Ausgang des Schieberegisters SR zusammen mit dem HSARYRD-Signal
die 100 Datenabtastwerte als Ausgangssignale an dem Ausgangsanschluss
DIGOUT über die
Transistoren T5 beziehungsweise T4 bereit. Die Taktung bzw. Zeitgabe
des Schieberegisters SR wird von einem Oszillator auf der integrierten
Schaltung 10 abgeleitet. Das Ausgangssignal am Ausgangsanschluss
DIGOUT wird dann über
das HSARYRD-Signal an einen digitalen Ausgang multiplext. Der Prozess
wiederholt sich 12 mal, damit die gesamte Zeile erfasst wird. Somit
gibt es für
eine Zeile 12 verzögerte
Erfassungszeiten – im
Vergleich zu 1200 verzögerten
Erfassungszeiten bei einem regulären
Lesen. Die anderen Zeiten sind schnelle serielle Verschiebungen,
die sehr schnell sind.
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4A ist
eine detaillierte Blockdarstellung der SPI 14. Die SPI 14 enthält die Auswahllogik 40,
einen Zeilenzähler 42,
ein Eingangsschieberegister 44 und ein Ausgangsschieberegister 46.
Alle seriellen Datenübertragungen
beginnen mit der abfallenden Flanke des Signals auf dem SS-An schluss.
Das SS-Signal wird während
aller seriellen Kommunikationen NIEDRIG und zwischen Befehlen HOCH
gehalten. 4B stellt
ein Beispiel der Taktzyklen der Signale dar, die an die SPI 14 bereitgestellt
werden. Bei diesem Beispiel wird der SS-Eingang für 16 serielle
Taktsignal(SCLK)-Perioden NIEDRIG gehalten. Während dieser Zeit werden die
MISO-Daten seriell
aus der Einrichtung gelesen und die MOSI-Daten werden seriell in
die Einrichtung geschrieben.
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Das Eingangsschieberegister 44 ist
mit dem MOSI-Anschluss gekoppelt und empfängt serielle Eingaben von der
Master-Einrichtung, wie beispielsweise der Mikrosteuereinrichtung 15 (siehe 1). Die Mikrosteuereinrichtung 15 kann
jeder beliebige Mikroprozessor, eingeschlossen ein Mehrzweck-Mikroprozessor, eine
eingebettete Steuereinrichtung, eine Einzel-Chip-Mikrosteuereinrichtung
oder ein komplettes Mikroprozessorsystem, sein. Das Eingangsschieberegister 44 beinhaltet
die Bits A9-A0, X und C4-C0. Die Bits A9-A0 enthalten die neue Adresse
des Zeilenzählers 42,
X wird nicht verwendet, und C4-C0 sind Steuerbits. Bei einem Ausführungsbeispiel
werden die Steuerbits verwendet, um die folgenden Funktionen zu
steuern: C0 wird für
den Nachrichten-Suchlauf (MC-message cueing) verwendet; C1 ist das
Ignoriere-Adresse-Steuerbit
(IAB); C2 ist das Einschalt-Steuerbit (PU), C3 ist das Wiedergabe/Aufnahme-Steuerbit
(P/R) und C4 ist das RUN-Steuerbit
(RUN). Diese Funktionen der Einrichtung werden wie in Tabelle 1
gezeigt gesteuert.
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Der Nachrichten-Suchlauf wird bei
einer spezifizierten Adresse mit dem gesetzten IAB-Bit oder bei
der aktuellen Adresse ohne das gesetzte IAB-Bit begonnen. Wenn das
Nachrichten-Suchlauf-Bit C0 gesetzt ist, kann der Benutzer durch
Nachrichten springen, ohne den tatsächlichen physikalischen Ort
der Nachrichten zu kennen. Diese Operation wird während der
Wiedergabe verwendet. In diesem Modus werden die Nachrichten viele
Male schneller übersprungen
als in dem normalen Wiedergabemodus. Bei einem bevorzugten Ausführungsbeispiel
werden die Nachrichten 800 mal so schnell übersprungen wie im normalen
Wiedergabemodus. Die Wiedergabe endet, wenn eine EOM-Markierung
erreicht wird. Dann zeigt der interne Adresszähler auf die nächste Nachricht.
Eine Zusammenfassung der Befehle, die von der Mikrosteuereinrichtung 15 an
die SPI 14 gesendet werden, wird zusammen mit den entsprechenden
Operationen in Tabelle 2 gegeben.
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Es wird auf 4A Bezug genommen; die Steuerbits C4-C0 werden von dem
Eingangsschieberegister 14 an die Auswahllogik 40 bereitgestellt.
Beim Latch-Speichern der Steuerdaten aus dem Eingangsschieberegister 44 erzeugt
die Auswahllogik 40 Steuersignale, die intern an verschiedene
andere Systemblöcke verteilt
werden, und ebenfalls, um das Abschalten, die Aufnahme/Wiedergabe-Auswahl,
den Nachrichten-Suchlauf-Modus und das IAB zu steuern. Die Auswahllogik 40 empfängt zusätzliche
Eingaben von internen Signalen, wie beispielsweise Niedrig-Vcc-Erkennung
(low Vcc detect-LOVCC) und Einschalt-Reset (Power on Reset-POR).
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Ein intern erzeugtes Taktsignal wird
verwendet, um diese Eingaben zu synchronisieren und zu verhindern,
dass die Steuerschaltung in einen metastabilen Zustand eintritt,
der die integrierte Schaltung 10 verriegelt. Bei einem
Ausführungsbeispiel
wird eine Einschaltzeit von 25 ms bereitgestellt, um zu ermöglichen,
dass alle Vorspannungsgeneratoren und -kondensatoren, ihren Ruhepunkt
erreichen. Der Zeilenzähler 42 empfängt die
Adresseingangssignale A9-A0 von dem Eingangsschieberegister 44 und
stellt diese als Zeigerausgangssignale an das Ausgangsschieberegister 46 bereit.
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Das Interrupt-Signal (INT) und die
Statusbits (Ende-der Nachricht (EOM) und Überlauf (OVF)) werden von der
Auswahllogik 40 erzeugt. Das Interrupt-Signal wird gelöscht, nachdem
der Status von der Mikrosteuereinrichtung 15 gelesen worden
ist. Die interne Operation der integrierten Schaltung 10 ist
nicht von dem Zeitpunkt abhängig,
zu welchem der Interrupt gelöscht
wurde. Wenn sich zum Beispiel die inte grierte Schaltung 10 im
Wiedergabemodus befindet und eine EOM-Markierung antrifft, beendet
die integrierte Schaltung 10 die Wiedergabe und erzeugt
einen Interrupt. In gleicher Weise erzeugt die integrierte Schaltung 10 einen
Interrupt und beendet die Operation, wenn sich die integrierte Schaltung
10 im Überlauf
befindet, welcher anzeigt, dass ein Aufnahme-, Wiedergabe- oder
Nachrichten-Suchlaufs-Zyklus das Ende der letzten Zeile im Speicher
der Schaltung 10 erreicht hat.
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Bei der Implementierung des flexiblen
Nachrichtenverwaltungssystems der vorliegenden Erfindung müssen drei
Kriterien eingehalten werden. Erstens, es muss ein Schema für das Lesen
der Adresse des Zeilenzeigers bereitgestellt werden. Zweitens, es
muss auch ein Flag zur Feststellung des Endes der aktuellen Zeile
bereitgestellt werden. Drittens, es muss die Fähigkeit bereitgestellt werden,
eine neue Adresse zu laden (aus dem Adressregister am Ende der aktuellen
Zeile, anstatt des Inkrementierens des Zeilenzeigers auf die nachfolgende
Zeile).
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Um dies auszuführen, werden zuerst die Statusbits
EOM und OVF und die Zeilenzeiger P9-P0 während einer SPI-Übermittlung
aus dem Ausgangsschieberegister 46 über den MISO-Anschluss an die
Master-Einrichtung hinausgeschoben. Zweitens wird das RAC-Signal
für die
frühzeitige
Erkennung eines Endes der aktuellen Zeile bereitgestellt. Zum Beispiel
beträgt
für eine
Rbtastrate von 8 kHz die maximale Dauer einer Nachricht in einer
Zeile 150 ms. Das RAC-Signal bleibt für 137,5 ms hoch (Ausgang hoch
gehalten von einem externen Endwiderstand) und wechselt für 12,5 ms
in einen niedrigen Zustand. Dieser Signalzeitverlauf ist periodisch
und er folgt der Abtastrate des internen 512 kHz Oszillators und
setzt sich fort, solange das System 10 aufnimmt oder wiedergibt.
Drittens wird das IAB-Bit im Steuerregister 44 bereitgestellt,
um die Art und Weise zu steuern, in welcher der Zeilenadresszähler geladen
wird. Wenn das IAB-Bit auf („1") gesetzt wird, inkrementiert
die Zeilenadresse am Ende der aktuellen Zeile zur folgenden Zeile.
Wenn das IAB-Bit auf („0") zurückgesetzt
wird, wird eine neue Adresse in den Zeilenadresszähler geladen.
Diese neue Adresse ist der Inhalt der Bits A9-A0 des SPI-Eingangsschieberegisters 44.
Die Auswahllogik 40 erzeugt basierend auf dem wert des IAB-Bits
die entsprechenden Steuersignale.
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Nun wird ein Beispiel für die Interaktion
zwischen der integrierten Schaltung 10 und der Mikrosteuereinrichtung 15 beschrieben.
Es wird auf 1 Bezug
genommen; die Mikrosteuereinrichtung 15 kommuniziert über die
seriellen Leitungen 15a und 15b mit der integrierten
Schaltung 10. Im Einzelnen gibt die Mikrosteuereinrichtung 15 Befehle
aus und stellt über
Leitung 15a Zeilenadressen bereit. Die Mikrosteuereinrichtung 15 überwacht
außerdem
den Status des Speichers, der in der integrierten Schaltung 10 angeordnet
ist, und liest die seriellen Eingangssignale von der integrierten
Schaltung 10 über
Signalleitung 15b.
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5A und 5B sind ein Flussdiagramm,
das den Prozess S200 der Befehlsausgabe von der Mikrosteuereinrichtung 15 an
die integrierte Schaltung 10 darstellt. Der Prozess S200
beginnt mit einem Startzustand und führt weiter zu Schritt S202,
wo die Mikrosteuereinrichtung 15 den Befehl POWER UP sendet,
um die integrierte Schaltung 10 auf das Empfangen eines
Operationsbefehls vorzubereiten. Bei Schritt 204 wartet die Mikrosteuereinrichtung 15 auf
die Unterbrechungsperiode der Einrichtung, welche bei dem bevorzugten Ausführungsbeispiel
ungefähr
25 ms beträgt.
Der Prozess S200 führt
dann zu dem Entscheidungsschritt S206 weiter, wo er anfragt, ob
der Aufnahme- oder der Wiedergabemodus ausgewählt wird.
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Wenn der Aufnahmemodus ausgewählt wird,
fragt der Prozess bei Entscheidungsschritt S208 weiter, ob die Aufnahme
bei einer speziellen Adresse oder bei der nächsten verfügbaren Adresse auszuführen ist. Wenn
die Aufnahme bei einer speziellen Adresse gewünscht wird, sendet die Mikrosteuereinrichtung 15 die Befehle
SETREC und REC an die integrierte Schaltung 10, wie in
Prozessschritt S210 gezeigt. Tabelle 2 stellt die entsprechenden
Steuerbits dar, die von Mikrosteuereinrichtung 15 an die
SPI 14 gesendet werden, welche diesen und andere Befehle
repräsentieren.
Die spezifizierte Adresse wird als Teil des Befehlswortes angefügt. Wenn
die Aufnahme bei der nächsten
verfügbaren
Adresse gewünscht
wird, sendet die Mikrosteuereinrichtung 15 einen REC-Befehl
(siehe Tabelle 2), welcher das Aufnehmen bei der nächsten verfügbaren Adresse
initiiert, wie in Prozessschritt S212 gezeigt.
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Wenn bei Entscheidungsschritt S206
bestimmt wird, dass der Wiedergabemodus auszuwählen ist, führt der Prozess S200 zu Entscheidungsschritt
S214 weiter, wo er anfragt, ob die Wiedergabe mit oder ohne Nachrichten-Suchlauf
auszuführen
ist. Der Nachrichten-Suchlauf gestattet dem Benutzer, durch die
Nachrichten zu springen, ohne den tatsächlichen physikalischen Ort
der Nachricht zu kennen. Das Springen findet bei einer viel höheren Geschwindigkeit
statt als im normalen Wiedergabemodus. Wenn kein „Nachrichten-Suchlauf" gewünscht wird,
führt der
Prozess S200 zu Schritt S216 weiter, wo er anfragt, ob die Wiedergabe
ohne Nachrichten-Suchlauf bei ei ner speziellen Adresse oder bei
der nächsten
verfügbaren
Adresse auszuführen ist.
Wenn das Erstere gewünscht
wird, führt
der Prozess S200 zu Prozessschritt S218 weiter, wo die Mikrosteuereinrichtung 15 die
Befehle SETPLAY und PLAY (siehe Tabelle 2) zusammen mit der spezifizierten Adresse
sendet. Wenn die Wiedergabe bei der nächsten verfügbaren Adresse gewünscht wird,
sendet die Mikrosteuereinrichtung 15 den PLAY-Befehl (siehe
Tabelle 2).
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In gleicher Weise führt der
Prozess S200, wenn bei Anfrage bei Entscheidungsschritt S214 „mit Nachrichten-Suchlauf" gewünscht wird,
zu Prozessschritt S222 weiter, um anzufragen, ob die Wiedergabe
bei einer spezifizierten Adresse oder bei der nächsten verfügbaren Adresse gewünscht wird.
Wenn die Wiedergabe bei einer spezifizierten Adresse gewünscht wird,
führt der
Prozess S200 zu Prozessschritt S224 weiter, wo die Mikrosteuereinrichtung 15 die
Befehle SETMC und MC (siehe Tabelle 2) zusammen mit der spezifizierten
Adresse sendet. Wenn die Wiedergabe mit Nachrichten-Suchlauf bei
der nächsten
verfügbaren
Adresse gewünscht wird,
führt der
Prozess S200 zu Prozessschritt S226 weiter, wo die Mikrosteuereinrichtung 15 den
MC-Befehl (sehe Tabelle 2) an die Schaltung 10 sendet.
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Bei der Ausführung eines der Prozessschritte
S210, S212, S218, S220, S224 oder S226 führt der Prozess S200 zu Entscheidungsschritt
S228 weiter, wo er anfragt, ob die Statusbits der integrierten Schaltung 10, wie
beispielweise Ende-der-Nachricht (EOM) oder Überlauf (OVF), gelesen werden
sollten. Ist das der Fall, führt
der Prozess S200 zu Schritt S230 weiter, wo die Mikrosteuereinrichtung 15 den
RINT-Befehl (siehe Tabelle 2) sendet. Die Statusbits und Adressbits
werden dann seriell über
Leitung 15 (siehe 1)
an die Mikrosteuereinrichtung 15 hinausgeschoben, wie in
Prozessschritt S232 gezeigt. Der Prozess S200 rückt dann zu Entscheidungsschritt
S234 vor. Wenn bei Entscheidungsschritt S228 bestimmt wird, dass
die Statusbits nicht gelesen werden sollten, führt der Prozess S200 direkt
zu Entscheidungsschritt S234 weiter.
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Bei Entscheidungsschritt S234 fragt
der Prozess S200 an, ob er beenden sollte. Wenn die Mikrosteuereinrichtung 15 einen
Befehl zur Fortsetzung ausgibt, verzweigt sich die Steuerung zurück zu Entscheidungsschritt
S206 für
die nächste
Operation. Wenn die Mikrosteuereinrichtung 15 einen Befehl
zum Beendigen ausgibt, führt
der Prozess S200 zu Entscheidungsschritt S236 weiter, wo er anfragt,
ob der Prozess S200 zusammen mit dem Abschalten oder ohne das Abschalten
der integrierten Schaltung 10 beendet werden sollte. Wenn die
Beendigung ohne Abschalten gewünscht
wird, sendet die Mikrosteuereinrichtung 15 den STOP-Befehl (siehe
Tabelle 2), wie in Prozessschritt S238 gezeigt. Der Prozess S200
beendigt dann, ohne die integrierte Schaltung 10 abzuschalten.
Wenn die Beendigung mit dem Abschalten der integrierten Schaltung 10 gewünscht wird,
sendet die Mikrosteuereinrichtung 15 den STOPPWRDN-Befehl
(siehe Tabelle 2). Der Prozess S200 beendigt dann zusammen mit dem
Abschalten der integrierten Schaltung 10.
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Obwohl das Flussdiagramm in 5A und 5B mit sequenziellen Schritten und Entscheidungssymbolen
gezeigt wird, um die Entscheidungslogik darzustellen, wird davon
ausgegangen, dass die Mikrosteuereinrichtung 15 die bigen
Befehle in jeder beliebigen Reihenfolge senden kann.
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6 ist
eine detaillierte schematische Darstellung des Verstärkers 16 mit
feststehender Verstärkung von
1. Die Gleichung für das Ausgangssignal
Vo des Verstärkers 16 kann
wie folgt ausgedrückt
werden: Vo = –(R2/R1)*(V1 – V2) +
AGND Gl. (1)wobei R1 = R3 und R2 = R4.
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Daher wird der Signalverstärkungsbetrag
durch R2/R1 gegeben, während
jegliches Rauschen bei den Analogbezugspotentialen nicht verstärkt wird.
Wenn (R2/R1) = 53K/3K, dann beträgt
die Signalverstärkung
ungefähr
25 dB, während
jegliches Rauschen bei dem Analogbezugspotential wieder bei 0 dB
beginnt. Gleichung 1 gibt ebenfalls an, wie die Schaltung Rauschen,
das mit dem Signalbezugspotential verknüpft ist, unterdrücken kann.
Wenn V2 mit dem Signalbezugspotential ACgekoppelt ist, dann werden,
weil V1 dieselbe Bezugspotentialkomponente hat, die Rauschkomponenten
abgezogen. Asymmetrische oder differenzielle Signale können an
die Schaltung angelegt werden. Man beachte jedoch, dass die Spitze-zu-Spitze-Pegel im Differenzmodus
halb so groß sein
sollten, wie die, die für
den asymmetrischen Modus verwendet werden, um denselben Spitzenausgangspegel
Vo zu erhalten.
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7 zeigt
eine detaillierte Blockdarstellung des Filters 22 und der
automatischen Dämpfungsgliedbaugruppe 24 von 1. Die automatische Dämpfungsgliedbaugruppe 24 dämpft das
Rauschen während
der „Stille"-Perioden, wenn sich
der Chip im Wiedergabemodus befindet. Es gibt drei Hauptblöcke, die
die automatische Dämpfungsgliedbaugruppe 24 bilden,
nämlich
den Spitzenwertdetektor (PKDET) 60, die Dämpfungsgliedsteuerschaltung
(ATTCTRL) 62 und das Dämpfungsglied
(ATOATT) 64. Der Spitzenwertdetektor 60 erfasst
den Signalspitzenpegel am Ausgang der Filters 22, und wenn
der Signal- spitzenpegel
unter einem bestimmten Schwellwert liegt, bestimmt die ATTCTRL 62,
dass eine Dämpfung
eintreten sollte. Sie stellt dann das VMOV-Signal entsprechend ein,
damit eine Dämpfung
eintritt. Das Dämpfungsglied
ATOATT 64 wird von dem Filter 22 differenziell
angesteuert, und das ATOATT 64 steuert ferner den Additionsverstärker 27 an,
um eine Konvertierung von differenziell zu asymmetrisch auszuführen. Bei
einem Ausführungsbeispiel
ist der Filter 22 ein Chebychev-Filter und der Verstärker 27 ist
ein typischer Additionsverstärker.
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8 ist
eine detaillierte Schaltungsdarstellung des Spitzenwertdetektors 60 von 7. Während des Abschaltens ist das
Signal PD hoch, wobei die n-Kanal-Bauelemente bzw. – Einrichtungen
MNPD1, MNPD2 und MNPD3 eingeschaltet werden und der Differenzverstärker OPACR
abgeschaltet wird. Die Einrichtung MNPD1 zieht das Gate der n-Kanal-Einrichtung
MD10 niedrig, wobei diese ausgeschaltet wird, so dass die n-Kanal-Einrichtung
MNPD2 den Ausgang des Spitzenwertdetektors PKDETOUT niedrig ziehen
kann. Das Ausgangssignal von Inverter A1 schaltet, ebenfalls bei
PD hoch, die p-Kanal-Einrichtung M1 ein, welches den Drain der p-Kanal-Einrichtung
M2 sowie die Gates der p-Kanal-Einrichtungen M2, M3 und M5 hoch
zieht, wobei diese ausgeschaltet werden. Wenn Einrichtung MNPD3
eingeschaltet wird, zieht sie die Gates der n-Kanal-Einrichtungen M6
und M7 niedrig, wobei diese ausgeschaltet werden.
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Im normalen Betrieb bei niedrigem
Abschaltsignal PD (nicht abgeschaltet) ist die p-Kanal-Einrichtung M1
aus, wie auch die n-Kanal-Einrichtungen MNPD1, MNPD2 und MNPD3 aus
sind. In diesem Zustand ist der Verstärker OPACR entsprechend von
einem Vorspannungsstrom IBIAS vorgespannt, wobei der Strom in den Stromquellen
M2, M3 und M5 von dem Vorspannungsstrom IATK eingestellt wird. Der
Verstärker
OPACR, der als Komparator arbeitet, stellt als Ergebnis der Rückkopplung
des Spitzenwertdetektorausgangssignals PKDETOUT an den negativen
Eingang des Spitzenwertdetektors 60, wie in 7 gezeigt, immer dann ein
hohes Ausgangssignal bereit, wenn das positive Eingangssignal zu
OPACR das Spitzenwertdetektorausgangssignal überschreitet, wobei die n-Kanal-Einrichtung
MD10 eingeschaltet wird, um den Strom von der Stromquelle M3 so
zu koppeln, daß der
Spitzenwertdetektorausgangsknoten PKDETOUT geladen wird, welcher,
wie in 7 gezeigt, mit
einem externen 1 Mikrofarad Kondensator verbunden wird, der dort
angeschlossen ist.
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Im normalen Betrieb wird der Vorspannungsstrom
IATK von einer Null-Temperaturkoeffizient-Stromquelle abgeleitet,
deren absoluter Wert auch bei der Wafer-Sortierung abgeglichen wird.
Die Stromquelle M3 steuert die Einschwingzeit und hält einen
konstanten Ladestrom in den externen 1 Mikrofarad Kondensator aufrecht,
der mit dem Spitzenwertdetektorausgang verbunden ist. Der Null-Temperaturkoeffizient-Strom
wird auch von der Einrichtung M5 an die Einrichtungen M6 und M7
gespiegelt. Die Stromquelle M7 ist unterteilt in den ATTCRTL-Block 62 (7), und die resultierende
Stromsenke wird verwendet, um den externen 1 Mikrofarad Kondensator
zu entladen. Die Ladezeit des 1 Mikrofarad Kondensators bestimmt
die Einschwingzeit, während
die Entladezeit die Ausschwingzeit definiert. Die Einschwingzeit
ist die Zeit, die das automatische Dämpfungsglied benötigt, um
in seinen Verstärkungszustand
von Null dB zurückzukehren,
wenn sich das Signal schnell aus einem Stillezustand herausbewegt.
Die Ausschwingzeit ist die Zeit, die das automatische Dämpfungs glied
benötigt,
um von Null dB auf –6
dB zu gehen, nachdem das Signal in eine Stilleperiode eingetreten
ist. Die Ausschwingzeit wird normalerweise viel länger eingestellt
als die Einschwingzeit, um sicherzustellen, daß sich das System in einer
echten Stilleperiode befindet, bevor der Verstärkungspegel von –6 dB aktiviert
wird. Andererseits wird normalerweise gewünscht, dass die Einschwingzeit
relativ kurz ist, da die Rückkehr
zum Verstärkungszustand
von Null dB schnell erfolgen sollte, um das Abschneiden des ersten
Wortes oder eines anderen Tons nach einer Stilleperiode zu vermeiden.
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9 zeigt
eine detaillierte Schaltungsdarstellung der Dämpfungsgliedsteuerschaltung 62.
Die Dämpfungsgliedsteuerschaltung 62 erzeugt
basierend auf dem Spitzenwertdetektor-60-Ausgangssignal PKDETOUT
zwei Steuerspannungen VCON und VMOV. Das NOR-Gatter, das von den
p-Kanal-Einrichtungen M71, M73 und M76, den n-Kanal-Einrichtungen
M72, M74 und M75 und Inverter I1 gebildet wird, steuert, ob die Dämpfung aktiviert
wird oder nicht. Die Dämpfung
wird deaktiviert, wenn der Chip abgeschaltet wird (PD hoch), wenn
sich der Teil im Aufnahmemodus (PRB oder Aufnahme/Wiedergabe niedrig)
befindet, oder wenn das Abgleichbitausgangssignal ENATTB hoch ist.
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Die Schaltung im unteren rechten
Abschnitt von 9, die
die p-Kanal-Einrichtungen M64 und M65 und die n-Kanal-Einrichtungen M66
und M67 umfasst, ist eine einfache Stromspiegelschaltung, die aktiviert wird
von der p-Kanal-Einrichtung M69, die aus ist (PDB hoch, abgeleitet
von Inverter I4) und von der n-Kanal-Einrichtung M68, die aus ist
(PD niedrig), die den Entladungssenkenstrom für PKDETOUT erzeugt, der die „Ausschwing"-Zeit des automatischen
Dämp fungsglieds
bestimmt. Wenn der Signalpegel hoch ist, dann ist MN6 aus. Die Stromquellen
MP6 und MP7 zwingen dann gleiche Ströme in die Widerstände R1,
R2 und R3, R4. Daher sind VCON und VMOV gleich und die Verstärkung von
ATOATT-Block beträgt
0 dB, wie in den folgenden Abschnitten beschrieben wird.
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Wenn die Dämpfungsfunktion aktiviert ist,
dann bilden MP7, MP8, MP9, MP10, MN6, MN7, MN8 und CC einen typischen
CMOS-Operationsverstärker.
Das Eingangspaar besteht aus MP9, MP10, während die Ausgangseinrichtungen
aus MP7 und MN 6 bestehen. Die Verstärkung bei geschlossener Schleife
wird von dem Widerstandsverhältnis
(R3 + R4)/R4 gut gesteuert, da die Widerstände gut angepasst sind. Das
Eingangssignal zum Operationsverstärker ist der Spitzenwertdetektor
PKDETOUT und er wird im Hinblick auf das Analogbezugspotential verstärkt, da
das untere Ende von R4 mit AGND verbunden ist. Dies ist erforderlich,
da alle Signale in dem Chip auf AGND bezogen sind. Wenn das Spitzenwertdetektorausgangssignal
beginnt, sich dem AGND-Pegel anzunähern, beginnt die Einrichtung
MN6 einzuschalten. Das bedeutet, dass Strom von R3, R4 abgelenkt
wird, und somit beginnt VMOV zu fallen. Daher ist, wenn das Sprachsignal
klein genug ist, kein Strom in R3, R4, so dass VMOV gleich AGND
ist und die ATOATT-Verstärkung –6 dB beträgt, wie
später
beschrieben werden wird.
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Ein weiteres wünschenswertes Merkmal der Schaltung
ist, dass, wenn MN6 aus ist, die Spannung VMOV automatisch auf einen
Wert geklemmt ist, der VCON entspricht, da die Stromquellen MP6
und MP7 gleiche Ströme
in identische Widerstandslasten zwingen, und kein Strom von MP7
von den Widerständen
R3 und R4 abgelenkt wird. Mit der Operationsverstärkerschaltung
wird die Verstärkung
mit einem Widerstandsver hältnis
gut gesteuert, wohingegen die Verstärkung mit Komparatorimplementierungen
nicht gut gesteuert wird. Das Ergebnis ist, dass der Übergang
zwischen den Bereichen 0 dB und – 6 dB gut gesteuert wird.
Der Übergangspunkt
hat auch einen starken Einfluß auf
die „Einschwing"- und „Ausschwing"-Zeiten. Es war wünschenswert,
den Übergangspunkt
direkt oberhalb des erwarteten Spitzenrauschpegels einzustellen,
so dass die Verstärkung
von –6
dB auf einen nicht so großen
Bereich des Signalbereichs angewendet wird. Dies ist ein weiterer
Grund, einen gut gesteuerten Übergangspunkt
aufrechtzuerhalten.
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10 ist
eine detaillierte Blockdarstellung des Dämpfungsglieds ATOATT 64.
Das Dämpfungsglied 64 ist
ein voll differenzieller (Differenzeingang, Differenzausgang) invertierender
Verstärker.
Widerstände
werden von den MOSFETs M1 bis M12 implementiert, so dass ihre Widerstandswerte
von ihren Gate-Spannungen gesteuert werden können. Die „Ein"-Widerstände dieser Einrichtungen variieren
mit dem Signalpegel, welcher Verzerrung verursachen kann. Der voll
differenzielle Charakter des Dämpfungsglieds 64 minimiert
jedoch tendenziell die harmonische Verzerrung zweiter Ordnung und
ist der Grund für
die Verwendung dieser Topologie.
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Die Spannung VMOV entspricht VCON,
wenn keine Dämpfung
erforderlich ist. Unter diesen Bedingungen ist der Widerstand der
Einrichtungen M1, M2 und M3 parallel zu den Einrichtungen M4 und
M5 gleich dem Widerstand der Einrichtung M6, und folglich beträgt die Verstärkung 0
dB. Wenn der Signalpegel sehr niedrig ist, fällt VMOV auf einen Pegel, so
dass der Gesamtwiderstand der Einrichtungen M1, M2 und M3 im Vergleich
zum Gesamtwiderstand der Einrichtungen M4 und M5 groß ist. Daher
ist der Widerstand der Einrichtungen M1, M2 und M3 parallel zu den
Einrichtungen M4 und M5 annähernd
gleich dem Gesamtwiderstand der Einrichtungen M4 und M5. Die Einrichtungen
M4, M5 und M6 werden so ausgewählt,
dass sie gleich sind, somit beträgt
die Verstärkung –6 dB. Es
gibt selbstverständlich
einen Übergangsbereich
zwischen diesen zwei extremen Verstärkungszuständen von 0 dB und –6 dB. Die
Spannung VCON wird ausgewählt,
damit ein ausreichender Signalbereich ohne zu viel Verzerrung vorhanden
ist, während
ausreichender „Ein"-Widerstand aufrechterhalten
wird, so dass die MOSFETs problemlos anzusteuern sind.
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Wegen des analogen Systems, das in
der vorliegenden Erfindung verwendet wird, ist die Erfindung ferner
nützlich
für das
Implementieren eines Digitalspeichers in integrierter Schaltungstechnik,
wobei die Implementierung des digitalen Speichers eine derartige
ist, dass die digitalen Informationen als analoge Informationen
codiert werden, wie beispielweise Spannungspegel, die in den nicht-flüchtigen
Zellen des Analogspeicher-Arrays zu speichern sind. Ein derartiges
Codieren kann außerhalb
des Speicherchips von einem Digital-Analog-Wandler erfolgen, oder
der Chip könnte
modifiziert werden, um ein derartiges Codieren auf dem Speicherchip
zu ermöglichen.
Die digitalen Informationen werden aus dem Analogspeicher-Array
zurückgewonnen,
indem die Analogpegel aus dem nicht-flüchtigen Analogspeicher-Array
einem Analog-Digital-Wandler präsentiert
werden, und die digitalen Informationen, wie beispielsweise ein
Halbbyte oder Byte oder eine andere Kombination digitaler Informationen,
ausgegeben werden. Wie es bei dem Digital-Analog-Wandler der Fall
ist, kann auch der Analog-Digital-Wandler auf derselben integrierten
Schaltung wie das nicht-flüchtige Analogspeicher- Array und die Analogaufnahmeeinrichtung
hergestellt werden oder auch nicht.
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Die Ausführungsform des Verstärkers 16 mit
festgelegter Verstärkung
von 6 stellt die Dämpfung des
internen Analogbezugspotentialrauschens bereit, während das
Rauschen aufgrund der Differenzen zwischen dem Signalbezugspotential
und dem Bezugspotential der integrierten Schaltung unterdrückt wird.
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Die Ausführungsform der automatischen
Dämpfungsgliedbaugruppe 24 von 7 erfordert nur geringwertige
externe Kondensatoren und keine Widerstände. Außerdem werden die Einschwing-
und Ausschwingzeiten der Baugruppe 24 durch die Verwendung
eines neuartigen Schemas gut gesteuert, und die gute Steuerung wird
durch die Verwendung von Null-Temperaturkoeffizient-Ladungs- und
-entladungsströmen
erreicht. Der Übergangsbereich
wird ebenfalls durch die Verwendung eines neuartigen Verstärkerschemas
gesteuert, welches außerdem
den Ausgangspegel automatisch festklemmt. Es wird keine separate
Klemmschaltung benötigt.
Die Einschwingzeit wird ebenfalls von dem Spitzenwertdetektor gesteuert,
der ein ungewöhnliches
Schema zur Steuerung des Ausgangsstroms aufweist. Während die
Einschwingzeit normalerweise von einer RC-Schaltung eingestellt
wird, wird in der vorliegenden Erfindung ein Konstantstromausgang
verwendet. Das in dem ATTCTRL-Block 62 verwendete Klemmschema
kann auch in den meisten allgemeinen Situationen verwendet werden,
in welchen eine Spannung geklemmt werden muss. Die Schaltung könnte auch
zum Klemmen auf einem niedrigen Pegel umgedreht werden.
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Während
das bevorzugte Ausführungsbeispiel
der vorliegenden Erfindung hierin im Detail offenbart und be schrieben
worden ist, wird für
Fachleute ersichtlich sein, dass verschiedene Veränderungen
in Form und Detail daran vorgenommen werden können, ohne den Schutzbereich
derselben zu verlassen.
