JPH10334686A

JPH10334686A - アナログ信号を記録および再生するための集積回路およびメッセージ管理システム

Info

Publication number: JPH10334686A
Application number: JP10061048A
Authority: JP
Inventors: Hieu Van Tran; ヒュー・ヴァン・トラン; Nataraj S Bindiganavale; ナタラ・エス・ビンディガナバル; Anthony Dunne; アンソニー・デュンヌ; Boyce W Jarrett; ボイス・ダブリュ・ジャレット
Original assignee: INF STORAGE DEVICES Inc
Current assignee: INF STORAGE DEVICES Inc
Priority date: 1997-03-12
Filing date: 1998-03-12
Publication date: 1998-12-18
Also published as: CA2230476A1; DE69813356D1; EP0865046B1; US5828592A; KR19980080188A; EP0865046A2; EP0865046A3; KR100496412B1; DE69813356T2

Abstract

(57)【要約】【課題】不揮発性アナログ信号の記録および再生を使
用したメッセージ管理のための新規な装置および手段を
開示する。【解決手段】装置は、周辺装置として使用するマイク
ロコントローラまたはマイクロプロセッサ・ベースのシ
ステムへのインターフェース回路を備えた集積回路であ
る。集積回路は、差動アナログ入力、信号品質を改善す
る自動減衰、フィルタ、バンド・ギャップ参照、トリミ
ング、メモリ・アレイ、複数閉ループ・サンプル／ホー
ルド回路を含む固定参照、列ドライバ、行デコーダ、ア
ドレス・カウンタ、主発振器、チップ機能タイミング回
路、単一チップ上のシリアル周辺インターフェース（Ｓ
ＰＩ）および回路を備えることで完成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声信号記憶装置
や再生装置などのソリッドステート・メッセージ記憶及
び再生装置に関する。

【０００２】

【従来の技術】メッセージ管理は限られた量の高価な記
憶媒体を効率的に利用できるように記憶及び再生装置に
実装されている。メッセージ管理の背後にある主要な概
念は、利用可能な記憶空間が記憶媒体内で物理的に断片
化していても、全ての利用可能な記憶空間を論理的に接
続して一つの連続した空間にすることである。コンピュ
ータ・システムでは、大容量記憶装置およびデータ・フ
ァイルの検索のための様々な技術が使用されており、メ
ッセージ管理機能は通常はオペレーティング・システム
によって与えられる。

【０００３】たとえば、米国カリフォルニア州サンノゼ
のＩｎｆｏｒｍａｔｉｏｎＳｔｏｒａｇｅＤｅｖｉ
ｃｅｓ社製のＩＳＤ１０１６ＳｉｎｇｌｅＣｈｉ
ｐＶｏｉｃｅＭｅｓｓａｇｅＳｙｓｔｅｍはアナロ
グ記憶装置であり、音声信号などのアナログ信号をアナ
ログ電圧レベルの形で連続的にサンプリングして記憶
し、コマンドに基づいてその記憶されたサンプルを再生
して、十分に忠実に音声信号を再構築し、留守番電話お
よび他の電子的に制御される音声メッセージ・システム
用の高品質な音声メッセージ通知を提供する機能を備え
ている。ＩＳＤ１０１６は、非常に多用途な装置であっ
て、集積回路の一部として前置増幅器、自動利得制御、
アンチエイリアシング・フィルタ、不揮発性ソリッドス
テート・アナログ信号記憶装置を含むだけでなく、アナ
ログ形式で音声信号をサンプリングおよび記憶し、コマ
ンドに応じてそれを再生するために必要な全ての支援回
路をも含む。また、これらの装置をカスケード接続し
て、追加の支援回路なしで、ｎ個の装置を使用して、一
つの装置のｎ倍の記録および再生時間を得ることもでき
る。

【０００４】ＩＳＤ１０１６では、音声メッセージは
記憶空間の最後で終了するか、または独自のメッセージ
終了（ＥＯＭ）の信号の記録によって早めに終了する。
ＥＯＭは開始したあと再生を終了する時点である。これ
は、再生の開始位置をアドレスできる機能とあいまっ
て、複数のメッセージの記憶および選択的な再生を可能
にし、望むなら制御を追加することで単語や短い句を連
結して異なるメッセージを与えることも可能である。た
だし、ＩＳＤ１０１６は異なるメモリ空間内の、メッ
セージ・セグメントを開始信号と連結できないため、他
のメッセージ・セグメントと連結する各メッセージまた
はメッセージ・セグメントは、連続する記憶空間に存在
しなければならない。さらに、外部コントローラは、行
アドレス・ポインタの位置や行末に到達する時間に関す
る情報をＩＳＤ１０１６から受け取らない。

【０００５】本発明の譲受人に譲渡された、１９９４年
１月２５日出願の「ＭｅｓｓａｇｅＭａｎａｇｅｍｅｎ
ｔＭｅｔｈｏｄｓａｎｄＡｐｐａｒａｔｕｓ」と
いう名称の係属中の米国特許出願第０８／１８６７９３
号は、メッセージ番号を使用しメッセージを参照するこ
とによりメッセージ管理を行う、もう一つのメッセージ
ング・システムを開示している。係属中の米国特許出願
第０８／１８６７９３号では、各記憶装置内のレジスタ
・スタックは、対応する各メッセージ・セグメント位置
に格納されたメッセージ・セグメントに関連付けられた
メッセージ番号を記録して、メッセージ全体がシームレ
スに再生できるように特定のメッセージに関連付けられ
たメッセージ・セグメントを連続して配置することがで
きる。新しいメッセージを格納するのに使用できるメッ
セージ・セグメント記憶位置は、関連したスタック・レ
ジスタに格納される、普通なら使用されないメッセージ
番号など、それを識別するフラグによって識別する。各
装置は、利用可能な合計の記憶および再生時間を拡張す
るため、同一の装置とカスケード接続できる機能を含
む。

【０００６】

【発明が解決しようとする課題】外部マイクロコントロ
ーラへ不可欠な情報の供給を促進するためには、残りの
メッセージの記憶および再生にトランスペアレントな方
式で、メモリ空間を管理するための柔軟なインタフェー
スを行える簡単な方法および装置が望まれる。この柔軟
なインタフェースによって、実際のメモリ・マッピング
は、メッセージ・アドレス入力を供給するマイクロコン
トローラへ転送され、効率的なメッセージ管理を実行す
ることができる。簡単でありながら強力な命令セット
が、ソフトウェア制御に利用できる。

【０００７】通常の読取り時には、記憶装置のメモリ・
アレイのメモリ・セルは、ソース・フォロワ・モードで
構成され、これは、そのソースとゲートが固定電圧、例
えば３．５Ｖであり、そのドレインは列ドライバ回路内
に位置する数マイクロアンペアの電流シンクに結合さ
れ、そのドレイン電圧はメモリ・セル出力電圧であるこ
とを意味する。

【０００８】係属中の米国特許出願第０８／１８６７９
３号は、メモリ・アレイからの電圧を次のように順次読
み出す。行信号が行デコーダによってアクティブ状態に
なると、列デコード信号もアクティブ状態になる。選択
した行および列の交点にあるメモリ・セルのグループが
選択される。したがって、メモリ・セルはソース・フォ
ロワ・モードで構成される。メモリ・セルは、列マルチ
プレクサを介して列ドライバの電流シンクに接続され、
結果として生じる出力電圧、すなわちメモリ・セルのド
レイン電圧は、順次差動増幅器に与えられる。差動増幅
器の出力は平滑フィルタに、また最終的にはスピーカ増
幅器へ供給される。あるセルが読み取られると、２進シ
フタが次のセルをイネーブルにする。グループ中の選択
された最後のセルが読み取られるまで、このプロセスが
繰り返される。次に、列マルチプレクサは、順に次の列
へ進み、次のメモリ・セルのグループを選択し、上記プ
ロセスが繰り返される。このメモリ・アレイの読み取り
速度は、メモリ・セルのドレインからの電圧を列ドライ
バの電流シンクにおいていかに速く得られるか、列デコ
ーダの速度、差動増幅器の速度、フィルタの速度、スピ
ーカ増幅器の速度によって制限される。

【０００９】順次読取りおよび通常の信号パスは非常に
時間がかかるため、これは生産テストの目的には非常に
遅く、そのためダイ・コストが高くなる。

【００１０】製造時の、この読取り時間を短縮するため
に、本発明は正確な出力電圧をも非常に高速で監視す
る、高速読取り方式を提供する。

【００１１】

【課題を解決するための手段】本発明は、不揮発性アナ
ログ信号記録および再生を使用したメッセージ管理のた
めの装置および技術を開示する。この装置は、周辺装置
として使用されるマイクロコントローラまたはマイクロ
プロセッサ・ベースのシステムへのインターフェース回
路を備えた集積回路である。シリアル・インターフェー
スによって、ホスト・マイクロコントローラは、いくつ
かの記録および再生制御動作を実行することが可能にな
る。メッセージ管理は、割込みおよび状態ビットを備え
ることで、リアルタイム・イベントに適応するようにさ
れている。

【００１２】本発明は、パフォーマンスが改善され、非
常に集積度の高い、不揮発性アナログ信号記録および再
生用の集積回路システムおよび手段を本質的に含む。こ
の装置は、周辺装置として使用されるマイクロコントロ
ーラまたはマイクロプロセッサ・ベースのシステムへの
インターフェース回路を備えた集積回路である。集積回
路は、差動アナログ入力、信号品質を改善する自動減
衰、フィルタ、バンド・ギャップ参照、トリミング、メ
モリ・アレイ、複数閉ループ・サンプル／ホールド回路
を含む固定参照、列ドライバ、行デコーダ、アドレス・
カウンタ、主発振器、チップ機能タイミング回路、単一
チップ上のシリアル周辺インターフェース（ＳＰＩ）お
よび回路を設けることで完成する。集積回路は、ＳＰＩ
を介してホスト・マイクロコントローラとインターフェ
ースされる。ホスト・マイクロコントローラは、効率的
なメッセージ管理のために、いくつかのコマンドをＳＰ
Ｉを介して集積回路に送ることができる。これらのコマ
ンドには、記録または再生のための基本的なコマンド、
様々なアドレス指定オプションおよびメッセージ・キュ
ー・オプションが含まれる。システムは冗長性を利用し
て、生産歩留りを向上させる。また、高速テスト・モー
ドも利用して、生産テスト時間を低減する。

【００１３】

【発明の実施の形態】図１に、本発明の好ましい集積回
路の実施形態１０のブロック図が示されている。図の集
積回路１０は、メッセージ管理システムの全ての主要回
路を含む。集積回路１０は、アナログ入出力パス、アナ
ログ記憶アレイ、シリアル周辺インターフェース、自動
減衰器アセンブリの４つの主要セクションからなる。電
力は、アナログ・セクションへおよびアレイとデジタル
・セクションへ、別々のＶＣＣとＶＳＳ供給ピンから供
給される。この点については、電源からだけでなく、ブ
ロック図レベルの設計、回路設計、物理配置とピン出
力、装置を使用する基板レベルの設計を経由して他の信
号からの、アナログ・セクションとデジタル・セクショ
ン間のノイズ結合を最小にするように注意が払われる。

【００１４】具体的には、ノイズを最小にするために、
本実施形態の集積回路１０のアナログ回路とデジタル回
路は別々の電源バスを利用する。それぞれアナログ回路
とデジタル回路に電圧を提供する、電圧入力Ｖ_CCAおよ
びＶ_CCDは別々のピンにつながれる。好ましい実施形態
においては、電圧入力Ｖ_CCAおよびＶ_CCDは、＋３Ｖで
ある。アナログ回路とデジタル回路それぞれへのアース
入力Ｖ_SSAおよびＶ_SS _Dは、低インピーダンス・パスを
通じて電源アースに接続される。電圧入力Ｖ_CC _Aおよび
Ｖ_CCDとアース入力Ｖ_SSAおよびＶ_SSDは、集積回路１
０内の回路に調節された電力を供給する調節回路１２へ
接続される。

【００１５】シリアル周辺インターフェース（ＳＰＩ）
１４は、集積回路１０の制御機能およびアドレス指定機
能のために用意されている。集積回路１０は、周辺スレ
ーブ装置として動作するように構成されている。また集
積回路１０は、マイクロコントローラ１５へのインター
フェースとなるマイクロコントローラベースのＳＰＩ１
４を備えている。集積回路１０の全ての内部回路への読
取り／書込みアクセスは、ＳＰＩ１４を介して行われ
る。割込み信号線（ＩＮＴ）および状態線（ＲＡＣ）
は、ハンドシェイクのために設けられている。

【００１６】具体的には、ＳＰＩ１４のＳＣＬＫ、Ｓ
Ｓ、ＭＯＳＩ、ＭＩＳＯピンが、同期シリアル通信に使
用される。外部マイクロコントローラ１５は、この４つ
のピンを使用して通信し集積回路１０の状態を調べる。
ＳＣＬＫ端子は装置へのクロック入力である。これはマ
スタ装置（マイクロコントローラ）によって生成され、
マスタ・アウト・スレーブ・イン（ＭＯＳＩ）およびマ
スタ・イン・スレーブ・アウト（ＭＩＳＯ）入出力端子
それぞれを介するデータ転送を同期化するために使用さ
れる。データは、ＳＣＬＫの立上りエッジで集積回路１
０にラッチされ、ＳＣＬＫの立下りエッジで集積回路１
０からシフト・アウトされる。ＳＳ入力が低の場合、Ｓ
ＰＩ１４を選択または活動状態にする。この実施形態
では、ＳＰＩ１４は、スレーブ選択信号（ＳＳ）がＳ
Ｓ端子で低を受信した場合に選択される。あるいは、Ｓ
ＰＩ１４はＳＳピンをアース電圧に結合することで、
常に選択されているようにすることもできる。ＭＯＳＩ
ピンは、ＳＰＩ１４へのシリアル入力である。マスタ
装置（マイクロコントローラ１５）はＳＣＬＫクロック
・エッジの半サイクル後、ＭＯＳＩ線上にデータを置
く。ＭＩＳＯ端子は集積回路１０のシリアル出力であ
る。この出力は、集積回路１０が選択されていない場合
高インピーダンス状態になる。

【００１７】ＩＮＴピンはオープン・ドレイン出力ピン
であって、これはシステムが再生中にメッセージ終了
（ＥＯＭ）記号に到達した場合、またはメモリ・アレイ
が一杯の場合、活動状態になる（「０」に低下する）。
ＥＯＭまたはオーバーフロー状態で終了する各動作は、
記録の終了、再生の終了、またはメッセージ・キューイ
ング・サイクルの終了を示す割り込みを発生させる。割
込みは、次にＳＰＩサイクルが初期化される時にクリア
される。

【００１８】ＲＡＣ（行アドレス・クロック）端子はオ
ープン・ドレイン出力ピンで、８ＫＨｚのサンプリング
周波数で１５０ミリ秒間信号を提供する。これは、メモ
リの１行を表わす。装置１０のメモリには８００行あ
る。行の終わりに到達すると、信号は１３７．５ミリ秒
間高の状態を保ち、低の状態を１２．５ミリ秒間保つ。
このピンは、メッセージ管理技術の実施に使用すること
ができる。

【００１９】音声信号は記録用のＡＮＡＩＮ＋ピンを
介して集積回路１０へ供給される。このピンは、この装
置の非反転アナログ信号である。アナログ入力増幅器１
６はシングルエンド増幅器として、または差動増幅器と
して動作することができる。シングルエンド入力モード
では、最大３２ｍＶ_p-pの入力信号が、図２Ａに示すよ
うにＡＮＡＩＮ＋ピンに容量を介して接続される。コ
ンデンサ値の０．１μＦは、ＡＮＡＩＮ＋ピンの３Ｋ
オームの入力インピーダンスと合わせて、音声通過帯域
の低周波数端で遮断するように選択される。差動入力モ
ードでは、ＡＮＡＩＮ＋ピンでの最大入力信号は１６
ｍＶ_p-pでなければならない。

【００２０】ＡＮＡＩＮ−ピンは反転アナログ入力端
子であり、記録する信号を増幅器１６に差動入力モード
で転送する。この差動入力モードでは、最大１６ｍＶ
_p-pの信号が、図２Ｂに示すように、ＡＮＡＩＮ−ピ
ンに容量的に結合される。結合コンデンサはＡＮＡＩ
Ｎ＋ピンで使用される結合コンデンサと同等であること
が好ましい。ＡＮＡＩＮ−での入力インピーダンス
は、通常５６Ｋオームである。シングルエンド入力モー
ドでは、ＡＮＡＩＮ−は、ＡＮＡＩＮ＋入力で使用
されるコンデンサと同じコンデンサを介してＶ_SSAへ容
量的に結合されなければならない。

【００２１】増幅器１６の出力は、アンチエイリアシン
グ・フィルタ１８に提供される。このフィルタの機能
は、音声（または他のアナログ）の高い周波数を制限し
て、信号周波数域がアナログ信号サンプリングのサンプ
リング定理に反しないようにすることである。フィルタ
された信号は、不揮発性アナログ記憶アレイ２０に格納
される。好ましい実施形態においては、記憶アレイ２０
は、「ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＳｙｓ
ｔｅｍＦｏｒＡｎａｌｏｇＳｉｇｎａｌＲｅｃｏ
ｒｄｉｎｇＡｎｄＰｌａｙｂａｃｋ」という名称の
米国特許第５２４１４９４号で開示されたものであり、
その開示を参照により本明細書に組み込む。格納された
信号が取り出されると、最初に平滑フィルタ２２へ、次
に自動減衰器２４へ提供される。自動減衰器２４は、回
路動作に影響を与えなければフィルタ２２の前に配置し
てもよい。

【００２２】自動減衰器２４は、ピンＡＴＴＣＡＰによ
って制御される。自動減衰器２４は信号が内部で設定さ
れたしきい値より下がると信号を減衰する。これは、信
号が無い場合に、出力ノイズを除外するのに役立つ。自
動減衰器の出力は、バッファ２６によってバッファされ
る。バッファ２６は、通常はアナログＭＯＳバッファで
ある。バッファ２６の出力はＡＵＤＯＵＴである。

【００２３】集積回路１０のタイミングは、外部クロッ
ク（ＸＣＬＫ）端子を介する外部クロック、または内部
発振器のどちらかによって与えられる。どちらのクロッ
ク信号もタイミング回路３０にタイミング基準を与え、
タイミング回路もまた、不揮発性アナログ記憶アレイ２
０に接続されたサンプリング・クロック３２のタイミン
グ制御を与える。

【００２４】集積回路１０の冗長性も、本出願人に譲渡
され、その開示を参照により本明細書に組み込む、「Ｍ
ｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｏｆＲｅ
ｄｕｎｄａｎｃｙｆｏｒＮｏｎ−Ｖｏｌａｔｉｌｅ
ＭｅｍｏｒｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉ
ｔｓ」という名称の米国特許出願第０８／６５３０７３
号に記載されるように提供される。

【００２５】本発明の一態様は、メモリ・アレイの正確
な出力電圧を高速で監視する高速読取り方式を含む。シ
フト・レジスタを多重化してセルを一つずつ直列に読み
込むのではなく、セルのグループ、例えば１００個のセ
ルがソース・フォロワ・モードで並列に読み取られ、次
に、結果として生ずるアナログ出力電圧が固定入力参照
電圧と比較され、コンパレータのデジタル出力が同時に
ラッチ回路にラッチされる。アナログ信号でなく全ての
論理信号を、出力アナログ・パスを迂回して、デジタル
出力パッドにシフト・アウトするために、速い直列シフ
トが実行される。速度は、シフト・レジスタおよびセル
１００個ごとの出力デジタル・パッドによって制限され
る。既存回路を再利用することで、ダイ・サイズがさら
に不利になる危険性はない。

【００２６】この本発明の態様は記憶アレイ２０で実施
することもできる。好ましい実施形態においては、記憶
アレイ２０は、「ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉ
ｔＳｙｓｔｅｍＦｏｒＡｎａｌｏｇＳｉｇｎａｌ
ＲｅｃｏｒｄｉｎｇａｎｄＰｌａｙｂａｃｋ」と
いう名称の米国特許出願第５２４１４９４号で開示され
たものであり、その開示を参照により本明細書に組み込
む。一実施形態においては、メモリ・アレイは、１２０
０列８００行で構成された９６０Ｋのセルを有する。１
２列を１列ドライバに多重化するために、１２：１マル
チプレクサを使用する。したがって、列ドライバの総数
は、１２００／１２＝１００列ドライバである。

【００２７】通常の読取りでは、列ドライバの一部であ
るシフト・レジスタは、第１列から開始し列ドライバに
沿って第１００列まで、一度に１つのメモリ出力を供給
できるようにする循環２進シフタとして使用される。１
００番目のセル（または列）の終わりで、列マルチプレ
クサは次の１００列へ進み、このプロセスを１２回繰り
返して行全体をカバーする。１行の終わりの後、行クロ
ックが次の行へ進み、行マルチプレクサは最初の１００
列を使用できるようにリセットされる。その後、次の行
についてプロセスを繰り返す。メモリ出力は、メモリ・
セルから受ける実際の電圧レベルであって、論理１また
は論理０である必要はない。

【００２８】図３は、記憶アレイ２０内に組み込まれた
列ドライバ５０を示す図である。図４は、図３の列ドラ
イバ５０を制御する高速制御論理回路５２を示す図であ
る。図４を参照すると、高速読取りモードではＨＳＡＲ
ＹＲＤが高であるため、ＣＯＭＰＥＮ２は高になる。Ｃ
ＯＭＰＥＮ２信号の活動状態によって、ここで書込み期
間に使用されるコンパレータＣＯＭＰ（図３を参照）が
高速読取りに使用できるようになる。コンパレータＣＯ
ＭＰは、所期のメモリ出力電圧が入力電圧と同じである
ことを確保するために、書込み期間に使用される。高速
読取りでは、コンパレータＣＯＭＰは、出力がテスト・
モード・イネーブル信号の下で入力パッドからの入力で
ある参照電圧ＶＲＥＦ（図４参照）より上か下かの比較
を行う。メモリ出力が状態を切り換えるまでＶＲＥＦを
変えることで、正確な出力電圧が得られる。コンパレー
タＣＯＭＰの出力は論理１または論理０で、書込み期間
に高電圧ＨＶスイッチングを制御するために使用するの
と同じラッチ回路にラッチされる。ＨＳＡＲＹＲＤ信号
もＰＬＡＹＢＡＣＫ２信号をディスエーブルし、メモリ
出力をコンパレータＣＯＭＰの正端子へ、ＶＲＥＦはコ
ンパレータＣＯＭＰの負端子へ与えることができるよう
にする。

【００２９】ＨＳＡＲＹＲＤ信号は、全ての１００個の
コンパレータを一度に活動状態にすることができ、全て
の１００個の出力は１００個のラッチ回路ＬＡＴＣＨの
うち対応する一つにそれぞれラッチされる。列マルチプ
レクサのタイミングを制御するのに使用していたシフト
・レジスタＳＲは、ここで１００個のラッチ回路によっ
てラッチされた１００個のデータ・サンプルを直列にシ
フト・アウトするために使用される。具体的には、シフ
ト・レジスタの出力とＨＳＡＲＹＲＤ信号が一緒に、そ
れぞれトランジスタＴ５およびＴ４を介して出力端子Ｄ
ＩＧＯＵＴの出力として１００個のデータ・サンプルを
与える。シフト・レジスタＳＲのクロックは、集積回路
１０の発振器から取り出される。出力端子ＤＩＧＯＵＴ
の出力は、その後、ＨＳＡＲＹＤ信号を介してデジタル
出力へ多重化される。行全体をカバーするために、この
プロセスが１２回繰り返される。したがって、１行に対
して、通常の読取りでの低速検出１２００回と比較し
て、これは低速検出１２回である。残りの時間は、即時
直列シフトであるが、これらは非常に高速である。

【００３０】図５はＳＰＩ１４の詳細ブロック図であ
る。ＳＰＩは、選択回路４０、行カウンタ４２、入力シ
フト・レジスタ４４、および出力シフト・レジスタ４６
を含む。全ての直列データ転送は、ＳＳピンの信号の立
下りエッジから開始する。ＳＳ信号は全ての直列通信の
間は低に保たれ、コマンドの間は高に保たれる。図６
は、ＳＰＩ１４に与えられる信号のタイミング・サイ
クルの一例を示す図である。この例では、ＳＳ入力は１
６直列クロック（ＳＣＬＫ）の間低に保たれる。この
間、ＭＩＳＯデータは直列に装置から読み出され、ＭＯ
ＳＩデータは直列に装置に書込まれる。

【００３１】入力シフト・レジスタ４４はＭＯＳＩピン
に結合され、マイクロコントローラ１５（図１参照）な
どのマスタ装置から直列入力を受け取る。マイクロコン
トローラ１５は、汎用マイクロプロセッサ、組込みコン
トローラ、単一チップマイクロコントローラ、または完
全なマイクロプロセッサ・システムを含むマイクロプロ
セッサでよい。入力シフト・レジスタ４４は、ビットＡ
９−Ａ０、Ｘ、Ｃ４−Ｃ０を含む。ビットＡ９−Ａ０
は、行カウンタ４２の新しいアドレスを保持し、Ｘは使
用されず、Ｃ４−Ｃ０は制御ビットである。一実施形態
において、制御ビットは次の機能を制御するために使用
される。Ｃ０はメッセージ・キューイング（ＭＣ）、Ｃ
１はアドレス無視制御ビット（ＩＡＢ）、Ｃ２はパワー
・アップ制御ビット（ＰＵ）、Ｃ３は、再生／記録制御
ビット（Ｐ／Ｒ−）、Ｃ４は実行制御ビット（ＲＵＮ）
として使用される。これらの装置機能は表１に示すよう
に制御される。上記中Ｒ−はＲの反転を意味する。

【表１】

【００３２】メッセージ・キューイングは、ＩＡＢビッ
ト・セットで指定されたアドレスから、またはＩＡＢビ
ット・セットを使用せずに現行アドレスから開始され
る。メッセージ・キューイング・ビットＣ０が設定され
ている場合は、ユーザは実際のメッセージの物理的な位
置を知らずに、メッセージ内をスキップすることができ
る。この動作は再生時に使用される。このモードでは、
通常の再生モードより何倍も速く、メッセージはスキッ
プされる。好ましい実施形態においては、メッセージ
は、通常の再生モードより８００倍速くスキップされ
る。再生は、ＥＯＭマーカに達すると終了する。その
後、内部アドレス・カウンタは次のメッセージを指す。
マイクロコントローラ１５によってＳＰＩ１４へ送ら
れる命令の概要を対応する動作と合わせて表２に示す。

【表２】

【００３３】図５を参照すると、制御ビットＣ４−Ｃ０
は入力シフト・レジスタ４４から選択論理回路４０へ与
えられる。制御データを入力シフト・レジスタ４４から
ラッチする際に、選択回路４０は様々な他のシステムブ
ロックへ内部的に分配されるだけでなく、パワー・ダウ
ン、記録／再生選択、メッセージ・キューイングモー
ド、ＩＡＢを制御するための制御信号を生成する。選択
論理回路４０は、低ＶＣＣ検出（ＬＯＶＣＣ）やパワー
・オン・リセット（ＰＯＲ）などの内部信号から別の入
力を受け取る。

【００３４】内部的に発生したクロック信号は、これら
の入力を同期化し、制御回路が、集積回路１０をロック
アップする準安定状態に入るのを防ぐために使用され
る。一実施形態において、２５ミリ秒間のパワー・アッ
プによって、全てのバイアス生成装置およびコンデンサ
が静止点に到達することが可能になる。行カウンタ４２
はアドレス入力Ａ９−Ａ０を入力シフト・レジスタ４４
から受け取り、これらをポインタ出力として出力シフト
・レジスタ４６へ与える。

【００３５】割込み信号（ＩＮＴ）および状態ビット
（メッセージ終了（ＥＯＭ）およびオーバーフロー（Ｏ
ＶＦ））は選択論理回路４０によって生成される。割込
み信号は、マイクロコントローラ１５によって状態を読
込まれた後でクリアされる。集積回路１０の内部動作
は、割込みがクリアされた時間に依存しない。たとえ
ば、集積回路１０が再生モードの状態にあり、ＥＯＭマ
ーカに出会うと、集積回路１０は再生を停止し、割り込
みを生成する。同様に、記録、再生またはメッセージ・
キューイング・サイクルが集積回路１０のメモリの最後
の行に到達したことを示すオーバーフローの場合も、集
積回路１０は割込みを生成し動作を停止する。

【００３６】本発明の柔軟なメッセージ管理システムを
実施するには、三つの基準が満たされなければならな
い。第１に、行ポインタのアドレスを読込む方式を備え
ていなければならない。第２に、現行の行の終わりを検
出するためのフラグも備えていなければならない。第三
に、（行ポインタを後続の行に増加するのではなく、現
行の行の終わりでアドレス・レジスタから）新しいアド
レスをロードする機能を備えていなければならない。

【００３７】これらを達成するために、第１に、状態ビ
ットのＥＯＭおよびＯＶＦと、行ポインタＰ９−Ｐ０
が、ＳＰＩ転送中にＭＩＳＯピンを介して出力シフト・
レジスタ４６からマスタ装置へシフト・アウトされる。
第２に、ＲＡＣ信号が、現行の行の終わりを早期に検出
するために供給される。たとえば、サンプル速度が８Ｋ
Ｈｚの場合、１行のメッセージの最大継続時間は１５０
ミリ秒である。ＲＡＣ信号は１３７．５秒間の高状態
（出力は外部プルアップ抵抗器によって高に保持され
る）を保った後、１２．５秒間の低状態に変わる。この
波形は周期的で、内部の５１２ＫＨｚ発振器のサンプル
速度を探知し、システム１０が記録または再生している
間継続する。第三に、行アドレス・カウンタがロードさ
れるように制御するために、ＩＡＢビットが制御レジス
タ４４に供給される。ＩＡＢビットがセット（「１」）
されている場合、行アドレスは、現行の行の終わりで次
の行へ増加する。ＩＡＢビットがリセット（「０」）さ
れている場合、新しいアドレスが行カウンタにロードさ
れる。この新しいアドレスはＳＰＩ入力シフト・レジス
タ４４のビットＡ９ーＡ０の内容である。選択論理回路
４０は、ＩＡＢビットの値に基づいて適切な制御信号を
生成する。

【００３８】集積回路１０とマイクロコントローラ１５
の間の相互作用の例をここで説明する。図１を参照する
と、マイクロコントローラ１５は、直列線１５ａおよび
１５ｂを介して集積回路１０と通信する。具体的には、
マイクロコントローラ１５は、線１５ａを介してコマン
ドを発行し、行アドレスを与える。マイクロコントロー
ラ１５は、線１５ｂを介して集積回路１０内のメモリの
状態も監視し、集積回路１０からの直列入力を読込む。

【００３９】図７および図８は、マイクロコントローラ
１５から集積回路１０へコマンドを発行するプロセスＳ
２００を表わす流れ図である。プロセスＳ２００は開始
状態から開始し、段階Ｓ２０２へ進み、ここでマイクロ
コントローラ１５は、集積回路１０が動作コマンドを受
け取る準備をするようにＰＯＷＥＲＵＰコマンドを送
る。段階２０４では、マイクロコントローラ１５は装置
のタイム・アウト期間を待つ。装置のタイム・アウト期
間は、好ましい実施形態では正確に２５ミリ秒である。
プロセスＳ２００は、その後判断段階Ｓ２０６へ進み、
ここでは記録モードと再生モードのどちらが選択されて
いるのかを問い合わせる。

【００４０】記録モードが選択されている場合は、プロ
セスは判断段階Ｓ２０８で、記録が指定されたアドレス
で実行されるべきか、または次に利用可能なアドレスで
実行されるべきかをさらに問い合わせる。指定されたア
ドレスでの実行が望ましい場合は、プロセス段階Ｓ２１
０に示すように、マイクロコントローラ１５は集積回路
１０にＳＥＴＲＥＣコマンドおよびＲＥＣコマンドを送
る。表２は、マイクロコントローラ１５からＳＰＩ１
４へ送られる、対応する制御ビットを示し、上記および
他のコマンドも説明している。指定されたアドレスはコ
マンド・ワードの一部として添付される。次に利用可能
なアドレスでの記録が望ましい場合は、マイクロコント
ローラ１５は、ＲＥＣコマンド（表２参照）を送り、こ
れによって、プロセス段階Ｓ２１２で示すように次に利
用可能なアドレスで記録を開始する。

【００４１】判断段階Ｓ２０６で、再生モードを選択す
ると判定された場合、プロセスＳ２００は判断段階Ｓ２
１４へ進み、ここで再生に際してメッセージ・キューイ
ングを使用するか否かを問い合わせる。メッセージ・キ
ューイングは、実際のメッセージの物理的な位置を知ら
ずに、ユーザにメッセージ内をスキップさせることがで
きる。スキップは通常の再生モードよりも速い速度で行
われる。「メッセージ・キューイング」が望ましくない
場合は、プロセスＳ２００はプロセス段階Ｓ２１６へ進
み、ここでメッセージ・キューイングを使用しない再生
を、指定アドレスまたは次に利用可能なアドレスのどち
らで実行するのかを問い合わせる。指定アドレスが望ま
しい場合は、プロセスＳ２００はプロセス段階Ｓ２１８
へ進み、ここでマイクロコントローラ１５は指定された
アドレスに従ってＳＥＴＰＬＡＹコマンドおよびＰＬＡ
Ｙコマンド（表２参照）を送る。次に利用可能なアドレ
スで記録する方が望ましい場合は、マイクロコントロー
ラ１５はＰＬＡＹコマンド（表２参照）を送る。

【００４２】同様に、判断段階Ｓ２１４での問い合わせ
で、「メッセージ・キューイングを使用」が望ましい場
合は、プロセスＳ２００はプロセス段階Ｓ２２２へ進
み、ここで指定アドレスまたは次に利用可能なアドレス
のどちらで再生するのが望ましいかを問い合わせる。指
定アドレスでの再生が望ましい場合は、プロセスＳ２０
０はプロセス段階Ｓ２２４へ進み、ここでマイクロコン
トローラ１５は指定アドレスに従って、ＳＥＴＭＣコマ
ンドおよびＭＣコマンド（表２参照）を送る。メッセー
ジ・キューイングを使用して、次に利用可能なアドレス
で再生するのが望ましい場合、プロセスＳ２００はプロ
セス段階Ｓ２２６へ進み、ここでマイクロコントローラ
１５は集積回路１０にＭＣコマンド（表２参照）を送
る。

【００４３】プロセス段階Ｓ２１０、Ｓ２１２、Ｓ２１
８、Ｓ２２０、Ｓ２２４、またはＳ２２６のどれを実行
するにしても、プロセスＳ２００は判断段階Ｓ２２８へ
進み、ここで、集積回路１０のメッセージ終了（ＥＯ
Ｍ）やオーバーフロー（ＯＶＦ）などの状態ビットが読
込まれるべきか問い合わせる。読込む場合は、プロセス
Ｓ２００はプロセス段階Ｓ２３０へ進み、ここでマイク
ロコントローラ１５はＲＩＮＴコマンド（表２参照）を
送る。プロセス段階Ｓ２３２に示すように、状態ビット
およびアドレス・ビットはその後線１５（図１参照）を
介してマイクロコントローラ１５へ直列にシフト・アウ
トされる。次にプロセスＳ２００は判断段階Ｓ２３４へ
進む。判断段階Ｓ２２８で状態ビットを読込むべきでは
ないと判定された場合、プロセスＳ２００は判断段階Ｓ
２３４へ直接進む。

【００４４】判断段階Ｓ２３４で、プロセスＳ２００は
終了すべきかどうか問い合わせる。マイクロコントロー
ラ１５が継続するようコマンドを発行すると、制御分岐
は次の動作のため判断段階Ｓ２０６へ戻る。マイクロコ
ントローラ１５が終了するようコマンドを発行する場合
は、プロセスＳ２００は判断段階Ｓ２３６へ進み、ここ
でプロセスＳ２００が集積回路１０もパワー・ダウンし
て終了するべきかどうかを問い合わせる。一緒にパワー
・ダウンせずに終了するのが望ましい場合は、マイクロ
コントローラ１５はプロセス段階Ｓ２３８に示すよう
に、ＳＴＯＰコマンド（表２参照）を送る。その後、プ
ロセスＳ２００は集積回路１０をパワー・ダウンせずに
終了する。集積回路１０のパワー・ダウンと同時の終了
が望ましい場合は、マイクロコントローラ１５はＳＴＯ
ＰＰＷＲＤＮコマンド（表２参照）を送る。プロセスＳ
２００はその後、集積回路１０のパワー・ダウンと同時
に終了する。

【００４５】図７および図８の流れ図は、順次段階と判
断論理を表わすために判断ボックスを示しているが、マ
イクロコントローラ１５は上記コマンドをどの順序でも
送信できることを理解されたい。

【００４６】図９は、図１の固定利得増幅器１６を示す
詳細概略図である。増幅器１６の出力Ｖｏの等式は次の
ように表わすことができる。Ｖｏ＝−（Ｒ２／Ｒ１）^*（Ｖ１−Ｖ２）＋ＡＧＮＤ式（１）上式で、Ｒ１＝Ｒ３かつＲ２＝Ｒ４とする。

【００４７】したがって、アナログ・アースでノイズが
増幅されていなければ、信号利得絶対値はＲ２／Ｒ１に
よって与えられる。（Ｒ２／Ｒ１）＝５３Ｋ／３Ｋの場
合、アナログ・アースのノイズが０ｄＢで再開すれば、
信号利得はおおよそ２５ｄＢである。式１は、回路が信
号アースに関連付けられたノイズを無視する方法も示
す。Ｖ２が信号アースにＡＣ結合されている場合、Ｖ１
も同じアース構成要素を有するため、ノイズ構成要素は
引く。シングルエンド信号または差動信号を回路に印加
することができる。ただし、差動入力モードでのピーク
間のレベルは、シングルエンド入力モードで同じピーク
出力レベルＶｏを得るのに使用したレベルの半分でなく
てはならない。

【００４８】図１０は、図１のフィルタ２２および自動
減衰器アセンブリ２４を示す詳細ブロック図である。自
動減衰器アセンブリ２４は、チップが再生モードである
時の「沈黙」の間、ノイズを減衰する。減衰器アセンブ
リ２４は、三つの主要ブロック、すなわちピーク検出器
（ＰＫＤＥＴ）６０、減衰器制御回路（ＡＴＴＣＴＲ
Ｌ）６２、減衰器（ＡＴＯＡＴＴ）６４からなる。ピー
ク検出器６０は、フィルタ２２の出力地点での信号のピ
ーク・レベルを検知し、信号のピーク・レベルがあるし
きい値より低い場合は、ＡＴＴＣＴＲＬ６２は減衰を行
うべきであると判定する。次に、ＶＭＯＶ信号を適切に
調節し、減衰を行わせる。減衰器ＡＴＯＡＴＴ６４は、
フィルタ２２によって差別的に駆動され、ＡＴＯＡＴＴ
６４は、加算増幅器２７をさらに駆動し、差動からシン
グルエンドへの変換を実施する。一実施形態において
は、フィルタ２２はチェビシェフ・フィルタで、増幅器
２７は通常の加算増幅器である。

【００４９】図１１は図１０のピーク検出器６０の詳細
回路図である。パワー・ダウン時に、信号ＰＤは高にな
り、ｎチャネル・デバイスＭＮＰＤ１、ＭＮＰＤ２、Ｍ
ＮＰＤ３はオンとなり、差動増幅器ＯＰＡＣＲをパワー
・ダウンする。デバイスＭＮＰＤ１はｎチャネル・デバ
イスＭＤ１０のゲートを低にし、ｎチャネル・デバイス
ＭＮＰＤ２がピーク検出器ＰＫＤＥＴＯＵＴ出力を低に
プルできるようにそれをオフにする。またＰＤが高で、
インバータＡ１の出力はｐチャネル・デバイスＭ１をオ
ンとし、ｐチャネル・デバイスＭ２、Ｍ３、Ｍ５のゲー
トとともにｐチャネル・デバイスＭ２のドレインを高に
プルし、これらをオフにする。オンとされたデバイスＭ
ＮＰＤ３は、ｎチャネル・デバイスＭ６およびＭ７ゲー
トを低にプルし、これらをオフにする。

【００５０】パワー・ダウン信号ＰＤ低（パワー・ダウ
ンはしていない）での通常動作では、ｐチャネル・デバ
イスＭ１はオフであり、ｎチャネル・デバイスＭＮＰＤ
１、ＭＮＰＤ２、ＭＮＰＤ３も同様である。この状態で
は、増幅器ＯＰＡＣＲはバイアス電流ＩＢＩＡＳによっ
て適切にバイアスされ、電流源の電流Ｍ２、Ｍ３、Ｍ５
はバイアス電流ＩＡＴＫによって固定される。図１０で
示すように、ピーク検出器の出力ＰＫＤＥＴＯＵＴから
ピーク検出器６０の負入力へのフィードバックの結果と
して、コンパレータとして動作する増幅器ＯＰＡＣＲ
は、ＯＰＡＣＲへの正入力がピーク検出器の出力を超え
る限り高出力を与え、ピーク検出器の出力ノードＰＫＤ
ＥＴＯＵＴを充電するために、ｎチャネル・デバイスＭ
Ｄ１０をオンとして電流源Ｍ３からの電流に結合し、図
１０で示すように、そこに接続した１マイクロファラッ
ドの外部コンデンサへ接続される。

【００５１】通常の動作では、バイアス電流ＩＡＴＫは
温度係数ゼロの電流源から引き出され、温度係数ゼロの
電流源の絶対値もウェーハ・ソートで調整される。電流
源Ｍ３は開始時間を制御し、ピーク検出器の出力に接続
された外部１マイクロファラッド・コンデンサへの定充
電電流を維持する。温度係数ゼロの電流はまたデバイス
Ｍ５によってデバイスＭ６およびデバイスＭ７へミラー
される。電流源Ｍ７はＡＴＴＣＴＲＬブロック６２（図
１０）へ分割され、結果として生じる電流シンクを使用
して外部１マイクロファラッド・コンデンサを放電す
る。１マイクロファラッド・コンデンサの充電時間は、
開始時間を固定し、放電時間は解放時間を決める。開始
時間は、信号が急速に沈黙状態に移動する、自動減衰器
がゼロｄＢ利得状態に戻るのに要する時間である。解放
時間は、信号が沈黙期間へ入った後、自動減衰器の利得
が０ｄＢから−６ｄＢになるのに要する時間である。−
６ｄＢ利得レベルが得られる前に、システムが完全に沈
黙期間に入ることを確保するためには、解放時間は通常
開始時間よりずっと長くかかる。一方で、ゼロｄＢ利得
状態へ戻る時間を迅速にし、沈黙期間の後の最初の語、
またはその他の音を切り縮めないようにしなければなら
ないため、開始時間は通常、比較的短いほうが望まし
い。

【００５２】図１２は減衰器制御回路６２の詳細回路図
を示す図である。減衰制御回路６２は、ピーク検出器６
０の出力ＰＫＤＥＴＯＵＴに基づいて二つの制御電圧Ｖ
ＣＯＮおよびＶＭＯＶを生成する。ｐチャネル・デバイ
スのＭ７１とＭ７３とＭ７６、ｎチャネル・デバイスの
Ｍ７２とＭ７４とＭ７５、インバータＩ１によって形成
されるＮＯＲゲートは、減衰が使用可能かどうかを制御
する。チップがパワー・ダウンした（ＰＤが高の）場
合、この部分が再生モードの場合（ＰＲＢまたはＰｌａ
ｙ／Ｒｅｃｏｒｄ（−）低）、またはトリムビット出
力ＥＮＡＴＴＢが高の場合は、減衰は使用できない。上
記中、Ｒｅｃｏｒｄ（−）はＲｅｃｏｒｄ全体の上にバ
ーが付けられることを意味する

【００５３】ｐチャネル・デバイスのＭ６４とＭ６５、
ｎチャネル・デバイスのＭ６６とＭ６７からなる、図１
２の右下部分にある回路は、簡単な電流ミラー回路であ
って、オフのｐチャネル・デバイスＭ６９（インバータ
Ｉ４から引き出されるＰＤＢ高）およびオフのｎチャネ
ル・デバイスＭ６８（ＰＤ低）によってイネーブルさ
れ、自動減衰器の「解放」時間を決定するＰＫＤＥＴＯ
ＵＴへの放電シンク電流を生成する。信号レベルが高の
場合はＭＮ６がオフになる。電流源ＭＰ６およびＭＰ７
は、等電流を抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４へ流させ
る。したがって、ＶＣＯＮおよびＶＭＯＶは等しく、Ａ
ＴＯＡＴＴブロックの利得は、以下のセクションで記述
されるように０ｄＢになる。

【００５４】減衰器機能がイネーブルされると、ＭＰ
７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＮ６、ＭＮ７、ＭＮ
８、およびＣＣが典型的なＣＭＯＳ演算増幅器を形成す
る。入力ペアはＭＰ９とＭＰ１０を含み、出力デバイス
はＭＰ７とＭＮ６を含む。閉ループ利得は、抵抗器が十
分に整合されているため、レジスタ比（Ｒ３＋Ｒ４）／
Ｒ４によって十分に制御される。演算増幅器への入力
は、ピーク検出器のＰＫＤＥＴＯＵＴであり、Ｒ４の底
はＡＧＮＤに接続されているため、アナログ・アースが
加算される。これは、チップの全ての信号がＡＧＮＤを
参照するため、必要である。ピーク検出器の出力がＡＧ
ＮＤレベルに近づき始めると、デバイスＭＮ６が活動状
態になる。これは、電流がＲ３、Ｒ４から転送されるた
め、ＶＭＯＶが落ちはじめることを意味する。したがっ
て、音声信号が十分小さくなると、Ｒ３、Ｒ４の電流が
なくなるため、ＶＭＯＶはＡＧＮＤと等しくなり、ＡＴ
ＯＡＴＴ利得がこの後の記述のように−６ｄＢとなる。

【００５５】もう一つのこの回路の望ましい特徴は、Ｍ
Ｎ６がオフの場合に、電流源ＭＰ６とＭＰ７が等電流を
同一の抵抗負荷に流させ、抵抗器Ｒ３とＲ４から転送さ
れるＭＰ７からの電流がないため、電圧ＶＭＯＶが自動
的にＶＣＯＮと等しい値に固定される。演算増幅器回路
の利得は、レジスタ比で十分に制御されているが、コン
パレータ実施の利得は十分に制御されていない。結果と
して、０ｄＢから−６ｄＢの領域での遷移が丁度よいこ
とになる。遷移点は、「開始」時間および「解放」時間
にも強い影響を与える。−６ｄＢ利得がほとんどの信号
範囲に適用されないように、遷移点がピーク・ノイズ・
レベルを少し超えるように設定することが望ましい。こ
れは、十分に制御された遷移点を維持するためのもう一
つの理由である。

【００５６】図１３は減衰器ＡＴＯＡＴＴ６４の詳細ブ
ロック図を示す図である。減衰器６４は完全な差動反転
増幅器（差動入力、差動出力）である。抵抗器はＭＯＳ
ＦＥＴのＭ１からＭ１２で形成され、ゲート電圧によっ
て抵抗値が制御できる。これらのデバイスが「オン」と
なった抵抗器は、ひずみを起こす可能性がある信号レベ
ルと共に変動する。ただし、減衰器６４の完全な差動性
質は、二次高調波ひずみを最小限にする傾向があり、そ
れゆえにこの形態を利用している。

【００５７】減衰が必要な時は、電圧ＶＭＯＶはＶＣＯ
Ｎと等しい電圧である。この状態では、デバイスＭ４、
Ｍ５と並列なデバイスの抵抗器Ｍ１、Ｍ２、Ｍ３はデバ
イスの抵抗器Ｍ６と等しいため、０ｄＢを得る。信号レ
ベルが非常に低い場合は、ＶＭＯＶはデバイスＭ１、Ｍ
２、Ｍ３の合計抵抗がデバイスＭ４とＭ５の合計抵抗と
比較して大きい場合と同じレベルまで落ちる。したがっ
て、デバイスＭ４、Ｍ５と並列なデバイスの抵抗器Ｍ
１、Ｍ２、Ｍ３は、デバイスＭ４とＭ５の合計抵抗とほ
ぼ等しい。デバイスＭ４、Ｍ５、Ｍ６は等しくなるよう
に選択されるため、利得は−６ｄＢである。当然なが
ら、０ｄＢから−６ｄＢの状態を得るこの２つの極値間
に遷移領域がある。電圧ＶＣＯＮは、ＭＯＳＦＥＴの抵
抗器が駆動しやすいように、適切な「オン」の抵抗器を
維持する時に、ひずみすぎない適切な信号範囲を与える
ように選択される。

【００５８】本実施形態で使用されているアナログ・シ
ステムのため、本実施形態は、デジタル・メモリ集積回
路を用いるのが有用である。このデジタル・メモリの使
用で、デジタル情報は、アナログ・メモリ・アレイの不
揮発性セルに格納される電圧レベルなどのアナログ情報
として符号化される。このような符号化はメモリ・チッ
プを使用せずに、ＤＡ変換器によっても達成でき、また
はチップがこのような符号化をメモリ上で行うように変
更を加えることもできる。デジタル情報は、不揮発性ア
ナログ記憶アレイからＡＤ変換器へアナログ・レベルで
提供し、ニブルやバイトや他のデジタル情報の組合わせ
を出力することによって、アナログ記憶アレイから回復
することができる。ＤＡ変換器の場合も同様で、ＡＤ変
換器も同じ集積回路上に不揮発性アナログ・メモリおよ
びアナログ記録装置として製造してもよいし、しなくて
もよい。

【００５９】図９の固定利得増幅器１６の採用により、
信号アースや集積回路アースの違いによるノイズを除く
際に、内部アナログ・アース・ノイズの減衰を実現す
る。

【００６０】図１０の減衰器アセンブリ２４の使用で、
低い値の外部コンデンサのみが必要となり、抵抗器は必
要ない。さらに、アセンブリ２４の開始時間および解放
時間は、新しい方式を使用することで十分に制御でき、
十分な制御は零度係数電流源および放電電流の使用を通
じて達成される。遷移領域も、自動的に出力レベルを固
定する新しい増幅器の方式によって制御される。クラン
プ回路は必要ない。開始時間も、出力電流を制御するた
めの特殊な方式を備えた、ピーク検出器によって制御さ
れる。開始時間は通常はＲＣ回路によって設定される
が、本発明では低電流出力を使用する。ＡＴＴＣＴＲＬ
ブロック６２で使用される固定方式も、電圧を固定する
必要がある、もっとも一般的な状況に使用することがで
きる。回路も低レベルで固定するように変更することが
できる。

【００６１】以上本発明の好ましい実施形態を開示し詳
細に説明したが、その精神および範囲から逸脱すること
なく、本発明の形式および詳細に様々な変更を加えるこ
とができることを、当業者なら理解するであろう。

【図面の簡単な説明】

【図１】本発明の教示に従った集積回路１０の好まし
い実施形態を示すブロック図である。

【図２】シングルエンド入力モードで記録するため
の、図１のＡＮＡＩＮ＋入力への回路接続を示す図
（ａ）と差動入力モードで記録するための、図１のＡＮ
ＡＩＮ−入力への回路接続を示す図である。

【図３】図１のメモリ・アレイ２０内で実施される列
ドライバの実施形態を示す図である。

【図４】図３の列ドライバの制御に使用される高速制
御論理回路を示す図である。

【図５】ＳＰＩ標準と完全な互換性がある、図１のシ
リアル周辺インターフェース（ＳＰＩ）１４の詳細ブロ
ック図である。

【図６】図１のシリアル周辺インターフェース（ＳＰ
Ｉ）１４によって受信または生成される様々な信号のタ
イミング・サイクルを示すタイミング図である。

【図７】本発明の一態様によってコマンドを発行する
プロセスを示す流れ図である。

【図８】本発明の一態様によってコマンドを発行する
プロセスを示す流れ図である。

【図９】図１の固定利得増幅器１６を示す詳細回路図
である。

【図１０】図１に示されるフィルタ２２および減衰器
アセンブリ２４を示す詳細回路図である。

【図１１】図１０のピーク検出器６０を示す詳細回路
図である。

【図１２】図１０の減衰器制御回路６２を示す詳細回
路図である。

【図１３】図１０の減衰器６４を示す詳細回路図であ
る。

【符号の説明】

１０集積回路１２調節回路１４シリアル周辺インターフェース（ＳＰＩ）１６アナログ信号増幅器１５マイクロコントローラ２０不揮発性アナログ記憶アレイ２２平滑フィルタ２４自動減衰器アセンブリ２６バッファ３２サンプリング・クロック４０選択回路４２行カウンタ４４入力シフト・レジスタ４６出力シフト・レジスタ５０列ドライバ５２高速制御論理回路６０ピーク検出器６２ＡＴＴＣＴＲＬ６４ＡＴＯＡＴＴ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年５月２１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図９】

【図１０】

【図７】

【図８】

【図１１】

【図１３】

【図１２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者ナタラ・エス・ビンディガナバルアメリカ合衆国・95014・カリフォルニア州・カッパチーノ・ネイザンソンアヴェニュ・10599 (72)発明者アンソニー・デュンヌアメリカ合衆国・95014・カリフォルニア州・カッパチーノ・ノースコーブスクエア・20273 (72)発明者ボイス・ダブリュ・ジャレットアメリカ合衆国・78736・テキサス州・オースチン・オーバーランドパス・13411

Claims

【特許請求の範囲】

【請求項１】アナログ信号をサンプリングする第１回
路と、第１回路に結合され、アナログ信号のサンプルを格納す
る複数のアナログ記憶セルと、アナログ信号を再構築するために、格納されたアナログ
信号のサンプルを読み出す第２回路とを備え、前記第２回路が、再構築したアナログ信号が所定のしき
い値より低い場合に、再構築したアナログ信号のノイズ
を減衰するための減衰器を含む、アナログ入力信号を受信、反復サンプリング、格納、お
よび再生する機能を備えた不揮発性集積回路アナログ記
憶装置。
【請求項２】第１回路、第２回路、および複数のアナ
ログ記憶セルに結合されたインターフェース回路と、インターフェース回路に結合され、アナログ信号のサン
プリングおよび記憶を制御し格納されたサンプルの読取
りを制御するマイクロコントローラをさらに含む請求項
１に記載の装置。
【請求項３】（ａ）アナログ信号をサンプリングする
段階と、（ｂ）アナログ信号のサンプルを複数のアナログ記憶セ
ルに格納する段階と、（ｃ）アナログ信号を再構築するために、格納されたア
ナログ信号のサンプルを読み出す段階と、（ｄ）再構築したアナログ信号が所定のしきい値より低
い場合に、再構築したアナログ信号のノイズを減衰する
段階とを含む様々な長さのメッセージを記録し再生する
方法。
【請求項４】アナログ信号のサンプリング、および格
納されたサンプルの読み出しを制御するマイクロコント
ローラを用意する段階をさらに含む請求項３に記載の手
段。
【請求項５】段階（ａ）の前に、アナログ信号を増幅
する段階をさらに含む請求項３に記載の手段。
【請求項６】アナログ信号をサンプリングする第１回
路と、第１回路に結合され、アナログ信号のサンプルを格納す
る複数のアナログ記憶セルと、アナログ信号を再構築するために、格納されたアナログ
信号のサンプルを読み出す第２回路と、第１回路、第２回路、および複数のアナログ記憶セルに
結合されたインターフェース回路と、インターフェース回路に結合され、アナログ信号のサン
プリングおよび記憶を制御し格納されたサンプルの読取
りを制御するマイクロコントローラとを含み、マイクロ
コントローラが、格納されたサンプルの読取りに先立っ
て、格納されたサンプルのアドレスを供給し、かつアナ
ログ信号のサンプルの格納に利用可能なアナログ格納セ
ルのアドレスをも供給する、アナログ入力信号を受信、
反復サンプリング、格納、および再生する機能を備えた
不揮発性集積回路アナログ記憶装置。
【請求項７】コンデンサと、正入力で信号を受け取るように結合され、その出力が負
入力に結合された差動増幅器と、第１電流源に結合さ
れ、信号の振幅がコンデンサの電圧を超える場合に電圧
を充電する差動増幅器と、第２電流源に結合され、信号
の振幅がコンデンサの電圧より低い場合にコンデンサを
放電する差動増幅器と、コンデンサに結合され、コンデンサの電圧に応じて減衰
器制御信号を供給する制御回路と、制御回路に結合され、信号を受信するために結合され、
減衰器制御信号に応答して信号を減衰する減衰器とを備
えた信号を減衰するための装置。
【請求項８】コンデンサと、信号の振幅がコンデンサの電圧を超える場合に、コンデ
ンサを充電する第１電流源に結合し、および信号の振幅
がコンデンサの電圧以下の場合に、コンデンサを放電す
る第２電流源に結合したピーク検出器と、コンデンサに結合され、コンデンサの電圧に応答して減
衰器制御信号を与える制御回路と、制御回路に結合され、かつ信号を受信するように結合さ
れ、減衰器制御信号に応答して信号を減衰する可変減衰
器とを備え、減衰器は、その入力にＭＯＳＦＥＴを使用
したフィードバック増幅器を有し、かつフィードバック
回路を有し、ＭＯＳＦＥＴは、可変抵抗器デバイスとし
て機能し、第１抵抗器の両端間の第１制御電圧および第
２抵抗器の両端間の第２制御電圧によって制御され、各
抵抗器は、それぞれ共通の電流源から引き出されその中
を通過する電流成分を有し、さらに、減衰を実施するた
めに第２抵抗器を介して第２電流成分を制御する増幅器
を備えることを特徴とする信号を減衰するための装置。
【請求項９】差動増幅器と、抵抗器とを備え、差動増幅器が、抵抗器に結合された電流源出力を有する
ことを特徴とする信号をクランプする装置。