FR2658652A1 - Circuit de memoire morte. - Google Patents
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Abstract
Un circuit de mémoire morte est fourni qui peut réduire la surface nécessaire en simplifiant la constitution du circuit. Le circuit de mémoire morte fournit N éléments binaires de données programmées aux intersections respectives de lignes de sortie et de lignes de mot en décodant le signal d'adresse. Le circuit de mémoire morte comprend un décodeur, des moyens de portes (22); un groupe de cellules de mémoire, et des moyens de précharge (26) le décodeur (10) fournissant un signal de mot en recevant un signal d'adresse, les moyens de portes (22) fournissant un signal de mot à une ligne de mot correspondante selon un signal d'horloge, le groupe de cellules de mémoire enregistrant les données désirées selon l'existence combinatoire de transistors MOS aux intersections respectives des lignes de mot et de lignes de sortie, et les moyens de précharge préchargeant les lignes de sortie respectives selon le signal d'horloge.
Description
Circuit de mémoire morte
La présente invention concerne un circuit de mémoire morte et notamment un circuit de mémoire morte à précharge qui peut réduire la surface nécessaire en simplifiant la constitution du cirzuit.
La présente invention concerne un circuit de mémoire morte et notamment un circuit de mémoire morte à précharge qui peut réduire la surface nécessaire en simplifiant la constitution du cirzuit.
Une mémoire morte, ou mémoire ROI (de "read-cnly memory", c1est-à-dire "mémoire à lecture seule") est un composant très utilisé dans toute une variété d'appareils électriques ou électroniques.
Récemment, avec les progrès des méthodes de traitement numérique, la demande en mémoires mortes a augmenté, et la mise au point de nouveaux procédés de fabrication de composants à semiconducteur a permis de construire un système de circuits pour réaliser une fonction spécifique sur une seule et ême puce.
Par exemple, un enregistreur à bande audin numérique, qui peut produire des sons d'excellente qualité en traitant un signal radio numérique, comprend une seule puce de traitement de signal numérique.
Une puce de traitement de signal numérique, nui est n circuit intégré logique CMOS à très haute densité d'intégration, ou circuit VLSI, comprend plusieurs circuits de mémoire morte et de :némoire vive et des circuits logiques périphériques réalisés sur une même puce. Un circuit de mémoire morte existant réalisé sur une puce de traitement de signal numérique sous la forme d'un cvircuit CMOS statiquea l'inconvénient que les dimensions de la puce de traitement de signal numérique complète sont grandes du fait Je l'augmentation de la surface nécessair.
La figure 1 est un schéma de principe d'une mémoire mort statique 2x3 réalisée selon un procédé rle l'art antérieur.
Sur la figure 1, le circuit de mémoire morte est représenté divisé en deux parties principales : un décodeur 1 et un co deur 2.
Le décodeur 1 fournit le signal de mot à quatre éléments binaires ("bits'l) en décodant le signal d'adresse à deux éléments binaires A0, A1 fourni en entrée. Le décodeur 1 comprend quatre portes ET, G1 à -,4, et ses bcr;ies se sortie sont connectées aux lignes de mot W0 à W3 et attaquées selon les états d'entrée respectifs;
'e codeur 2 est composé d'une partie à circuits ET 3 formée de transistors d'un premier type de conductibilité, par exemple des transistors OS à canal P, et d'une partie à cir cuits OU 4 formée de zen transistors d'un second type de conduc- tibilité, par exemple des transistors MOS à canal ,.
'e codeur 2 est composé d'une partie à circuits ET 3 formée de transistors d'un premier type de conductibilité, par exemple des transistors OS à canal P, et d'une partie à cir cuits OU 4 formée de zen transistors d'un second type de conduc- tibilité, par exemple des transistors MOS à canal ,.
La partie à circuits ET 3 et la partie à circuits OU 4 sont connectées à tris lignes de sortie D0 à D2. A l'intersection des lignes de mot W0 à W3 et des lignes de sortie à D?, respectivement, la partie à circuits OU 4 est une zone dans laquelle les données désirées sont mémorisées en étant programmées selon ltexistence combinatoire de transistors à canal N réalisés lors de l'exécution du procédé de fabrica- tion.
L'électrode de drain des transistors MOS à canal N est reliée à ligne de sortie, l'électrode de pgrille est relié à la ligne de rot, et l'électrode de source est reliée à la première source de tension d'alimentation (Vss ou tension de la masse).
Dans la partie à circuits ET 3, les transistors OS à anal P en même nombre que le nombre d'éléments binaires du signal d'adrese connectés entre chaque ligne de sortie et sine deuxiéme source de tension d'alimentation (VDD) sont montés en série entre eux, et l'électrode de grille du trasistor
MOS à canal P est respectivement reliée à une ligne de mot (par exemple, la ligne de mot W1, W2) en combinaison avec les transistors MOS à canal N disposés à l'intersection des lignes de mots W0 à W3 et des lignes de sortie D0 à D2 attaquées par ces transistors MOS à canal P.
MOS à canal P est respectivement reliée à une ligne de mot (par exemple, la ligne de mot W1, W2) en combinaison avec les transistors MOS à canal N disposés à l'intersection des lignes de mots W0 à W3 et des lignes de sortie D0 à D2 attaquées par ces transistors MOS à canal P.
Les états des sorties correspondant aux signaux d'adresses du circuit de mémoire morte tel qu'il est décrit ci-dessus sont indiqués dans le tableau 1 ci-dessous.
Tableau 1
A1 A2 W0 W1 W2 W3 D1 D2 D3
O O 1 O O 0 1 O 3
0 1 0 1 0 0 0 1 0
1 0 0 0 1 0 g 1 1
1 1 O 0 0 1 1 0 1
Par conséquent, le circuit de mémoire morte construit selon le procédé de l'art antérieur tel qu'il est décrit plus hajt doit: comporter les transistors MOS à canal P correspondant aux transistors VOS à canal N.
A1 A2 W0 W1 W2 W3 D1 D2 D3
O O 1 O O 0 1 O 3
0 1 0 1 0 0 0 1 0
1 0 0 0 1 0 g 1 1
1 1 O 0 0 1 1 0 1
Par conséquent, le circuit de mémoire morte construit selon le procédé de l'art antérieur tel qu'il est décrit plus hajt doit: comporter les transistors MOS à canal P correspondant aux transistors VOS à canal N.
Par ailleurs, du fait que la mobilité des porteurs de charge dans n transistor OS à canal P est faible par rapport à la mobilité dans un transistor OS à canal N, le transistor
MOS à canal P occupe une sur face encore p lus grande dia fait Ae la largeur relativement grande du canal.
MOS à canal P occupe une sur face encore p lus grande dia fait Ae la largeur relativement grande du canal.
De plus, du fait: qu'une zone de connexion est nécessaire pour connecter les lignes de mot correspondantes à la partie à circuits ET 3 corprenant les transistors MOS à canal P, la surface de cette zone de connexion augmente avec la capacité de la mémoire.
L'invention a pour but de fourni@ circuit de mémoire morte simplifiant la constitution de ce type de circuit.
L'invention également pour but de fournir un circuit de mémoire morte capable d'accroître fortement les performance s et les possibilités d'une puce de traitement de signal numérique utilisée dans un enregistreur à bande audio numérique.
Pour atteindre ces buts et d'autres buts de l'invention, le circuit de mémoire morte qui fournit des données de N éléments binaires programmées aux intersections respectives des lignes de mot en nombre L = 2 en décodant le signal d'adresse à M éléments binaires, et des lignes de sertie en nombre N, comprend un décodeur pour fournir un signal de mot à L élé ment s binaires en recevant en entrée le signal d'adresse à
M éléments binaires; - des moyens de portes pour fournir le signal de mot à L élé ment s binaires à des lignes de mot en nombre L selon un sigoal d'horloge; - un groupe de cellules de mémoire enregistrant les données désirées selon l'existence combinatoire de transistors MOS aux intersections respectives de lignes de mot en nombre L et de lignes de sortie en nombre N; et - des moyens de précharge pour précharger les lignes de sortie respectives en nombre L-selon le signal d'horloge.
M éléments binaires; - des moyens de portes pour fournir le signal de mot à L élé ment s binaires à des lignes de mot en nombre L selon un sigoal d'horloge; - un groupe de cellules de mémoire enregistrant les données désirées selon l'existence combinatoire de transistors MOS aux intersections respectives de lignes de mot en nombre L et de lignes de sortie en nombre N; et - des moyens de précharge pour précharger les lignes de sortie respectives en nombre L-selon le signal d'horloge.
Les moyens de p récharge ont pour fonction de précharger chaque liste de sortie par l'intermédiaire d'un transistor MOS à canal P selon le signal d'horloge.
Un circuit de mémoire morte selon l'invention tel qu'il est décrit: ci-dessus peut largement simplifier la constitution de la partie à ci tilts ET et réduire la sur face occupée par le circuit. de mémoire morte du fait: de la réduct ion de la zone de connexion.
D'autres particularités et avantages de l'invention apparaîtront à la lecture de la description d'une forme de réalisation préférée donnée ci-après en re 1 i t ion avec les dessins anllexés, dans lesquels : - la figure 1 est un schéma de principe d'un circuit: de mémoire morte statique 2 x 3 réalisée selon une méthode de conception de l'art antérieur; - la figure 2 est un schéma de principe d'un circuit: de mémoire morte à circuits ET à précharge représentant une forme de réalisation préférée de l'invention; - la figure 3 est un schéma de principe détaillé d'une porte
ET utilisée dans les moyens de portes de la figure 2; et - la figure 4 est un schéma de principe d'une mémoire morte à circuits NI à précharge représentant une autre forme de réalisation préférée de l'invention.
ET utilisée dans les moyens de portes de la figure 2; et - la figure 4 est un schéma de principe d'une mémoire morte à circuits NI à précharge représentant une autre forme de réalisation préférée de l'invention.
La figure 2 est dcnc un schéma de principe d'un circuit de mémoire morte à circuits ET à précharge selon l'invention.
Sur la figure 2, la constitution du décoder 10 et et d'un groupe de cellules de mémoire, ou partie à circuits OU 24, est la même que celle du décodeur 1 et de la partie à circuits OU 4 de la figure 1 décrite plus haut. Les différentes lignes de sortie du décodeur 10 sont reliées aux lignes de mot respectives W0 à W; par l'intermédiaie de moyens de portes 22.
Ces moyens de portes 22 comprennent quatre portes ET G à G8 auxquelles un signal d'horloge CK est appliqué à une borne d'entrée, tandis que une borne de sort i e du décodeur 10 est reliée à If autre borne dent ree.
Ces portes G5 à G 8 fournissent an signal de sortie du décodeur 10 à une ligne de mot lorsque le signal d f horloge CK est as niveau haut.
Par ailleurs, les différentes lignes de sortie Do à 2 sont reliées à une deuxième source de tension d'alimentation DD par l'intermédiaire de moyens de précharge 25. Ces moyens de précharge 25 sont formés par des transistors MOS à canal P dans lesquels l'électrode de source est reliée à une deuxième source de tension d'alimentation VDD, l'électrode de drain est reliée à la ligne de sortie correspondante, et électrode de grille est connectée pour recevoir un signal d'horloge CK afin de fournir la tension d'une deuxième source de tension d'alimentation VDD aux lignes de sortie pendant la période à niveau bas du signal d'horloge CK.
Les états de sortie correspondant aux signaux d'entrée de cette forme de réalisation de l'invention telle qu'elle est décrite ci-dessus sont indiqués dans le tableau 2 ci-dessous.
Tableau 2
CK = 1 CK = O
A1 A0 W0 W1 W2 W3 D0 D1 D2 D0 D1 D2 DU 1 0 0 0 1 0 0 1 i 1 0 1 O 1 O O 1 i 0 1 1 1 1 O 0 0 1 0 O O i i 1 1 1 1 O O O 1 1 0 1 1 1 1
Considérant, par exemple, le fonctionnemente du circuit n supposant que les signaux d'adresses A0,A1 soient O0, seul le signal de sortie de la porte ET G1 d décodeur 10 est au niveau "1" et les signaux de sortie des autres portes ET G2 à G4 sont au niveau "0".
CK = 1 CK = O
A1 A0 W0 W1 W2 W3 D0 D1 D2 D0 D1 D2 DU 1 0 0 0 1 0 0 1 i 1 0 1 O 1 O O 1 i 0 1 1 1 1 O 0 0 1 0 O O i i 1 1 1 1 O O O 1 1 0 1 1 1 1
Considérant, par exemple, le fonctionnemente du circuit n supposant que les signaux d'adresses A0,A1 soient O0, seul le signal de sortie de la porte ET G1 d décodeur 10 est au niveau "1" et les signaux de sortie des autres portes ET G2 à G4 sont au niveau "0".
Par contre, lorsque le signal d'horloge CK est au niveau "O", les transistors MOS à canal P des moyens de précharge 26 passent à l'état passant, et le courant circule dans les lignes de sortie Do à D2 et, par conséquent, celles-ci sont préchargées, c'est-à-dire mises chacune à l'état "1".
Lorsque le signal d'horloge CK passe do niveau "0" au niveau "1", les transistors MOS à canal P des moyens de précharge 26 passent à l'état bloque, et tous signaux appliqués aux bornes d'entrée de la porte ET G5 sont au niveau "1" et, par conséquent, les transistors MOS à canal N du groupe de cellules de mémoire, c'est-à-dire de la partie à circuits OU 24, reliés à une ligne de mot W0 dont la ligne de sortie est à l'état "1i' passent à l'état passant.
Une première tension d'alimentation VSS (potentiel de la masse) est appliquée aux lignes de sortie D1, D2 reliées aux transistors MOS à canal N, de manière qu'ils soient à l'état "O" et que la ligne de sortie Do continue à être préchargée à l'état "1". Par conséquent, l'état des sorties est "100".
Comme cela est représenté sur la figure 3, les portes ET
G5 à G8 des moyens de portes 22 dans cette forme de réalisa ticn de l'invention sont forées d'un circuit à porte NI en
CMOS 28 composé de quatre transistors MOS, et d'un circuit inverseur en CMOS 29 composé de deux transistors MOS, de sorte qu'il faut un total de six transistors MOS.
G5 à G8 des moyens de portes 22 dans cette forme de réalisa ticn de l'invention sont forées d'un circuit à porte NI en
CMOS 28 composé de quatre transistors MOS, et d'un circuit inverseur en CMOS 29 composé de deux transistors MOS, de sorte qu'il faut un total de six transistors MOS.
En conséquence, bien que le nombre de transistors semble être augmenté du fait de l'ajout des moyens de portes 22, le nombre de transistors du circuit de mémoire morte complet est largement réduit pour une même capacité de mémnie.
Pour démontrer l'assertion c i-dessus, la réduction de la surface nécessaire est analysée logiquement ci-après.
Supposons, par exemple, que le nombre de lignes de mot d'un circuit de mémoire morte recevant des signaux d'entrée à M éléments binaires et fournissant des signaux de sortie à N éléments binaires soit 2 M = L. Le nombre de transistors dans un codeur d'un circuit de mémoir- morte du type CMOS statique selon l'art antérieur est alors égal à 2LN. On suppose que le nombre de trasistors de la partie à ci r ciii ET s E T et celui de la partie à circuits s OU sont égaux et, bien que dans la partie à circuits OU un transistor ne soit pas réalisé à chacune des intersections, la surface correspondante est iden tiquement laissée libre aux points d'intersection auxquels aucun transistor n'est formé, de sorte que le nombre d'empla- cements de transistor est le même.
Dans le cas du circuit de mémoire morte à précharge de l'invention, le nombre de transistors du codeur est égal à
LN + CL + N. Dans cette formule, LN est le nombre de transistors MOS à canal N du groupe de cellules de mémoire, c'està-dire de la partie à circuits OU 24, et CL est le nombre de transistors MOS des .moyens de portes 22, et N est le nombre de transistors MOS à canal P des moyens de précharge 26.
LN + CL + N. Dans cette formule, LN est le nombre de transistors MOS à canal N du groupe de cellules de mémoire, c'està-dire de la partie à circuits OU 24, et CL est le nombre de transistors MOS des .moyens de portes 22, et N est le nombre de transistors MOS à canal P des moyens de précharge 26.
En conséquence de quoi, si l'inégalité LN t CL + N < 2LN est mise sous la forme 6L + N < LN et que L est approximativement égal à N, on obtient l'inégalité L = 2M > 7.
Par conséquent, dans le cas où M est supérieur à 3, c'està-dire lorsque le nombre d'éléments binaires d'entrée est S'J- périeJr à 3 et que le nombre d'éléments binaires de sortie est Supérieur à 8, on peut démontrer que les dimensions d'un circuit de mémoire morte à circuits ET à précharge sont plus petites que celles d'un circuit: de ménoire morte statique en
CMOS de l'art antérieur.
CMOS de l'art antérieur.
La figure 4 est un schéma de principe d'un circuit de mémoire morte à circuits NI à précharge représentant une autre forme de réalisation de l'invention.
Sur la figure 4, un circuit de mémoire morte se compose de moyens de portes 32 dans lesquels une porte ET des moyens de porte 22 de la figure 2 est remplacée par un inverseur et une porte NI puor précharger lorsque le si g n a 1 d 'h o r 10 g e C k est au niveau "1", et fonctionner normalement lorsque ce sigoal est nu niveau "O".
Dans ce circuit, pour fournir le signal d'horloge CK inversé aux moyens de précharge 36, le signal de sortie de la porte NI NOR1 des moyens de portes 32 est appliqué à l'électrode de grille des transistors MOS à canal P et' > moyens de précharge 36
Par conséquent, le circuit de mémoire morte de 13 figure 4 est préchargé lorsque le signal d'horloge Ck est au niveau "1", et fonctionne normalement lorsque ce signal est au niveau "O". Le degré de réduction d'encombrement obtenu est le même que celui du circuit de mémoire morte à circuits ET à préchar- ge décrit plus haut.
Par conséquent, le circuit de mémoire morte de 13 figure 4 est préchargé lorsque le signal d'horloge Ck est au niveau "1", et fonctionne normalement lorsque ce signal est au niveau "O". Le degré de réduction d'encombrement obtenu est le même que celui du circuit de mémoire morte à circuits ET à préchar- ge décrit plus haut.
Dans l'invention telle qu'elle est décrite ici, en utilisant une partie à circuits ET à transistors MOS à canal P dans un circuit de mémoire morte en CMOS à la place des transistors
MOS à canal P des lignes de sortie attaquées selon un signal d'horloge, ou une porte NI et un inverseur par ligne de mot, les dimensions d'un circuit: de mémoire morte ayant une taille de 3 x 8 peuvent être réduites pour une même capacité de mé- moire par rapport à un circuit de mémoire morte statique en
CMOS de l'art antérieur.
MOS à canal P des lignes de sortie attaquées selon un signal d'horloge, ou une porte NI et un inverseur par ligne de mot, les dimensions d'un circuit: de mémoire morte ayant une taille de 3 x 8 peuvent être réduites pour une même capacité de mé- moire par rapport à un circuit de mémoire morte statique en
CMOS de l'art antérieur.
La réduction de la surface nécessaire d'une puce de traitement de signal numérique utilisée dans un enregistreur audio numérique ou autre appareil rendue possible par l'invention peut permettre de réaliser un circuit supplémentaire ayant les diverses fonctions nécessaires sur la même surface de puce, ce qui permet d'obtenir des performances et possibilités plus grandes.
Claims (9)
1. Circuit de mémoire morte, qui produit N éléments binaires de données programmées aux intersections respectives de lignes de mot en nombre L = 2M en décodant des signaux d'adresse à
M éléments binaires, et de lignes de sortie en nombre N, ca ractérisé en ce qu'il comprend - un décodeur (10; 30) pour produire des sinaux de mot à L éléments binaires en recevant en entrée les signaux d'adresses à M éléments binaires; - des moyens de portes (22; 32) pour fournir respectivement les signaux de mot à L éléments binaires aux lignes de mot en nombre L selon un signal d'horloge; - un groupe de cellules de mémoire (24; 34) enregistrant les données désirées selon l'existence combinatoire de transistors
MOS aux intersections respectives des lignes de mot en nombre
L et des lignes de sortie en nombre N; et - des moyens de précharqe (26; 36) pour précharger les lignes de sortie respectives en nombre N selon le signal d'horloge.
2. Circuit de mémoire morte selon la revendication 1, caractérisé en ce que les moyens de précharge (26; 35) comprennent un dispositif de comutation monté entre une première source de tension d'alimentation et les lignes de sortie respectives et rendu conducteur ou non conducteur selon le signai d'hor- loge.
3. Cirait de mémoire morte selon la revendication 2, caractérisé en ce que le dispositif de commutation comprend des transistors MOS d'un premier type de conditetibilité, et en ce que les transistors MOS du grope de cellules de mémoire ( 24; 34) sont sont d' n n second type de conductibilité.
4. circuit de mémoire morte selon la revendication 3, caractérisé en ce que- les transistors MOS du premier type de conductibilité sont des transistors MOS à canal P, et en ce que les transistors du second type de conductibilité sont des transistors MOS du type à canal N.
5. Circuit de mémoire morte selon la revendication 1, caractérisé en ce que les moyens de portes (22; 32 comprennent des portes ET en nombre L auxquelles le signal d'horloge est appliqué à une borne d'entrée, et un signal de sortie du déco deur (10; 30) est appliqué à l'autre borne d'entrée, et auxquelles les lignes de mot correspondant à des bornes de sortie sont connectées.
6. Circuit de mémoire morte selon la revendication 1, caractérisé en ce que les moyens de porte (32) comprennent des portes NIT en nombre L auxquelles le signal d'horloge est appliqué à une borne d'entrée, et un signal de sortie du décodeur (30) est appliqué à l'autre borne d'entrée par l'intermédiaire d'un inverseur, et auxquelles les lignes de mot correspondant aux bornes de sortie sont connectées, et en ce que les moyens de précharge (36) reçoivent le signal d'horloge de manière inver sée.
7. circuit de mémoire morte selon la revendication 6, caractérisé en ce que le signal d'horloge est fourni aux moyens de précharge (36) par l'intermédiaire de portes NI en nombre
L des r; ens de porte (32).
8. Cir-uit de mémoire morte selon la revendication 1, caractérisé en ce que les signaux d'adresse ont plus de trois éléments binaires et les lignes de sortie sont prévues pour ?1us de huit éléments binaires
9. Circuit de mémoire morte selon la revendication 1, caractérisé en ce que les moyens de portes (22; 32) fournissent le niveau "1" d'un signal de sortie du décodeur (10; 30) à une ligne de mot lorsque le signal d'horloge est au niveau logique "1", et en ce que les moyens de précharge (26; 36) préchargent une ligne de sortie lorsque le signal d'horloge est au niveau logique "O".
13. Circuit de mémoire morte selon la revendication 1, caractérisé en ce que les moyens de portes (22; 32) fournissent le niveau de sortie "1" du décodeur (10; 30) à une ligne de mot lorsque le signal d'horloge est au niveau logique "0", et en ce que les moyens de p récharge p r écha rgen t une ligne de sortie lorsque le signal d'horloge est au niveau logique "1"
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900002072A KR930000815B1 (ko) | 1990-02-20 | 1990-02-20 | Rom 회로 |
Publications (1)
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|---|---|
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ID=19296224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (6)
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| JP (1) | JPH03252995A (fr) |
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