DE69517630T2

DE69517630T2 - Anordnung zur Optimierung der Leistung eines Prozessors

Info

Publication number: DE69517630T2
Application number: DE69517630T
Authority: DE
Inventors: Michel Ducateau
Original assignee: Thales Avionics SAS
Current assignee: Thales Avionics SAS
Priority date: 1994-05-27
Filing date: 1995-05-19
Publication date: 2001-03-01
Anticipated expiration: 2015-05-20
Also published as: CA2150285A1; DE69517630D1; EP0685796B1; EP0685796A1; US5687341A; FR2720530A1; FR2720530B1

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zur Leistungsoptimierung eines Prozessors unter Verwendung von Festwertspeichern mit langer Zugriffszeit für das einem Prozessor zugeordnete Anwendungsprogramm.
Es ist bekannt, daß mit den neuen Prozessoren, z. B. vom Typ 88100, SPARC 601, DSP 320CXX..., die volle Leistung des Prozessors erreicht wird, wenn der Speicher und insbesondere der Befehlsspeicher in der Lage ist, bei jedem Taktzyklus einen Befehl zu erzeugen. Wenn dies nicht der Fall ist, wird die maximale Leistung des Prozessors durch die Anzahl der Zyklen geteilt, die erforderlich sind, um auf einen Befehl zuzugreifen (d. h. z. B. eine durch 2 geteilte Leistung, wenn der Speicher in 2 Zyklen antwortet).
Daher müssen, damit ein Prozessor, der mit einer Frequenz von 25 MHz (d. h. mit Zyklen von 40 ns), d. h. mit voller Leistung, arbeitet, Befehlsspeicher verwendet werden, die in der Lage sind, Befehle in einem Zeitbereich von 20 bis 25 ns zu erzeugen. Bei einem mit 33 MHz arbeitenden Prozessor fällt dieser Zeitraum auf 15 ns.
In der Praxis stehen diese Zugriffszeiten in der Technologie der RAM-Speicher zur Verfügung, was für den Anwendungscode (Programm) die Übertragung der Befehle von einem Festwertspeicherplatz in einen RAM-Speicherplatz bedeutet, wenn der Prozessor unter Spannung gesetzt wird.
Diese Lösung ist bei zahlreichen Anwendungen jedoch nicht zweckmäßig:
Im Falle eines beispielsweise an Bord eines Luftfahrzeugs untergebrachten Bordprozessors ist die Notwendigkeit, über eine Vielzahl von Speichergehäusen (stets aufwendig) zur Übertragung des Anwendungscodes zu verfügen, besonders abschreckend. Ferner kann die Bewahrung des Inhaltes des RAM-Speichers bei einem Stromausfall, dessen Dauer einen vorbestimmten Zeitraum überschreitet, nicht gewährleistet werden.
Des weiteren bewirkt die Übertragung des Programms in den RAM-Speicher bei kritischen Anwendungen, wie z. B. Flugbefehlen, die mit Anwendungsprogrammen von mehr als 100 kByte arbeiten, zwangsläufig eine unzulässige Unterbrechung des Betriebs.
Darüber hinaus ist das Einfügen eines Fehlerkorrekturcodes bei einer Vorrichtung dieser Art nicht zufriedenstellend, denn diese Logik gelangt auf den kritischen Pfad der Zugriffszeit auf den Speicher und läßt es nicht zu, ausreichende Korrekturen zu gewährleisten. Der Schutz des ausführenden RAM-Speichers durch eine Monozelle oder eine Batterie wiederum ist für kritische Funktionen psychologisch schwer vertretbar.
Ziel der Erfindung ist daher insbesondere die Beseitigung dieser Nachteile mittels einer Vorrichtung, die dazu geeignet ist, auf dem Datenbus eines Prozessors einen Befehl pro Zyklus zu liefern, der aus Festwertspeichern stammt, die als ausführender Speicher benutzt werden, und zwar ohne den Einsatz eines spezifischen Signals durch den Prozessor zu erfordern, außer den Adressen, die er auf seinem Adreßbus liefert, und den Befehlssignalen, die er bei den Speicherzugriffen erzeugt.
Um dieses Ergebnis zu erzielen, schlägt die Erfindung; so wie sie in Anspruch 1 definiert ist, eine Vorrichtung zur Leistungsoptimierung eines Prozessors vor, der auf dem Adreßbus die Befehlsadressen eines Anwendungscodes erzeugt, den er auf einem Datenbus abtasten soll, wobei diese Befehle in mindestens zwei Festwertspeichern enthalten sind.
Gemäß der Erfindung ist diese Vorrichtung dadurch gekennzeichnet, daß:
- die Adreßeingänge der Speicher mittels zweier entsprechender Zähler jeweils mit dem Adreßbus des Mikroprozessors verbunden sind, während die Leseausgänge der Speicher mittels zweier entsprechender Barrieren an den Datenbus des Mikroprozessors angeschlossen sind;
- die Zähler zum Empfangen der geraden und ungeraden Adressen vorgesehen sind, die auf dem Bus erzeugt werden, und zwar ohne das einen geringen Wert aufweisende Adreßbit, das in ein Register geladen wird, dessen Ausgang mit einer Logikschaltung verbunden ist, die dazu vorgesehen ist, in Abhängigkeit von der Art der auf dem Adreßbus ausgesandten Adressen und im Takt derselben eine Reihe von Zyklen zu befehlen, deren jeder den Befehl zur Inkrementierung der Zähler umfaßt und ferner das Öffnen einer der Barrieren zu befehlen, um die Daten, die an den dieser Barriere zugeordneten Speicherblock gesendet wurden, auf dem Datenbus des Mikroprozessors zu übertragen und den dem anderen Speicherblock zugeordneten Zähler zu inkrementieren, um die Datenübertragung, die im nächsten Zyklus erfolgen wird, vorherzubestimmen;
- die Logikschaltung Mittel aufweist, um das Abtasten eines Wertes zu verbieten, wenn die durch den so inkrementierten Zähler vorherbestimmte Adresse im Vergleich zu der, die durch den Mikroprozessor geliefert wird, fehlerhaft ist.
Die WO-A-89/05488 offenbart ein Speichersystem gemäß dem Oberbegriff des Anspruchs 1. Nachfolgend wird eine Ausführungsform der Erfindung als nicht einschränkendes Beispiel und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Übersichtsschema einer erfindungsgemäßen Vorrichtung;
Fig. 2 ein Zeitdiagramm, das eine lineare Codesequenz der in Fig. 1 gezeigten Vorrichtung darstellt;
Fig. 3 ein Zeitdiagramm, das einen Funktionszyklus der in Fig. 1 dargestellten Vorrichtung mit Sequenzabbruch veranschaulicht.
Bei diesem Beispiel umfaßt die Vorrichtung zwei Festwertspeicherblöcke MI, MP, deren Adreßeingänge mittels zweier entsprechender Zähler CP, CI jeweils mit dem Adreßbus AB des Mikroprozessors uP verbunden sind, und deren Leseausgänge mittels zweier entsprechender Barrieren BP, BI an den Datenbus DB des Mikroprozessors uP angeschlossen sind.
Die Zähler CP und CI dienen dazu, jeweils die geraden und ungeraden Adressen zu empfangen, die auf dem Bus AB erzeugt werden, bis auf das Adreßbit mit einem geringen Wert, das in ein Register R geladen wird, dessen Ausgang Q mit einer Logikschaltung LC verbunden ist, die den Befehl zur Inkrementierung der Zähler CP und CI und zum Öffnen der einen oder der anderen der Barrieren BP und BI ausführt, um die auf den Speicherblöcken MP oder MI gesendeten Daten auf dem Datenbus des Mikroprozessors uP zu übertragen.
Diese Zähler CP und CI sind so eingerichtet, daß sie die entsprechenden Adressen der Speicherblöcke MP und MI, denen sie zugeordnet sind, erzeugen, bis auf das Adreßbit mit einem geringen Wert, das vom Mikroprozessor uP stammt (und nicht von den Speicherblöcken MP und MI empfangen wird).
Die Barrieren BP, BI empfangen an ihren Eingängen die in den entsprechenden Speicherblöcken MP, MI unter den von den Zählern CP, CI angezeigten Adressen enthaltenen Daten.
Das Register R funktioniert bei jedem Zyklus wie ein Flipflop. Der Ausgang Q dieses Registers R wird von der Logikschaltung LC benutzt, um festzustellen, welche Barriere BP oder BI den Wert, der vom Speicherblock MP oder MI stammt, zum Abtasten auf dem aktuellen Zyklus an den Mikroprozessor uP liefern wird.
Somit liegt ein Zyklus mit einer geraden Adresse vor, wenn sich der Ausgang Q des Registers im Zustand O befindet, so daß das Pufferregister BP ermächtigt wird, die in ihm enthaltenen Daten zu übertragen. Wenn sich der Ausgang Q im logischen Zustand 1 befindet, wird die Barriere BI geöffnet, damit der Speicherblock MI seinen Inhalt auf den Datenbus DB überträgt.
Wie aus dem in Fig. 2 dargestellten Zeitdiagramm hervorgeht, ist im Falle einer linearen Codesequenz, von dem Augenblick an, wenn eine Adresse A auf dem Adreßbus AB durch den Prozessor uP (Mikroadresse) erzeugt wird, der dem Funktionszyklus CA der zuvor beschriebenen Vorrichtung der folgende:
- Wenn die Adresse A gerade ist:
- Zu Beginn des Zyklus CA enthält der Zähler CP die Adresse A, die er im vorhergehenden Zyklus erworben hatte.
- Er gibt diese Adresse an den Speicher MP weiter. Die Logikschaltung LC, deren Eingang sich im logischen Zustand 0 befindet, inkrementiert den Zähler CI, der zur Adresse A+1 (Ausgang CI) übergeht.
- Am Ende des Zyklus CA ist die Barriere BP geöffnet, damit der Speicherblock MP den Wert DA überträgt, der an der Adresse A (Ausgang MP) enthalten war. Der Mikroprozessor uP tastet dann den Wert DA ab. Die Barriere BI ist während des Zyklus A geschlossen.
- Im nächsten Zyklus (Zyklus CA+1)
Zu Beginn dieses Zyklus wird der Zähler CP inkrementiert (Ausgang CP) und gibt während des Zyklus CA+2 die Adresse A+2 an den Speicherblock MP weiter.
Der Zähler CI enthält seit dem Zyklus CA die Adresse A+1 (Ausgang CI) und behält sie während des Zyklus A+1. Am Ende des Zyklus A+1 wird die Barriere BI geöffnet, damit der Speicherblock MI den Wert DA+1 (Datenbus) überträgt. Der Mikroprozessor uP kann dann den Wert DA+1 abtasten. Die Barriere BP ist während des Zyklus A+1 geschlossen.
Die Schwierigkeit, der man bei der Anwendung dieses Verfahrens begegnet, besteht in den Sequenzabbrüchen, die man erkennen muß, bevor der Mikroprozessor einen fehlerhaften Wert sampelt, der mit der von den Zählern gelieferten Adreßvorgabe verbunden ist.
Aus diesem Grunde weist die Vorrichtung eine Fehlerdetektionsschaltung auf, die mit zwei (somit sehr schnellen) Logikkomparatoren CompP, CompI arbeitet, die jeweils die Ausgänge der Zähler CP und CI und die vom Prozessor uP gelieferte Adresse vergleichen.
Wenn der Ausgang Q des Registers R sich im logischen Zustand 0 befindet, ist der Ausgang des Komparators CompP während des Zyklus gültig.
Falls das Ergebnis des durch den Komparator CompP durchgeführten Vergleichs eine Übereinstimmung ergibt, ist die durch den Zähler CP vorbestimmte Adresse im Hinblick auf die auf dem Bus AB (Mikroadresse) durch den Mikroprozessor uP gelieferte korrekt. Folglich kann der im Speicher MP unter dieser Adresse enthaltene Wert die Barriere BP passieren und am Endes des Zyklus vom Mikroprozessor uP abgetastet werden.
Wenn das Ergebnis des vom Komparator CompP durchgeführten Vergleichs einen Unterschied ergibt, der z. B. dadurch bedingt ist, daß der Mikroprozessor uP gerade einen Sequenzabbruch durchgeführt hat, und daß er folglich auf dem Adreßbus AB die Adresse B und nicht die Adresse A (Fig. 3) anzeigt, ist somit die vom Zähler CP (der im vorhergehenden Zyklus inkrementiert wurde) vorbestimmte Adresse A in bezug auf die vom Mikroprozessor uP auf dem Adreßbus AB gelieferte falsch. Es ist daher zweckmäßig, die Antwort "bereit", die von der Logikschaltung LC an den Mikroprozessor jW gesendet wird, zu blockieren, um zu verhindern, daß dieser einen falschen Wert abtastet.
Zusätzlich zu dieser Blockierung bewirkt der vom Komparator CompP festgestellte Unterschied das Laden der Zähler CP, CI und des Registers R durch den Adreßbus AB (wobei das Register R mit dem Adreßbit mit einem geringen Wert geladen wird, das auf dem Adreßbus AB vorhanden ist). Dieses Laden findet am Ende des Zyklus B statt.
Nach diesem Laden, wenn der Ausgang Q des Registers R sich im logischen Zustand 0 befindet, bedeutet dies, daß die Adresse B gerade ist. Daher wird der Zähler CI am Ende des nächsten Zyklus inkrementiert. Im Gegensatz dazu wird der Zähler CP am Ende des nächsten Zyklus inkrementiert, wenn sich der Ausgang Q im logischen Zustand 1 befindet. Der Wert DB, der im Speicher M unter der Adresse B vorhanden ist, wird in drei Zyklen statt in einer linearen Sequenz geliefert. Der Wert DB+1 wird anschließend in einem Zyklus nach Bereitstellung des Wertes DB geliefert.
Wenn sich der Ausgang Q des Registers R im logischen Zustand 1 befindet, ist während des Zyklus der Zähler CompI gültig.
Wenn das Ergebnis des vom Komparator CompI durchgeführten Vergleichs eine Übereinstimmung zeigt, ist die vom Zähler CI vorbestimmte Adresse bezüglich der vom Prozessor uP gelieferten korrekt. Der vom Speicher MI über die Barriere BI gelieferte Wert kann am Zyklusende vom Prozessor uP abgetastet werden.
Wenn das Ergebnis des vom Komparator CompI durchgeführten Vergleichs einen Unterschied ergibt, weil der Prozessor uP gerade einen Sequenzabbruch durchgeführt hat und auf dem Bus AB die Adresse B, nicht aber die Adresse A, anzeigt, ist die vom Zähler CI vorbestimmte Adresse A in bezug auf die vom Prozessor W gelieferte falsch. Die Logikschaltung LC arbeitet so, daß sie die Antwort "bereit", die an den Prozessor gesendet wird, blockiert, um das Abtasten eines falschen Wertes zu verbieten. Ferner werden die Zähler CP und CI vom Adreßbus AB geladen, während das Register R das einen niedrigen Wert aufweisende Adreßbit empfängt, das auf dem Bus AB vorhanden ist. Dieses Laden erfolgt am Ende des Zyklus B.
Nach diesem Laden, wenn sich der Ausgang Q des Registers im logischen Zustand 0 befindet, bedeutet dies, daß die Adresse B gerade ist, und der Zähler CI wird am Ende des folgenden Zyklus inkrementiert. Der Wert DB wird dabei in drei Zyklen statt in einer linearen Sequenz geliefert. Der nächste Wert DB+1 wird dann nach dem Wert DB an den Zyklus geliefert. Die zuvor beschriebene Vorrichtung gestattet es, die Leistung des Mikroprozessors trotz des Einsatzes langsamer Speicher aufrechtzuerhalten, wobei jedoch eine leichte Verschlechterung bei Sequenzabbrüchen des Prozessors uP zu beobachten ist, wie sie durch Verzweigungsbefehle hervorgerufen werden.
So erlaubt es diese Vorrichtung, im Falle eines Programmes, das 15% Verzweigungsbefehle benutzt, eine Wirksamkeit von 77% statt 100% zu erzielen (erhalten mit einem RAM-Code ohne Wartezeit). Bei einem Programm, das 10% Verzweigungsbefehle benutzt, hätte man eine Wirksamkeit von 83%.
Selbstverständlich beschränkt sich die Erfindung nicht auf die zuvor beschriebene Ausführungsform.
So könnte die Anzahl der Schaltkreise, die einen Zähler CP, CI, einen Speicherblock MP, MI und eine Barriere BP, BI aufweisen, bei mehr als 2 liegen.
Diese Anzahl könnte z. B. gleich 4 sein. In diesem Fall muß das Register R so konzipiert sein, daß es ein niedrigwertiges Bitpaar der Adressen erhält, die auf dem Adreßbus AB erzeugt wurden.
Die Logikschaltung LC umfaßt Mittel zum Decodieren der zwei im Register R enthaltenen Bits und zum Befehlen der Inkrementierung eines der vier Zähler CP, CI, sowie zum Öffnen einer der vier Barrieren BP, BI, in Abhängigkeit vom Wert des Bitpaares.
Vier Komparatoren CompP, CompI wären ferner vorgesehen, um die Ausgänge der vier Zähler CP, CI mit der vom Prozessor uP gelieferten Adresse zu vergleichen, und um die vom Zähler CP, CI vorbestimmte Adresse zu bestätigen, oder um das Abtasten eines falschen Wertes durch den Prozessor zu verbieten, und zwar gemäß einem Verfahren, das dem zuvor beschriebenen ähnlich ist.

Claims

1. Vorrichtung zur Leistungsoptimierung eines Prozessors (uP), der auf dem Adreßbus (AB) die Befehlsadressen eines Anwendungscodes erzeugt, den er auf einem Datenbus (DB) abtasten soll, wobei diese Befehle in mindestens zwei Festwertspeichern (MP, MI) enthalten sind,

dadurch gekennzeichnet, daß

- die Adreßeingänge der Speicher (MP, MI) mittels zweier entsprechender Zähler (CP, CI) jeweils mit dem Adreßbus (AB) des Mikroprozessors (uP) verbunden sind, während die Leseausgänge der Speicher mittels zweier entsprechender Barrieren (BP, BI) an den Datenbus (DB) des Mikroprozessors (uP) angeschlossen sind;

- die Zähler (CP, CI) zum Empfangen der geraden und ungeraden Adressen vorgesehen sind, die auf dem Bus (AB) erzeugt werden, und zwar ohne das einen geringen Wert aufweisende Adreßbit, das in ein Register (R) geladen wird, dessen Ausgang (Q) mit einer Logikschaltung (LC) verbunden ist, die dazu vorgesehen ist, in Abhängigkeit von der Art der auf dem Adreßbus (AB) ausgesandten Adressen und im Takt derselben eine Reihe von Zyklen zu befehlen, deren jeder den Befehl zur Inkrementierung der Zähler (CP) und (CI) umfaßt, und das Öffnen einer der Barrieren (BP) und (BI) zu befehlen, um die auf den Speicherblöcken (MP) oder (MI), die dieser Barriere zugeordnet sind, auf dem Datenbus (DB) des Mikroprozessors (uP) zu übertragen und den dem anderen Speicherblock (MP, MI) zugeordneten Zähler (CP, CI) zu inkrementieren, um die Datenübertragung, die im nächsten Zyklus erfolgen wird, vorwegzunehmen;

- die Logikschaltung (LC) Mittel aufweist, um das Abtasten eines Wertes zu verbieten, wenn die durch den so inkrementierten Zähler (CI) vorweggenommene Adresse im Vergleich zu der, die durch den Mikroprozessor geliefert wird, fehlerhaft ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Register (R) die Inkrementierung des einen oder des anderen der Zähler (CP) und (CI) sowie die Berechtigung der einen oder der anderen der Barrieren (BP, BI) in Abhängigkeit davon befiehlt, ob die Adresse gerade oder ungerade ist.

3. Vorrichtung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß sie zwei Logikkomparatoren (CompP, CompI) aufweist, die dazu dienen, die an den Ausgängen der Zähler (CP, CI) erzeugten Adressen mit der durch den Prozessor (uP) erzeugten Adresse zu vergleichen, und daß die Logikschaltung (LC) es erlaubt, am Ende eines Zyklus die Datenübertragung nur dann zu gewähren, wenn der durch den entsprechenden Komparator (CompP, CompI) durchgeführte Vergleich eine Übereinstimmung zeigt, und diese Übertragung zu verbieten, falls der Vergleich eine Abweichung ergibt.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Logikschaltung (LC) Mittel aufweist, die das Laden durch den Adreßbus (AB) der Zähler (CP, CI) und des Registers (R) erlauben.

5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie vier Schaltungen aufweist, die jeweils einen Zähler (CP, CI), einen Speicherblock (MP, MI) und eine Barriere (BP, BI) umfassen, und daß das Register (R) so ausgelegt ist, daß es ein Paar Bits mit geringem Wert der auf dem Adreßbus (AB) erzeugten Adressen empfängt, wobei die Logikschaltung (LC) dann Dekodiermittel aufweist, um die Inkrementierung eines der vier Zähler (CP, CI) sowie das Öffnen einer der vier Barrieren (BP, BI) in Abhängigkeit vom Wert des Bitpaares zu befehlen.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß zusätzlich vier Komparatoren (CompP, CompI) vorgesehen sind, um die Ausgänge der vier Zähler (CP, CI) mit der vom Prozessor (uP) erzeugten Adresse zu vergleichen, und um die von einem der Zähler (CP, CI) vorweggenommene Adresse zu prüfen oder das Abtasten eines fehlerhaften Wertes durch den Prozessor (uP) zu verbieten.