DE68923843T2 - Synchroner logischer schaltkreis mit übertragungssignalsteuerung. - Google Patents

Description

• Die Erfindung betrifft eine synchrone Logikschaltung, die von einer Reihenschaltung aus einer Vielzahl von Logikstufen gebildet wird. Jede Logikstufe empfängt ein Taktsignal. In der Reihenschaltung umfaßt jede folgende der Logikstufen ein erstes Logikelement zum Empfang eines Datensignals, das aus einem von einer Logikstufe, die der genannten folgenden in der Reihenschaltung vorangeht, erzeugten Übertragssignal abgeleitet wird, zur Erzeugung eines Zwischendatensignals, und ein zweites Logikelement zum Empfang des aus der Logikstufe, die der genannten folgenden in der Reihenschaltung vorangeht, kommenden übertragssignals und zum Empfang des Zwischendatensignals, um das Übertragssignal mit dem Zwischensignal logisch zu kombinieren, zur Erzeugung eines Übertragssignals, das einer Logikstufe zugeführt wird, die der folgenden in der Reihenschaltung folgt.
• Eine Schaltung dieser Art, bestehend aus mehreren Stufen, ist aus US- Patent 4.679.216. bekannt. Dieses Patent beschreibt einen Synchronzähler, der aus einer Anzahl in Kaskade geschalteter JK-Flipflops besteht, die alle ein Taktsignal ck empfangen. Zur Erhöhung der Zählgeschwindigkeit dieses Synchronzählers sind die Ausgänge der Flipflops, die einem Flipflop vorangehen, mit dessen Eingang über ein UND-Logikgatter verbunden. Ein solches Vorgehen sorgt dafür, daß ein bei einer von einem Flipflop ausgeführten Zähloperation entstehendes und an dessen Ausgang auftretendes Übertragssignal nicht erst eine Folge von Flipflops aktivieren muß, um schließlich ein weiter unten in der Kaskadenschaltung liegendes Flipflop zu aktivieren. Würden die UND- Logikgatter nicht verwendet, dann müßte sich das Übertragssignal selbst als Welligkeitssignal durch die Kaskadenschaltung der Flipflops fortpflanzen. Daher würde die Aktivierung eines Flipflops am Ende der Kaskadenschaltung um die Anzahl Antwortzeiten, die gleich der Anzahl vorangehender Flipflops ist, verzögert werden. Dies bedeutet, daß alle Ausgänge der Flipflopschaltungen sich erst, wenn das Welligkeitssignal das letzte Flipflop in der Reihenschaltung erreicht hat, in einem stationären, gewünschten Zustand befinden. Erst wenn dieser gewunschte Zustand erreicht ist, darf ein nachster Zahl impuls zugeführt werden, um die Kaskadenschaltung aus Flipflopschaltungen eine folgende Zahloperation ausführen zu lassen. Das Tolerieren eines Welligkeitssignals in einer Logikschaltung mit einer Vielzahl von Stufen, um in einer darauffolgenden Stufe eine weitere Operation auszuführen, in Abhängigkeit von einer in einer vorhergehenden Stufe ausgeführten Operation, begrenzt die Arbeitsgeschwindigkeit der Logikschaltung wesentlich und begrenzt damit auch eine Taktimpulsfrequenz, wenn eine solche Schaltung in einem synchron arbeitenden digitalen Signalverarbeitungssystem verwendet wird.
• Um eine hohe Arbeitsgeschwindigkeit (= Zählgeschwindigkeit) aufrechtzuerhalten, sind entsprechend dem oben erwähnten US-Patent 4.679.216 die Ausgänge jedes vorhergehenden Flipflops mit dem Eingang eines darauffolgenden Flipflops über eine Logikgatter-Schaltung verbunden, so daß das letzte Flipflop in der Kaskadenschaltung gewissermaßen gleichzeitig mit den vorhergehende Flipflops aktiviert wird. Dieses Vorgehen hat sich als sehr wirkungsvoll erwiesen, und es führt zu einer Zahlerschaltung, die Impulse mit sehr hoher Geschwindigkeit zählen kann. Wenn jedoch ein solcher Zähler aus einer sehr großen Zahl in Kaskade geschalteter Flipflops besteht, ist auch die jedem Flipflop hinzuzufügende Gatter-Schaltung sehr umfangreich. Die Gatter-Schaltung erweist sich schließlich als Nachteil, da sie für die letzten Flipflops der Reihe sehr umfangreich ist; dies ist ungünstig, weil jedes der Zählkapazität hinzuzufügende Bit eine in Hinsicht auf das Zähl-Flipflop zunehmend größere Integrationsfläche auf einem Halbleitersubstrat erfordert, und so einen begrenzenden Faktor für die Zählgeschwindigkeit des Zählers bildet, da ein Logikgatter um so langsamer ist, je mehr Eingänge es hat.
• US-Patent 3.631.350 beschreibt eine elektronische Anordnung mit ersten und zweiten Kaskaden aus getakteten JK-Flipflops mit mehrfachem Eingang, bei der die Flipflops in der zweiten Kaskade von der ersten Kaskade parallel über einen getakteten weiteren JK-Flipflop mit mehrfachem Eingang ein Signal erhalten. Das weitere Flipflop empfangt parallel die Ausgangssignale von Flipflops der ersten Kaskade. Ein Nachteil dieser Ausführungsform liegt in der großen Anzahl Signalzuleitungen und dem Nichtvorhandensein einer modularen Architektur.
• Der Erfindung liegt die Aufgabe zugrunde, eine Logikschaltung mit einer Vielzahl von in Kaskade geschalteten Logikstufen zu verschaffen, bei der für die Verarbeitung der Bits höherer Ordnung keine umfangreichen Logikgatter-Schaltungen erforderlich sind und bei der das Auftreten von Welligkeitssignalen toleriert wird, ohne daß durch die Logikschaltung wesentliche Beschräiikungen hinsichtlich einer Taktimpulsfrequenz auferlegt werden.
• Zur Lösung dieser Aufgabe ist eine erfmdungsgemäße Schaltung dadurch gekennzeichnet, daß mindestens eine bestimmte der Logikstufen ein taktgesteuertes Speicherelement umfaßt zur Übertragung des Übertragssignals von der Logikstufe, die der bestimmten der Logikstufen in der Reihenschaltung vorangeht, zu dem zweiten Logikelement der bestimmten der Logikstufen.
• Durch Einfügen eines Speicherelements, so daß, beispielsweise nach Auftreten eines Taktimpulses für die Steuerung der Logikstufen, ein Welligkeitssignal nach teilweisem Durchlaufen des Welligkeitspfades blockiert wird, wird immer ein stationärer Zustand erreicht, trotz des Tolerierens von Übertragssignalen, die sich von einer Stufe zur anderen als verzögerndes Welligkeitssignal fortpflanzen, so daß die Logikschaltung sich für die Verwendung in einem mit Hilfe von Taktimpulsen synchronisierten System eignet. Die Taktfrequenz ist wesentlich höher als in einem Netzwerk, in dem das Übertragssignal sich ungehindert als Welligkeitssignal durch alle Teile des Übertragssignalpfades fortpflanzt.
• Ein Übertragssignal im Sinne der Erfindung kann sich von Komponenten aus fortpflanzen, die die Bits mit höherem Stellenwert verarbeiten aber auch umgekehrt. Ein einfaches Beispiel hierfür ist ein Komparator, der Mehrbit-Wörter vergleicht und bei dem der Vergleich von zwei Bits mit gleichem Stellenwert ein Übertragssignal erzeugen kann, das sich wahlweise in Richtung der Bits niedrigerer Ordnung oder in Richtung der Bits höherer Ordnung fortpflanzt (beispielsweise um schneller ein Vergleichsergebnis zu erhalten)
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im darauffolgenden näher beschrieben. Es zeigen:
• Fig. 1 einen erfindungsgemaßen Synchronzahler und
• Fig. 2 eine in dem in Fig. 1 gezeigten Zahler verwendete Flipflopschaltung.
• Fig. 1 zeigt einen erfindungsgemäßen Synchronzähler, der als Adressengenerator für einen Halbleiterspeicher dienen kann. Der Zähler umfaßt eine Anzahl von Zahl-Flipflops TF0, TF1, ... TF14 und eine Anzahl von UND-Gattem EE1, EE2, EE3 bis EE14 und eine weitere Anhlil von UND-Gattern TE3, TE4 bis TE14. Der in Fig. 1 gezeigte Zhhler umfaßt einen Eingang I, der mit dem Eingang des Zhhl-Flipflops TF0 und auch mit einem Eingang der UND-Gatter EE1 und EE2 verbunden ist. Der Ausgang des Zhhl-Flipflops TF0 ist mit einem weiteren Eingang des UND-Gatters EE1 sowie einem weiteren Eingang des UND-Gatters EE2. Der Ausgang des Zähl-Flipflops TF0 bildet ein bildet ein Adreßbit A0. Der Ausgang des UND-Gatters EE1 ist mit dem Eingang des zweiten Zhhl-Flipflops TF1 verbunden. Der Ausgang des Zähl-Flipflops TF1 bildet das Adreßbit A1 und ist auch mit dem dritten Eingang des UND-Gatters EE2 verbunden. Der Ausgang des UND-Gatters EE2 ist mit einem Eingang des Zähl-Flipflops TF2 und mit einer Freigabeleitung EP verbunden, mit der alle weiteren UND- Gatter EE3, EE4 usw. bis EE14 über einen ersten Eingang verbunden sind. Der Ausgang des Zähl-Flipflops TF2 bildet das Adreßbit A2 und ein Übertragssignal ET für das folgende Zahl-Flipflop TF3. Dieses Übertragssignal ET wird über das UND-Gatter EE3 dem Eingang des Zähl-Flipflops TF3 zugeführt. Die Schaltung hat solch einen regelmäßigen Aufbau, daß der Ausgang des Zähi-Flipflops TFi das Adreßbit Ai bildet. Weiterhin ist der Ausgang des Zahl-Flipflops TFi über ein Übertrag-UND-Gatter TEi und ein Freigabe-UND-Gatter EEi+1 mit dem Eingang des Zähl-Flipflops TFi+1 verbunden. In dieser Schaltung kann die Variable i die Werte 3, 4, ... bis 14 annehmen. Es sei bemerkt, daß nicht alle Ausgänge der Übertrag-UND-Gatter TEi direkt mit den Eingängen des Übertrag-Gatters TE1+1 verbunden sind. Wie in der Figur erkennbar, wird das Ausgangssignal des Übertrag-UND-Gatters TE5 über ein Speicherelement in Form eines Flipflops DF1 dem Übertrag-UND-Gatter TE6 zugeführt. In gleicher Weise wird der Ausgang des UND-Gatters TE8 über ein gleichartiges Speicherelement, d.h. dem Flipflop DF2, dem UND-Gatter TE9 zugeführt und der Ausgang des UND-Gatters TE11 wird über ein gleichartiges Speicherelement, d.h. dem Flipflop DF3, dem Eingang des UND-Gatters TE12 zugeführt. Die in Fig. 1 verwendeten Flipflopschaltungen, d.h. die Zähl-Flipflops TF0 bis TF14 sollen im weiteren ausführlich anhand von Fig. 2. beschrieben werden.
• Die Funktionsweise des in Fig. 1 gezeigten Synchronzählers ist die folgende. Die in Fig. 1 verwendeten Flipflops empfangen alle ein Taktsignal clk. Die Zähl-Flipflops TF0 bis TF14 sind sogenannte Toggle-Flipflops, während die Pipeline- Flipflops DF1, DF2 und DF3 sogenannte D-Flipflops sind. Solange das Eingangssignal am Eingang 1 hoch ist, ändert sich der Logikwert des Ausgang des Flipflops TF0 in Reaktion auf jeden Taktimpuls. Das Flipflop TF0 ist daher ein Ein-Bit-Zähler. Die Kombination aus den Flipflops TF0, TF1, TF2 und den UND-Gattern EE1 und EE2 stellt einen Acht-Bit-Zähler dar. Der Eingang I ist entweder unmittelbar oder über ein einzelnes UND-Gatter EE1 oder EE2 mit den Eingängen der Flipflops TF0, TF1 und TF2 verbunden, so daß die Zähloperationen in diesen Flipflops nahezu parallel ablaufen. Ein Zähl-Flipflop TFi (mit i = 3, 4, 5, 6) ändert den Logikwert seines Ausgangssignals beim Empfang eines Taktsignals, wenn das Ausgangssignal des UND-Gatters EEi logisch hoch ist. Das Ausgangssignal des UND-Gatters EE2 sollte dann logisch hoch sein, wobei die Ausgangssignale der vorhergehenden Zähl-Flipflops TF3, ..., TFi-1 ebenfalls logisch hoch sein sollten, ebenso wie der Ausgang des Zähl-Flipflops TF2. Die Ausgabe des UND-Gatters EE2 wird nämlich allen UND-Gattern EE3 bis EE14 zugeführt, ebenso wie das Ausgangssignal des Zähl-Flipflops TF2, wobei allerdings letzteres Signal über die Reihenschaltung der UND-Gatter TE3, TE4 usw. den betreffenden UND-Gattern EE4, EE5 usw. zugeführt wird. Im ungünstigsten Fall würde sich über die Transportmittel, die alle UND-Gatter umfassen, ein Übertragssignal durch die Reihenschaltung der UND-Gatter TE3 bis TE14 fortpflanzen, wenn keine D-Flipflops DF1, DF2, DF3 in dieser Reihenschaltung enthalten wären. Um das Auftreten unerwünschter Logikzustande an den Zählausgängen A0 bis A14 in Reaktion auf einen folgenden Taktimpuls zu vermeiden, sollte ein folgendes Taktsignal erst auftreten, wenn das Ausgangssignal des Zähl-Flipflops TF2 alle UND-Gatter TE3 bis TE14 durchlaufen hat. Dies begrenzt die Zählgeschwindigkeit des Synchronzählers in bedeutendem Maße. Jetzt wird jedoch ein Übertragssignal, das die UND-Gatter TE3, TE4, TE5 als Welligkeitssignal durchläuft, von dem D-Flipflop DF1 bei dem folgenden Taktsignal übernommen, und erst danach den folgenden UND-Gattern TE6, TE7 usw. zugeführt. Bei dem darauffolgenden Taktsignal wird das Übertragssignal in dem D-Flipflop DF2 gespeichert, so daß es erst danach den folgenden UND-Gattern TE9 bis TE11 usw. zugeführt wird.
• Durch Hinzufügen von Speicherelementen in Form von D-Flipflops DF1, DF2 und DF3 wird immer für einen stationären, gewünschten Logikzustand an den Adreßausgang sanschlussen A0 bis A14 gesorgt, trotz der hohen Frequenz eines Taktslgnals. Infolge des beschnebenen Vorgehens wird die von den Übertragssignalen beim Durchlaufen der UND-Gatter TE3 bis TE14 erfahrene Verzogerung uber eine Anzahl Taktdauern verteilt. Dies laßt eine hohe Taktfrequenz zu. In dem in Fig. 1 gezeigten Zähler sind verschiedene Gruppen zu unterscheiden. Eine erste Gruppe arbeitet praktisch parallel und umfaßt die Zähl-Flipflops TF0, TF1 und TF2, die mit nur einer Gatterverzögerung die Zählgeschwindigkeit kaum beeinflussen. Ein zweiter Teil betrifft eine Reihenschaltung aus einer Anzahl Zähl-Flipflops TF3 bis TF14 und einer Anzahl UND-Gatter TE3 bis TE14, über die sich ein Übertragssignal fortpflanzen muß. Ein Übertragssignal wird von einem Freigabesignal auf der Freigabeleitung EP, wobei das Freigabesignal allen Zugangs-UND-Gattern EE3 bis EE14 parallel zugeführt wird, über ein Gatter EEi bis zu einem folgenden Zähl-Flipflop TFi zugelassen. Der Aufbau des abgebildeten Synchronzählers hat die folgenden Konsequenzen. Der Zähler selbst ist für die Verwendung in einer synchronen Timing-Organisation sehr gut geeignet. Eine sehr hohe Zählfrequenz gleich der Taktfrequenz kann erhalten werden, solange die Verzögerung, die die Übertragssignale in den verschiedenen Teilen TE3, 4, 5, und DF1, EE3, 4, 5, 6; TE6, 7, 8 und DF2, EE7, 8, 9; TEg, 10, 11 und DF3, EE10, 11,12 erfahren, kleiner als die Taktimpulsdauer ist. Außer der Reihenschaltung der Zähl-Flipflops TFi ist kaum irgendeine weitere Hardware in der Form von Logikgattern und weiteren Flipflops erforderlich, und die Anzahl gegenseitiger Verbindungen ist begrenzt.
• Daher kann der Zähler zu einem Zähler für eine größere Anzahl Bits erweitert werden. Die verschiedenen Teile des Zählers, die als der parallele Teil und der serielle Teil zu unterscheiden sind, die voneinander durch die Pipeline-Flipflops DF1, DF2, DF3 getrennt sind, enthalten immer einen korrekten Zählcode. Es kann in einfacher Weise angezeigt werden, daß ein Zähler seinen vollen Zählerstand erreicht hat und somit in den Überlaufzustand übergeht. Die Pipeline-Flipflops DF1, DF2, DF3 benötigen keine Rücksetzmöglichkeiten. Der Zählvorgang kann auf Wunsch gestoppt werden und danach problemlos wieder aufgenommen werden. Die Zählrichtung kann ohne weiteres umgekehrt werden, wie im weiteren beschrieben wird, und der Einstellung eines beliebigen Zählerstandes des Zählers muß eine Wartezeit folgen, die gleich der Anzähl Taktdauern entsprechend der Anzahl Pipeline-Flipflops ist, in diesem Fall DF1 bis DF3. Diese Bedingung gilt nicht, wenn der neue Stand des Zählers bedeutet, daß die Stufen der ersten Gruppe, deren Übertragssignal nach der zweiten Gruppe erzeugt wird, in dem allerersten Zustand des Zählzyklus beginnen. Dies gilt, weil das Freigabesignal EP den seriellen Transport in der seriellen Gruppe beherrscht. Die Anzahl Flipflops in dem pallelen Teil sollte so sein, daß der Zählzyklus des parallelen Teils größer oder gleich der Anzahl der Pipeline-Flipflops DF ist.
• Fig. 2 zeigt einen Flipflop TFi von Fig. 1. Dieser Flipflop TFi umfaßt ein erstes XOR-Gatter EO1, ein zweites XOR-Gatter EO2 und einen D-Flipflop DF. Ein erster Eingang des XOR-Gatters EO1 bildet den Eingang des Flipflops TFi. Der Ausgang des XOR-Gatters EO1 ist mit dem D-Eingang des Flipflops DF verbunden. Der Ausgang des Flipflops DF ist mit einem ersten Eingang des XOR-Gatters EO2 und auch mit dem zweiten Eingang des XOR-Gatters EO1 verbunden. Das abgebildete Flipflop DF bildet, zusammen mit dem XOR-Gatter EO1, ein als Toggle-Flipflop geschaltetes Flipflop. Der Ausgang des XOR-Gatters EO2 bildet den Ausgang des Flipflops TFi. Der zweite Eingang des XOR-Gatters EO2 bestimmt die Zählrichtung des Synchronzählers von Fig. 1. Dieser zweite Eingang des XOR-Gatters EO2 des Flipflops TFi ist natürlich mit Eingängen des XOR-Gatters EO2 des anderen Flipflops TFi des in Fig. 1 gezeigten Zählers verbunden.
• Bei den beschriebenen Ausführungsformen sind zur Erläuterung der Erfindung synchrone Zählschaltungen verwendet worden. Die Erfindung kann auch in Logikschaltungen verwendet werden, bei denen andere Operationen ausgeführt werden als Zähloperationen, beispielsweise Additions- und Multiplikationsoperationen (parallele Addierer, Multiplizierer usw.) Wenn die Erfindung in solchen Schaltungen verwendet wird, wird die effektive Arbeitsgeschwindigkeit niedriger sein als die mit der Taktimpulsfrequenz maximal mögliche Geschwindigkeit. Die effektive Arbeitsgeschwindigkeit wird jedoch wesentlich höher sein als eine Arbeitsgeschwindigkeit, die beispielsweise in einem parallelen Addierer zu erreichen ist, in dem Übertragssignale alle Addierermodule als Welligkeitssignal durchlaufen können. Eine erfindungsgemaße Addiererschaltung könnte folgendermaßen organisiert sein. Der parallele Addierer könnte unter der Steuerung von Taktimpulsen eine Addition in drei Stufen durchführen, wobei ein erster Teil des Addierers zwei Gruppen (mit beispielsweise einer Breite von 8 Bits) von Bits mit niedrigstem Stellenwert addiert und Transportmittel für die Weitergabe von Übertragssignalen umfaßt. Die Laufzeit der Übeitragssignale sollte kürzer als das Inverse der Taktimpulsfrequenz sein. Ein einem Bit mit höherem Stellenwert zuzuordnendes eventuelles Übertragssignal wird in Reaktion auf einen folgenden Taktimpuls in einem Speicherelement gespeichert; dieses Element führt das Übertragssignal den Transportmitteln eines zweiten Teils des Addierers zu. In Reaktion auf das genannte folgende Taktsignal werden zwei Gruppen von Bits mit höherem Stellenwert ebenfalls in dem zweiten Teil addiert (beispielsweise Bits 9 bis 16 von Wörtern mit einer Breite von 24 Bits). Gleichermaßen wird ein eventuelles, in dem zweiten Teil des Addierers erzeugtes übertragssignal einem dritten Teil des Addierers in Reaktion auf den darauffolgenden Taktimpuls zugeführt, welcher dritte Teil die Gruppen von Bits mit höchsten Stellenwert addiert. Das Vorstehende zeigt, daß immer ein stabiler gewünschter Zustand am Ausgang der drei Teile auftritt, aber daß das vollständige Ergebnis der Addition erst nach dem dritten Taktimpuls zur Verfügung steht. Im Fall einer kumulativen Addition kann jedoch der erste Teils des Addierers bereits einen Teil eines folgenden 24-Bit-Wortes zu seinem Inhalt addieren, wobei der zweite Teil des Addierers den mittleren Teil des vorhergehenden zu addierenden Wortes addiert. Diese Pipeline-Wirkung erhöht wiederum die effektive Arbeitsgeschwindigkeit.

Claims (4)

1. Synchrone Logikschaltung, die von einer Reihenschaltung aus einer Vielzahl von Logikstufen (TFi/TEi; i=3, 4, ..., 14) gebildet wird, wobei:

- jede Logikstufe (TFi/TFe) ein Taktsignal empfängt;

- in der Reihenschaltung jede folgende der Logikstufen (TFi/TFe) folgendes umfaßt:

- ein erstes Logikelement (TFi) zum Empfang eines Datensignals, das aus einem von einer Logikstufe, die der genannten folgenden in der Reihenschaltung vorangeht, erzeugten Übertragssignal abgeleitet wird, zur Erzeugung eines Zwischendatensignals (Ai);

- ein zweites Logikelement (TEi) zum Empfang des aus der Logikstufe, die der genannten folgenden in der Reihenschaltung vorangeht, kommenden Übertragssignals und zum Empfang des Zwischendatensignals, um das Übertragssignal mit dem Zwischensignal logisch zu kombinieren, zur Erzeugung eines Übertragssignals, das einer Logikstufe zugeführt wird, die der folgenden in der Reihenschaltung folgt, dadurch gekennzeichnet, daß mindestens eine bestimmte der Logikstufen (TF6/TF6) ein taktgesteuertes Speicherelement (DF1) umfaßt zur Übertragung des Übertragssignals von der Logikstufe, die der bestimmten der Logikstufen in der Reihenschaltung vorangeht, zu dem zweiten Logikelement der bestimmten der Logikstufen.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Logikelemente gleichförmig sind und daß die zweiten Logikelemente gleichförmig sind.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß

- jedes jeweilige eine der ersten Logikelemente ein jeweiliges Toggle-Flipflop umfaßt;

- jedes jeweilige eine der zweiten Logikelemente ein jeweiliges UND-Gatter umfaßt;

- das taktgesteuerte Speicherelement ein D-Flipflop umfaßt.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede folgende der Logikstufen ein Freigabe-Logikgatter (EEi; i=3, 4, ..., 14) zwischen der vorhergehenden Logikstufe und dem ersten Logikelement der genannten folgenden Logikstufe hat, wobei das Freigabe-Logikgatter in Reaktion auf ein den Freigabegattern von der Vielzahl von Logikstufen parallel zugeführtes Steuersignal (EP) für die Übertragung des Datensignals zum ersten Logikelement sorgt.