KR20130072008A - 반도체 장치 및 반도체 장치의 동작방법 - Google Patents

반도체 장치 및 반도체 장치의 동작방법 Download PDF

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Abstract

반도체 장치의 버스트 오더링(Burst Ordering) 동작에 관한 것으로서, 제1 클록 도메인 영역에서 동작하며, 출력 데이터에 대응하는 어드레스 신호의 값에 따라 그 값이 조절되는 제1 초기화 정보를 생성하는 초기화 정보 생성부와, 상기 제1 초기화 정보를 제2 클록 도메인 영역에서 크로싱시켜 제2 초기화 정보로서 출력하는 도메인 크로싱부, 및 상기 제2 클록 도메인 영역에서 동작하며, 상기 제2 초기화 정보에 응답하여 제어펄스의 토글링 시점이 조절되는 펄스 생성부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로, 반도체 장치의 버스트 오더링(Burst Ordering) 동작에 관한 것이다.
일반적으로 DDR SDRAM (Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부 클록에 동기화되어 인가되는 각종 명령들을 입력받으며, 내부클록에 동기화되어 동작을 하고, 그 결과 데이터를 출력한다.
이와 같이, 데이터를 출력할 때 CWF(Critical Word First)를 위해 버스트 오더링(Burst Ordering) 동작을 수행해 주어야 한다.
버스트 오더링(Burst Ordering) 동작이라는 것은, 반도체 장치의 버스트 랭스(Burst Length) 크기에 해당하는 만큼 출력되어야 하는 데이터들에 대에 그 출력순서를 지정해주는 동작을 의미한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 클록 도메인 영역에서 동작하며, 출력 데이터에 대응하는 어드레스 신호의 값에 따라 그 값이 조절되는 제1 초기화 정보를 생성하는 초기화 정보 생성부; 상기 제1 초기화 정보를 제2 클록 도메인 영역에서 크로싱시켜 제2 초기화 정보로서 출력하는 도메인 크로싱부; 및 상기 제2 클록 도메인 영역에서 동작하며, 상기 제2 초기화 정보에 응답하여 제어펄스의 토글링 시점이 조절되는 펄스 생성부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 클록 도메인 영역에서 동작하며, 다수의 출력 데이터에 대응하는 다수의 어드레스 신호의 값에 따라 그 값이 각각 조절되는 다수의 제1 초기화 정보를 생성하는 초기화 정보 생성부; 상기 다수의 제1 초기화 정보를 제2 클록 도메인 영역에서 크로싱시켜 다수의 제2 초기화 정보로서 출력하는 도메인 크로싱부; 및 상기 제2 클록 도메인 영역에서 동작하며, 상기 다수의 제2 초기화 정보에 각각 응답하여 다수의 제어펄스가 각각 서로 다른 시점에서 토글링하도록 제어하는 펄스 생성부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 출력 데이터에 대응하며 제1 클록에 동기화된 어드레스 신호의 값에 따라 그 값이 조절되는 제1 초기화 정보를 생성하는 단계; 상기 제1 초기화 정보를 제2 클록에 동기화 시켜 제2 초기화 정보로서 출력하는 단계; 및 상기 제2 초기화 정보 및 상기 제2 클록에 응답하여 그 토글링 시점이 조절되는 제어펄스를 생성하는 단계를 포함하는 반도체 장치의 동작방법의 동작방법을 제공한다.
전술한 본 발명은 병렬로 입력되는 다수의 출력 데이터를 버스트 랭스(Burst Length)만큼 직렬화하여 출력할 때, 직렬화되는 순서를 정하는 버스트 오더링(Burst Ordering) 동작을 지원하는 효과가 있다.
또한, 버스트 오더링(Burst Ordering) 동작을 지원하는 과정에서 도메인 크로싱 동작이 수행되는 시점이 버스트 오더링(Burst Ordering) 초기화 정보 생성동작이 수행되는 시점보다 더 뒤쪽이 되도록 함으로써 PVT(Process, Voltage, Temperature)변동과 상관없이 안정적으로 버스트 오더링(Burst Ordering) 동작을 지원하는 효과가 있다.
도 1은 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치의 구성을 도시한 블록 다이어그램이다.
도 2는 PVT(Process, Voltage, Temperature) 변동과 상관없이 안정적인 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치의 구성을 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치의 구성을 도시한 블록 다이어그램이다.
도 1을 참조하면, 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치는, 도메인 크로싱부(120)와, 초기화 정보 생성부(100)와, 펄스 생성부(140)와, 데이터 전달부(160)를 포함하여 구성된다.
그리고, 제1 클록(1ST_CLK)은 외부에서 인가되는 시스템 클록이 내부의 설정된 동작에 의해 지연된 클록이고, 제2 클록(2ND_CLK)은 외부에서 인가되는 시스템 클록과 동일한 에지를 가지도록 설정된 내부클록이다.
즉, 제1 클록(1ST_CLK)은, 외부에서 시스템 클록이 인가된 뒤 반도체 장치의 내부동작에 의해 설정된 지연량만큼 지연된 클록으로써, 실질적으로 시스템 클록과는 서로 다른 시점에서 에지가 형성될 것이다. 하지만, 제2 클록(2ND_CLK)은, 외부에서 인가되는 시스템 클록과 동일한 시점에서 에지가 형성되도록 반도체 장치 내부에서 생성되거나 반도체 장치 외부에서 입력되는 클록일 수 있다. 제2 클록(2ND_CLK)의 대표적인 예시는 일반적인 DDR SDRAM에 많이 사용되는 지연고정루프(DLL) 클록이 될 것이다.
도메인 크로싱부(120)는, 다수의 출력 데이터(OUT_DATA[0:N])에 대응하며 제1 클록(1ST_CLK)에 동기화되어 인가되는 다수의 제1 어드레스 신호(ADDRESS1[0:M])를 제2 클록(2ND_CLK)에 동기화시켜 다수의 제2 어드레스 신호(ADDRESS2[0:M])로서 출력한다.
구체적으로, 도메인 크로싱부(120) 내부에는, 다수의 파이프 래치(PIPE LATCH[0:M])가 포함되어 있으며, 각각의 파이프 래치(PIPE LATCH[0:M])로 다수의 제1 어드레스 신호(ADDRESS1[0:M])가 인가되는 시점은 제1 클록(1ST_CLK)이 토글링하는 시점이 된다. 이렇게, 다수의 파이프 래치(PIPE LATCH[0:M])로 입력된 다수의 제1 어드레스 신호(ADDRESS1[0:M])는 래치되어 있다가 제2 클록(2ND_CLK)이 토글링하는 시점에서 다수의 제2 어드레스 신호(ADDRESS2[0:M])로서 다수의 파이프 래치(PIPE LATCH[0:M])에서 출력된다.
이와 같은, 도메인 크로싱부(120)의 동작을 통해 제1 클록(1ST_CLK) 도메인 영역에 속한 다수의 제1 어드레스 신호(ADDRESS1[0:M])가 제2 클록(2ND_CLK) 도메인 영역에 속한 다수의 제2 어드레스 신호(ADDRESS2[0:M])로서 도메인 크로싱되어 출력될 수 있다.
초기화 정보 생성부(100)는, 도메인 크로싱부(120)의 동작으로 인해 제2 클록(2ND_CLK) 도메인 영역에 속한 다수의 제2 어드레스 신호(ADDRESS2[0:M])의 값에 따라 그 값이 조절되는 다수의 초기화 정보(INITIAL_INFO[0:N])를 생성한다.
구체적으로, 초기화 정보 생성부(100)에서는 다수의 제2 어드레스 신호(ADDRESS2[0:M])에 다수의 연산을 각각 수행하여 다수의 초기화 정보(INITIAL_INFO[0:N])를 생성한다.
예컨대, 다수의 제2 어드레스 신호(ADDRESS2[0:M]) 중 첫 번째 제2 어드레스 신호(ADDRESS2[0])를 반전한 값(ADDRESS2[0]#)과 두 번째 제2 어드레스 신호(ADDRESS2[1])를 반전한 값(ADDRESS2[1]#)을 논리곱 연산하여 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 첫 번째 초기화 정보(INITIAL_INFO[0])의 값을 결정한다. 또한, 다수의 제2 어드레스 신호(ADDRESS2[0:M]) 중 첫 번째 제2 어드레스 신호(ADDRESS2[0])의 값과 두 번째 제2 어드레스 신호(ADDRESS2[1])를 반전한 값(ADDRESS2[1]#)을 논리곱 연산하여 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 두 번째 초기화 정보(INITIAL_INFO[1])의 값을 결정한다. 또한, 다수의 제2 어드레스 신호(ADDRESS2[0:M]) 중 첫 번째 제2 어드레스 신호(ADDRESS2[0])를 반전한 값(ADDRESS2[0]#)과 두 번째 제2 어드레스 신호(ADDRESS2[1])의 값을 논리곱 연산하여 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 세 번째 초기화 정보(INITIAL_INFO[2])의 값을 결정한다. 또한, 다수의 제2 어드레스 신호(ADDRESS2[0:M]) 중 첫 번째 제2 어드레스 신호(ADDRESS2[0])의 값과 두 번째 제2 어드레스 신호(ADDRESS2[1])의 값을 논리곱 연산하여 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 네 번째 초기화 정보(INITIAL_INFO[3])의 값을 결정한다.
펄스 생성부(140)는, 제2 클록(2ND_CLK) 도메인에서 동작하며, 다수의 초기화 정보(INITIAL_INFO[0:N])에 각각 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])가 각각 서로 다른 시점에서 토글링하도록 제어한다.
구체적으로, 펄스 생성부(140)에는, 제2 클록(2ND_CLK) 도메인에서 동작하는 체인 형태로 접속된 다수의 플립플롭을 각각 포함하는 다수의 펄스 출력부(DFF CHAIN[0:N])가 구비된다. 이때, 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각은, 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 어느 하나의 초기화 정보에 응답하여 내부에 포함된 다수의 플립플롭 중 어느 하나의 플립플롭에서 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 어느 하나의 펄스를 출력한다.
예컨대, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 첫 번째 펄스 출력부(DFF CHAIN[0])는 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 첫 번째 초기화 정보(INITIAL_INFO[0])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])를 출력한다. 또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 세 번째 펄스 출력부(DFF CHAIN[2])는 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 세 번째 초기화 정보(INITIAL_INFO[2])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 세 번째 버스트 오더링 펄스(BURST_ORDER[2])를 출력한다. 또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 여섯 번째 펄스 출력부(DFF CHAIN[5])는 다수의 초기화 정보(INITIAL_INFO[0:N]) 중 여섯 번째 초기화 정보(INITIAL_INFO[5])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])를 출력한다.
또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭은 버스트 옵션 - 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값을 의미함 - 에 따라 실제 동작하는 플립플롭의 개수가 변경될 수 있다.
예컨대, 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값이 '8'이 되는 경우 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭 중 순서대로 8개의 플립플롭만 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 생성하는 동작에 사용되고, 나머지 플립플롭은 사용되지 않는다. 따라서, 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 통해 순서를 정할 수 있는 다수의 출력 데이터(OUT_DATA[0:N])의 개수는 최대 8개가 된다. 마찬가지로, 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값이 '4'이 되는 경우 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭 중 순서대로 4개의 플립플롭만 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 생성하는 동작에 사용되고, 나머지 플립플롭은 사용되지 않는다. 따라서, 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 통해 순서를 정할 수 있는 다수의 출력 데이터(OUT_DATA[0:N])의 개수는 최대 4개가 된다.
이와 같이 생성되는 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])는, 각각 토글링되는 타이밍이 다수의 초기화 정보(INITIAL_INFO[0:N])에 따라 각각 조절될 수 있다.
예컨대, 첫 번째 초기화 정보(INTIAL_INFO[0])와 세 번째 초기화 정보(INTIAL_INFO[2])의 값에 따라 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])가 세 번째 버스트 오더링 펄스(BURST_ORDER[2])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있고, 첫 번째 초기화 정보(INTIAL_INFO[0])와 여섯 번째 초기화 정보(INTIAL_INFO[5])의 값에 따라 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])가 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있으며, 세 번째 초기화 정보(INTIAL_INFO[2])와 여섯 번째 초기화 정보(INTIAL_INFO[5])의 값에 따라 세 번째 버스트 오더링 펄스(BURST_ORDER[2])가 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있다.
따라서, 다수의 초기화 정보(INITIAL_INFO[0:N])의 값을 조절하는 동작을 통해 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])가 각각 토글링되는 시점을 조절하는 것이 가능하며, 반도체 장치의 버스트 랭스(Burst Length) 크기에 해당하는 만큼 출력되어야 하는 데이터들에 대에 그 출력순서를 지정해주는 동작을 설정하는 것이 가능하다.
전술한 도 1에 도시된 것과 같은 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치에서는, 도메인 크로싱부(120)에서 출력되는 다수의 제2 어드레스 신호(ADDRESS2[0:M])와 데이터 전달부(160)로 인가되는 다수의 초기화 정보(INITIAL_INFO[0:N])가 모두 제2 클록(2ND_CLK)에 응답하여 동작하게 된다는 것을 알 수 있다.
이때, 데이터 전달부(160)로 제2 클록(2ND_CLK)에 응답하여 동작을 시작하기 전에 다수의 초기화 정보(INITIAL_INFO[0:N])의 값이 확정되어 있어야 데이터 전달부(160)가 정상적으로 동작할 수 있다.
즉, 도메인 크로싱부(120)에서 제2 클록(2ND_CLK)에 응답하여 다수의 제2 어드레스 신호(ADDRESS2[0:M])를 출력시키는 시점부터 데이터 전달부(160)가 제2 클록(2ND_CLK)에 응답하여 동작을 시작하는 시점까지 그 마진(margin)이 거의 존재하지 않음에도 불구하고, 그 사이에 초기화 정보 생성부(100)의 동작이 완료되어야 하는 제약이 존재할 수 있다.
물론, 초기화 정보 생성부(100)에서 수행되는 다수의 연산은 매운 단순한 연산이므로 빠르게 수행되는 것이 가능하지만, 반도체 장치가 보다 더 고속으로 동작하고, 보다 더 저전압으로 동작하는 환경이 되거나 PVT(Process, Voltage, Temperature) 변동으로 도메인 크로싱부(120)와 데이터 전달부(160) 사이의 동작마진이 적어지면 적어질수록 초기화 정보 생성부(100)의 동작시간으로 인해 데이터 전달부(160)가 오동작할 확률이 높아질 수 있다.
도 2는 PVT(Process, Voltage, Temperature) 변동과 상관없이 안정적인 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치의 구성을 도시한 블록 다이어그램이다.
도 2를 참조하면, PVT(Process, Voltage, Temperature) 변동과 상관없이 안정적인 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치는, 초기화 정보 생성부(200)와, 도메인 크로싱부(220)와, 펄스 생성부(240)와, 데이터 전달부(260)를 포함하여 구성된다.
그리고, 제1 클록(1ST_CLK)은 외부에서 인가되는 시스템 클록이 내부의 설정된 동작에 의해 지연된 클록이고, 제2 클록(2ND_CLK)은 외부에서 인가되는 시스템 클록과 동일한 에지를 가지도록 설정된 내부클록이다.
즉, 제1 클록(1ST_CLK)은, 외부에서 시스템 클록이 인가된 뒤 반도체 장치의 내부동작에 의해 설정된 지연량만큼 지연된 클록으로써, 실질적으로 시스템 클록과는 서로 다른 시점에서 에지가 형성될 것이다. 하지만, 제2 클록(2ND_CLK)은, 외부에서 인가되는 시스템 클록과 동일한 시점에서 에지가 형성되도록 반도체 장치 내부에서 생성되거나 반도체 장치 외부에서 입력되는 클록일 수 있다. 제2 클록(2ND_CLK)의 대표적인 예시는 일반적인 DDR SDRAM에 많이 사용되는 지연고정루프(DLL) 클록이 될 것이다.
초기화 정보 생성부(200)는, 다수의 출력 데이터(OUT_DATA[0:N])에 대응하며 제1 클록(1ST_CLK)에 동기화되어 인가되는 다수의 어드레스 신호(ADDRESS[0:M])의 값에 따라 그 값이 조절되는 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])를 생성한다.
구체적으로, 초기화 정보 생성부(200)에서는 다수의 어드레스 신호(ADDRESS[0:M])에 다수의 연산을 각각 수행하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])를 생성한다.
예컨대, 다수의 어드레스 신호(ADDRESS[0:M]) 중 첫 번째 어드레스 신호(ADDRESS[0])를 반전한 값(ADDRESS[0]#)과 두 번째 어드레스 신호(ADDRESS[1])를 반전한 값(ADDRESS[1]#)을 논리곱 연산하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N]) 중 첫 번째 제1 초기화 정보(INITIAL_INFO1[0])의 값을 결정한다. 또한, 다수의 어드레스 신호(ADDRESS[0:M]) 중 첫 번째 어드레스 신호(ADDRESS[0])의 값과 두 번째 어드레스 신호(ADDRESS[1])를 반전한 값(ADDRESS[1]#)을 논리곱 연산하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N]) 중 두 번째 제1 초기화 정보(INITIAL_INFO1[1])의 값을 결정한다. 또한, 다수의 어드레스 신호(ADDRESS[0:M]) 중 첫 번째 어드레스 신호(ADDRESS[0])를 반전한 값(ADDRESS[0]#)과 두 번째 어드레스 신호(ADDRESS[1])의 값을 논리곱 연산하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N]) 중 세 번째 제1 초기화 정보(INITIAL_INFO1[2])의 값을 결정한다. 또한, 다수의 어드레스 신호(ADDRESS[0:M]) 중 첫 번째 어드레스 신호(ADDRESS[0])의 값과 두 번째 어드레스 신호(ADDRESS[1])의 값을 논리곱 연산하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N]) 중 네 번째 제1 초기화 정보(INITIAL_INFO1[3])의 값을 결정한다.
도메인 크로싱부(220)는, 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])를 제2 클록(2ND_CLK) 도메인 영역에서 크로싱시켜 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])로서 출력한다.
구체적으로, 도메인 크로싱부(220) 내부에는, 다수의 파이프 래치(PIPE LATCH[0:M])가 포함되어 있으며, 각각의 파이프 래치(PIPE LATCH[0:M])로 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])가 인가되는 시점은 제1 클록(1ST_CLK)이 토글링하는 시점이 된다. 이렇게, 다수의 파이프 래치(PIPE LATCH[0:M])로 입력된 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])는 래치되어 있다가 제2 클록(2ND_CLK)이 토글링하는 시점에서 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])로서 다수의 파이프 래치(PIPE LATCH[0:M])에서 출력된다.
이와 같은, 도메인 크로싱부(220)의 동작을 통해 제1 클록(1ST_CLK) 도메인 영역에 속한 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])가 제2 클록(2ND_CLK) 도메인 영역에 속한 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])로서 도메인 크로싱되어 출력될 수 있다.
펄스 생성부(240)는, 제2 클록(2ND_CLK) 도메인에서 동작하며, 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])에 각각 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])가 각각 서로 다른 시점에서 토글링하도록 제어한다.
구체적으로, 펄스 생성부(240)에는, 제2 클록(2ND_CLK) 도메인에서 동작하는 체인 형태로 접속된 다수의 플립플롭을 각각 포함하는 다수의 펄스 출력부(DFF CHAIN[0:N])가 구비된다. 이때, 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각은, 다수의 제2 초기화 정보(INTIAL_INFO2[0:N]) 중 어느 하나의 제2 초기화 정보에 응답하여 내부에 포함된 다수의 플립플롭 중 어느 하나의 플립플롭에서 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 어느 하나의 펄스를 출력한다.
예컨대, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 첫 번째 펄스 출력부(DFF CHAIN[0])는 다수의 제2 초기화 정보(INTIAL_INFO2[0:N]) 중 첫 번째 제2 초기화 정보(INTIAL_INFO2[0])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])를 출력한다. 또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 세 번째 펄스 출력부(DFF CHAIN[2])는 다수의 제2 초기화 정보(INTIAL_INFO2[0:N]) 중 세 번째 제2 초기화 정보(INTIAL_INFO2[2])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 세 번째 버스트 오더링 펄스(BURST_ORDER[2])를 출력한다. 또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 중 여섯 번째 펄스 출력부(DFF CHAIN[5])는 다수의 제2 초기화 정보(INTIAL_INFO2[0:N]) 중 여섯 번째 제2 초기화 정보(INTIAL_INFO2[5])에 응답하여 다수의 버스트 오더링 펄스(BURST_ORDER[0:N]) 중 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])를 출력한다.
또한, 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭은 버스트 옵션 - 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값을 의미함 - 에 따라 실제 동작하는 플립플롭의 개수가 변경될 수 있다.
예컨대, 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값이 '8'이 되는 경우 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭 중 순서대로 8개의 플립플롭만 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 생성하는 동작에 사용되고, 나머지 플립플롭은 사용되지 않는다. 따라서, 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 통해 순서를 정할 수 있는 다수의 출력 데이터(OUT_DATA[0:N])의 개수는 최대 8개가 된다. 마찬가지로, 버스트 랭스(Burst Length : BL) 또는 버스트 촙(Burst Chop) 값이 '4'이 되는 경우 다수의 펄스 출력부(DFF CHAIN[0:N]) 각각에 포함된 다수의 플립플롭 중 순서대로 4개의 플립플롭만 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 생성하는 동작에 사용되고, 나머지 플립플롭은 사용되지 않는다. 따라서, 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])를 통해 순서를 정할 수 있는 다수의 출력 데이터(OUT_DATA[0:N])의 개수는 최대 4개가 된다.
이와 같이 생성되는 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])는, 각각 토글링되는 타이밍이 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])에 따라 각각 조절될 수 있다.
예컨대, 첫 번째 제2 초기화 정보(INTIAL_INFO2[0])와 세 번째 제2 초기화 정보(INTIAL_INFO2[2])의 값에 따라 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])가 세 번째 버스트 오더링 펄스(BURST_ORDER[2])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있고, 첫 번째 제2 초기화 정보(INTIAL_INFO2[0])와 여섯 번째 제2 초기화 정보(INTIAL_INFO2[5])의 값에 따라 첫 번째 버스트 오더링 펄스(BURST_ORDER[0])가 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있으며, 세 번째 제2 초기화 정보(INTIAL_INFO2[2])와 여섯 번째 제2 초기화 정보(INTIAL_INFO2[5])의 값에 따라 세 번째 버스트 오더링 펄스(BURST_ORDER[2])가 여섯 번째 버스트 오더링 펄스(BURST_ORDER[5])보다 먼저 토글링할 수도 있지만 나중에 토글링될 수도 있다.
따라서, 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])의 값을 조절하는 동작을 통해 다수의 버스트 오더링 펄스(BURST_ORDER[0:N])가 각각 토글링되는 시점을 조절하는 것이 가능하며, 반도체 장치의 버스트 랭스(Burst Length) 크기에 해당하는 만큼 출력되어야 하는 데이터들에 대에 그 출력순서를 지정해주는 동작을 설정하는 것이 가능하다.
전술한 도 2에 도시된 것과 같은 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치에서는, 제2 클록(2ND_CLK)에 응답하여 동작하는 도메인 크로싱부(220)와 데이터 전달부(160)가 서로 인접하는 형태가 되는 것을 알 수 있다. 즉, 도메인 크로싱부(220)에서 출력되는 다수의 제2 초기화 정보(INTIAL_INFO2[0:N])가 직접적으로 데이터 전달부(260)로 입력된다.
이때, 다수의 어드레스 신호(ADDRESS[0:M])에 다수의 연산을 수행하여 다수의 제1 초기화 정보(INITIAL_INFO1[0:N])를 생성하기 위한 구성요소인 초기화 정보 생성부(200)는 도메인 크로싱부(220) 앞쪽에 위치하도록 한다.
이렇게, 초기화 정보 생성부(200)가 도메인 크로싱부(220) 앞쪽에 위치하도록 구성을 설정함으로써, 초기화 정보 생성부(200)에서 다수의 연산을 수행하기 위한 시간을 충분히 여유있게 가져갈 수 있게 된다.
즉, 도 1에서와 같이 초기화 정보 생성부(100)가 도메인 크로싱부(120)와 데이터 전달부(140) 사이에 배치되는 경우 초기화 정보 생성부(100)의 동작에 걸리는 시간이 거의 제로(0)에 가깝게 유지되어야만 정상적인 동작이 가능하다는 제약이 있을 수 있다. 하지만, 도 2에서와 같이 초기화 정보 생성부(200)가 도메인 크로싱부(220) 앞쪽에 위치하여 도메인 크로싱부(220)와 데이터 전달부(240) 사이에 아무런 구성요소도 존재하지 않는 상태가 되면, 초기화 정보 생성부(200)의 동작시간은 도메인 크로싱부(220)와 데이터 전달부(240)의 동작에 아무런 영향도 끼치지 않는 상태가 되므로 초기화 정보 생성부(200)의 동작시간을 충분히 길게 가져가더라도 반도체 장치의 버스트 오더링(Burst Ordering) 동작을 정상적으로 수행하는 것이 가능하다.
이렇게, 도 2에 도시된 버스트 오더링(Burst Ordering) 동작을 지원하는 반도체 장치에서는, 초기화 정보 생성부(200)의 동작이 도메인 크로싱부(220)와 데이터 전달부(260)의 동작에 영향을 미치지 않는 형태가 되기 때문에, 반도체 장치가 보다 더 고속으로 동작하고, 보다 더 저전압으로 동작하는 환경이 되거나 PVT(Process, Voltage, Temperature) 변동이 발생한다고 하여도 데이터 전달부(260)는 정상적으로 동작할 수 있다.
예컨대, 반도체 장치의 동작속도가 2.4Gbps이고, 전원전압(VDD) 레벨 0.95V이며, SS(Slow Slow)상태의 PVT(Process, Voltage, Temperature) 조건을 갖는 DDR4 SDRAM이라고 가정하면, 도 1에 도시된 버스트 오더링(Burst Ordering)을 지원하는 구성에서는 데이터 전달부(160)가 오동작하지만, 도 2에 도시된 버스트 오더링(Burst Ordering)을 지원하는 구성에서는 데이터 전달부(260)가 정상적인 동작을 하게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 병렬로 입력되는 다수의 출력 데이터(OUT_DATA[0:N])를 버스트 랭스(Burst Length)만큼 직렬화하여 출력할 때, 직렬화되는 순서를 정하는 버스트 오더링(Burst Ordering) 동작을 지원할 수 있다.
또한, 버스트 오더링(Burst Ordering) 동작을 지원하는 과정에서 도메인 크로싱 동작이 수행되는 시점이 버스트 오더링(Burst Ordering) 초기화 정보 생성동작이 수행되는 시점보다 더 뒤쪽이 되도록 함으로써 PVT(Process, Voltage, Temperature)변동과 상관없이 안정적으로 버스트 오더링(Burst Ordering) 동작을 지원할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 병렬 입력되는 다수의 출력 데이터(OUT_DATA[0:N])가 직렬화될 때 그 순서를 정하는 버스트 오더링(Burst Ordering) 동작에 대해 주로 설명되었지만, 하나의 출력 데이터(OUT_DATA)가 출력될 때 그 시점을 클록을 기준으로 조절하는 구성이나 동작도 본 발명의 범주에 포함될 수 있다.
그리고, 전술한 실시예에서는 병렬 입력되는 다수의 출력 데이터(OUT_DATA[0:N])가 오직 한 단계로 직렬화될 때 그 순서를 정하는 버스트 오더링(Burst Ordering) 동작에 대해 주로 설명되었지만, 병렬 입력되는 다수의 출력 데이터(OUT_DATA[0:N])가 두 단계 또는 그 이상의 단계로 직렬화될 때 그 순서를 각각 정하는 버스트 오더링(Burst Ordering) 동작도 본 발명의 범주에 포함될 수 있다. 예컨대, 병렬 입력되는 다수의 출력 데이터(OUT_DATA[0:N])는 제1 클록(1ST_CLK)의 제1 에지에 대응하는 제1 그룹의 출력 데이터(OUT_DATA[0:R])와 제1 클록(1ST_CLK)의 제2 에지에 대응하는 제2 그룹의 출력 데이터(OUT_DATA[R+1:N])로 나뉘어지고, 그에 따라, 제2 클록(2ND_CLK)의 제1 에지에 대응하여 직렬화될 때 그 순서를 각각 정하는 첫 번째 버스트 오더링(Burst Ordering) 동작과, 제2 클록(2ND_CLK)의 제2 에지에 대응하여 직렬화될 때 그 순서를 각각 정하는 두 번째 버스트 오더링(Burst Ordering) 동작이 함께 이루어지는 구성도 본 발명의 범주에 포함될 수 있다.
100, 200 : 초기화 생성부 120, 220 : 도메인 크로싱부
140, 240 : 펄스 생성부 160, 260 : 데이터 전달부

Claims (20)

  1. 제1 클록 도메인 영역에서 동작하며, 출력 데이터에 대응하는 어드레스 신호의 값에 따라 그 값이 조절되는 제1 초기화 정보를 생성하는 초기화 정보 생성부;
    상기 제1 초기화 정보를 제2 클록 도메인 영역에서 크로싱시켜 제2 초기화 정보로서 출력하는 도메인 크로싱부; 및
    상기 제2 클록 도메인 영역에서 동작하며, 상기 제2 초기화 정보에 응답하여 제어펄스의 토글링 시점이 조절되는 펄스 생성부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    입력노드를 통해 인가되는 상기 출력 데이터를 상기 제어펄스가 토글링하는 것에 응답하여 출력노드로 전달하는 데이터 전달부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 초기화 정보 생성부는,
    상기 어드레스 신호에 다수의 연산을 수행하여 상기 제1 초기화 정보를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 도메인 크로싱부는,
    상기 제1 클록에 응답하여 상기 제1 초기화 정보를 입력받아 래치하며, 래치된 상기 제1 초기화 정보를 상기 제2 클록에 응답하여 상기 제2 초기화 정보로서 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 펄스 생성부는,
    상기 제2 클록 도메인에서 동작하는 체인 형태로 접속된 다수의 플립플롭을 구비하며,
    상기 제2 초기화 정보에 따라 상기 다수의 플립플롭 중 어느 하나의 플립플롭에서 상기 제어펄스를 생성하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    버스트 옵션 - 버스트 랭스(Burst Length) 또는 버스트 촙(Burst Chop)의 값을 의미함 - 에 따라 상기 다수의 플립플롭 중 실제 동작하는 플립플롭의 개수가 설정되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 클록은 외부에서 인가되는 시스템 클록이 내부의 설정된 동작에 의해 지연된 클록이고,
    상기 제2 클록은 상기 시스템 클록과 동기화된 에지를 가지도록 설정된 내부클록인 것을 특징으로 하는 반도체 장치.
  8. 제1 클록 도메인 영역에서 동작하며, 다수의 출력 데이터에 대응하는 다수의 어드레스 신호의 값에 따라 그 값이 조절되는 다수의 제1 초기화 정보를 생성하는 초기화 정보 생성부;
    상기 다수의 제1 초기화 정보를 제2 클록 도메인 영역에서 크로싱시켜 다수의 제2 초기화 정보로서 출력하는 도메인 크로싱부; 및
    상기 제2 클록 도메인 영역에서 동작하며, 상기 다수의 제2 초기화 정보에 각각 응답하여 다수의 제어펄스가 각각 서로 다른 시점에서 토글링하도록 제어하는 펄스 생성부
    를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    다수의 입력노드를 통해 병렬로 인가되는 상기 다수의 출력 데이터를 상기 다수의 제어펄스 각각이 토글링하는 것에 응답하여 하나의 출력노드로 직렬화하여 전달하는 다수의 데이터 전달부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 초기화 정보 생성부는,
    상기 다수의 어드레스 신호에 다수의 연산을 각각 수행하여 상기 다수의 제1 초기화 정보를 생성하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 도메인 크로싱부는,
    상기 제1 클록에 응답하여 상기 다수의 제1 초기화 정보를 병렬로 입력받아 각각 래치하며, 래치된 상기 다수의 제1 초기화 정보를 상기 제2 클록에 응답하여 상기 다수의 제2 초기화 정보로서 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 펄스 생성부는,
    상기 제2 클록 도메인에서 동작하는 체인 형태로 접속된 다수의 플립플롭을 각각 포함하는 다수의 펄스 출력부를 구비하며,
    상기 다수의 펄스 출력부 각각은,
    상기 다수의 제2 초기화 정보 중 어느 하나의 제2 초기화 정보에 응답하여 내부에 포함된 다수의 플립플롭 중 어느 하나의 플립플롭에서 상기 다수의 제어펄스 중 어느 하나의 펄스를 출력하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    버스트 옵션 - 버스트 랭스(Burst Length) 또는 버스트 촙(Burst Chop)의 값을 의미함 - 에 따라 상기 다수의 펄스 출력부 각각에 포함된 상기 다수의 플립플롭 중 실제 동작하는 플립플롭의 개수가 설정되는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 제1 클록은 외부에서 인가되는 시스템 클록이 내부의 설정된 동작에 의해 지연된 클록이고,
    상기 제2 클록은 상기 시스템 클록과 동기화된 에지를 가지도록 설정된 내부클록인 것을 특징으로 하는 반도체 장치.
  15. 출력 데이터에 대응하며 제1 클록에 동기화된 어드레스 신호의 값에 따라 그 값이 조절되는 제1 초기화 정보를 생성하는 단계;
    상기 제1 초기화 정보를 제2 클록에 동기화 시켜 제2 초기화 정보로서 출력하는 단계; 및
    상기 제2 초기화 정보 및 상기 제2 클록에 응답하여 그 토글링 시점이 조절되는 제어펄스를 생성하는 단계
    를 포함하는 반도체 장치의 동작방법.
  16. 제15항에 있어서,
    입력노드를 통해 인가되는 상기 출력 데이터를 상기 제어펄스의 토글링 시점에서 출력노드로 전달하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  17. 제15항에 있어서,
    상기 제1 초기화 정보 생성단계는,
    상기 어드레스 신호에 다수의 연산을 수행하여 상기 제1 초기화 정보를 생성하는 것을 특징으로 하는 반도체 장치의 동작방법.
  18. 제15항에 있어서,
    상기 제2 초기화 정보로서 출력하는 단계는,
    상기 제1 클록에 응답하여 상기 제1 초기화 정보를 입력받아 래치하는 단계; 및
    상기 래치하는 단계에서 래치된 상기 제1 초기화 정보를 상기 제2 클록에 응답하여 상기 제2 초기화 정보로서 출력하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  19. 제15항에 있어서,
    상기 제어펄스를 생성하는 단계는,
    초기화 동작시 상기 제2 초기화 정보에 대응하여 조절되는 횟수만큼 상기 제2 클록이 토글링하는 것에 응답하여 상기 제어펄스를 토글링시키는 것을 특징으로 하는 반도체 장치의 동작방법.
  20. 제15항에 있어서,
    상기 제1 클록은 외부에서 인가되는 시스템 클록이 내부의 설정된 동작에 의해 지연된 클록이고,
    상기 제2 클록은 상기 시스템 클록과 동기화된 에지를 가지도록 설정된 내부클록인 것을 특징으로 하는 반도체 장치의 동작방법.
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