KR100838365B1 - 데이터 정렬회로 및 정렬방법. - Google Patents

데이터 정렬회로 및 정렬방법. Download PDF

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Abstract

본 발명은 직렬로 입력되는 데이터를 병렬로 정렬하기 위한 데이터 정렬회로에 관한 것으로, 본 발명에 따른 데이터 정렬회로는, 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부; 및 상기 제1래치부로부터 출력되는 데이터를 상기 제1클럭보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭으로 래치해 병렬로 출력하는 제2래치부를 포함한다.
데이터 정렬, 클럭, 메모리장치

Description

데이터 정렬회로 및 정렬방법.{Circuit and Method for aligning data}
도 1은 직렬로 들어오는 데이터를 4개의 서로 다른 위상을 가지는 클럭이 래치하는 과정을 보여주는 도면.
도 2는 종래의 데이터 정렬회로의 구성도.
도 3은 본 발명에 따른 데이터 정렬회로의 일실시예 구성도.
도 4a,b,c는 도 3의 분주부(350)와 관계된 도면으로, 도 4a는 주파수를 변환하는 부분, 도 4b는 위상을 변환하는 부분, 도 4c는 분주부의 전체 동작을 도시한 도면.
도 5는 도 3의 데이터 정렬회로의 전체동작을 나타낸 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
320: 제1래치부 330: 제2래치부
340: 타이밍 조절부 350: 분주부
본 발명은 데이터 정렬회로에 관한 것으로, 더욱 상세하게는 직렬로 입력되는 데이터를 병렬로 정렬하는 기술에 관한 것이다.
각종 반도체 칩(chip) 간의 또는 칩 내부에서 데이터를 고속으로 처리하기 위해서는 일반적으로 직렬 인터페이스(serial interface)를 이용하여 데이터를 주고받게 된다. 그러면 칩 내의 수신단(receiver)에서는 이 직렬 데이터를 받아서 내부적으로 데이터를 병렬(parallel)로 정렬하여 사용하게 된다. 예를 들어, 반도체 메모리장치(DRAM)의 스펙(spec)에 명시되어 있는 4비트(bit) 프리패치(prefetch), 8비트 프리패치 등이 내부적으로 몇 개의 데이터를 병렬로 만들 지에 대한 정의에 해당한다.
일반적으로, 직렬로 입력되는 데이터를 4비트 이상 병렬로 정렬하기 위해서는 위상고정루프(PLL: Phase Locked Loop)에서 만들어진 4개의 서로 다른 위상을 가지는 클럭(4 phase clock)을 사용한다. 4개의 서로 다른 위상을 가지는 클럭을 사용하는 이유는 직렬로 들어온 데이터를 각각 래치하여 병렬화하기 위해서는 4개의 클럭이 필요하기 때문이다. 도 1은 직렬로 들어오는 데이터를 4개의 서로 다른 위상을 가지는 클럭(clk<0>, clk<1>, clk<2>, clk<3>)이 래치하는 과정을 보여주고 있다.
도 2는 종래의 데이터 정렬회로의 구성도이다.
종래의 데이터 정렬회로는, 버퍼(210)를 통해 데이터를 직렬로 입력받은 후 4개의 서로 다른 위상을 가지는 클럭(clk000, clk090, clk180, clk270)으로 이를 래치하여 데이터를 캐치한다. 그리고 각 래치(221, 222, 223, 224)에서 캐치된 데이터는 타이밍 조절부(230)에서 타이밍을 조절하여 데이터를 병렬로 출력한다.
예를 들어, 도면에 도시된 바와 같이 데이터 0,1,2,3(Data 0,1,2,3)이 직렬로 입력되면, 이 데이터를 각각의 래치(221, 222, 223, 224)에서 서로 다른 위상을 가지는 클럭(clk000, clk090, clk180, clk270)을 이용하여 래치하고, 래치된 데이터의 타이밍을 조절한 후에 데이터 0,1,2,3(Data 0,1,2,3)을 동시에 병렬로 출력한다.
이때, 4개의 서로 다른 위상을 가지는 클럭(clk00, clk090, clk180, clk270)은 일반적으로 위상고정루프(PLL)로부터 공급받게 된다.
상술한 바와 같이, 종래의 데이터 정렬회로는 직렬로 입력되는 데이터를 1:4로 병렬화(Parallelizing) 하기 위해 4개의 서로 다른 위상을 가지는 클럭을 사용한다. 여기서 1:4로 병렬화한다는 의미는 직렬로 입력되는 4개의 데이터를 정렬하여 병렬로 출력한다는 의미이다.(1개의 단자로 들어온 데이터를 4개의 단자로 출력) 이러한 경우 서로 다른 위상을 가지는 클럭의 주파수는 데이터의 주파수보다 낮은 것을 사용하게 되는데, 클럭은 주파수가 낮아질수록 지터의 특성이 안좋아지므로, 종래와 같은 방법을 사용할 경우 지터 특성에서 손해를 본다는 문제점이 있다.
또한, 종래와 같이 PLL에서 만들어진 4개의 서로 다른 위상을 가진 클럭을 PLL로부터 데이터 정렬회로까지 전달하는 과정에서 각 라인들 사이의 커플링 노이즈(coupling noise) 등으로 클럭 간의 스큐(skew)가 나빠진다는 문제점도 있다.
특히, 데이터 정렬회로를 사용하는 GDDR메모리장치에서는 32개 이상의 데이터를 병렬로 정렬하기도 하는데 이러한 경우에는 사용되는 클럭의 수, 클럭을 전달하기 위한 라인의 수도 많아지기 때문에 상술한 지터, 스큐 등에 있어서의 문제는 더욱 심각하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 정렬회로에서 데이터 정렬을 위해 여러 가지의 클럭이 사용되면서 생기는, 지터 스큐 등의 특성이 나빠지는 것을 개선하기 위한 것이다.
상술한 목적을 달성하기 위한 본 발명에 따른 데이터 정렬회로의 일실시예는, 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부; 및 상기 제1래치부로부터 출력되는 데이터를 상기 제1클럭보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭으로 래치해 병렬로 출력하는 제2래치부를 포함한다.
또한, 데이터를 1:4로 직-병렬 변환하는 경우(1개의 직렬단자로 입력된 데이터를 4개의 병렬단자로 출력), 본 발명에 따른 데이터 정렬회로의 일실시예는 외부에서 입력되는 클럭과 외부에서 입력되는 클럭을 반전한 반전클럭을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부; 및 상기 제1래치부로부터 출력 되는 데이터를 상기 클럭의 주파수보다 1/2배가 되는 주파수를 가지며 서로 다른 위상을 가지는 4개의 제2클럭을 이용하여 래치해 병렬로 출력하는 제2래치부를 포함한다.
또한, 본 발명에 따른 데이터 정렬방법의 일실시예는, 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭을 이용하여 직렬로 입력되는 데이터를 래치하는 제1단계; 및 상기 제1단계에서 래치된 데이터를 상기 제1클럭보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭으로 래치해 병렬로 출력하는 제2단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 데이터 정렬회로의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 데이터 정렬회로는, 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭(clk, clkb)을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부(320); 및 제1래치부(320)로부터 출력되는 데이터를 제1클럭(clk, clkb)보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭(clk <0>,<1>,<2>,<3>)으로 래치해 병렬로 출력하는 제2래치부(330)를 포함한다. 그리고 타이밍 조절부(340)는 제2래치부(330)에서 병렬화한 데이터의 타이밍을 조절해 정렬된(aligned) 데이터를 출력한다.
제1래치부(320)는 버퍼(310) 등을 통해 직렬로 입력되는 데이터를 처음으로 래치하는 곳으로, 서로 다른 위상을 가지며 동일한 주파수를 가지는 복수의 제1클럭을 이용해 데이터를 래치한다. 종래의 데이터 정렬회로에서는 데이터를 1:4로 병렬화(Parallelizing) 시키는 경우, 4개의 다른 위상을 가지는 클럭을 사용했다. 그러나 본 발명의 제1래치부는 데이터를 1:4로 래치하는 경우에도 4개의 클럭이 아닌 2개의 클럭만을 사용한다. 즉, 1:N으로 데이터를 병렬화 시키고자 할 경우 제1래치부(320)에서는 종래와 같이 N개의 클럭을 사용하지 않고 N보다 적은 수의 클럭을 사용한다. 이 경우(1:4) 제1래치부(320)에서 사용되는 제1클럭(clk, clkb)은 위상을 2가지만 가지면 되기 때문에 종래와 같이 낮은 주파수의 클럭을 사용할 필요가 없어진다. 따라서 낮은 주파수의 클럭을 사용함으로써 클럭의 지터(jitter) 특성이 나빠지는 문제점을 해결하는 것이 가능하다.
이러한 제1래치부(320)는 도면에 도시된 바와 같이, 제1클럭(clk, clkb)과 데이터를 입력받아 동작하는, 제1클럭(clk, clkb)과 동일한 수(도면에 도시된 실시예의 경우 2개)의 래치(321, 322)를 포함하여 구성될 수 있다.
제2래치부는(330) 제1래치부(320)로부터 출력되는 데이터를 제1클럭(clk, clkb)보다 낮은 주파수(즉, 긴 주기를 갖는 것을 의미한다)를 가지며 더 다양한 위상을 갖는 복수의 제2클럭(clk <0>,<1>,<2>,<3>)으로 래치해 병렬로 출력한다. 즉, 제2래치부(330)에서는 종래와 같이 1:N으로 데이터를 병렬화 하려고 할 때 N개의 클럭을 사용해 래치한다. 제2래치부(330)에서는 제1래치부(320)에서보다 더 다양한 위상을 가지는 제2클럭(clk <0>,<1>,<2>,<3>)을 사용해야 하기 때문에, 제2래치 부(330)가 사용하는 제2클럭(clk <0>,<1>,<2>,<3>)의 주파수는 낮아지지만, 바로 전단인 제1래치부(320)에서 래치된 결과를 이용하여 다시 래치하는 것이므로, 클럭의 지터(jitter) 특성이 조금 안좋아지더라도 제2래치부(330)에서는 그것이 문제가 되지는 않는다.
이러한 제2래치부(330)는 도면에 도시된 바와 같이, 제2클럭(clk <0>,<1>,<2>,<3>)과 제1래치부(320)에서 출력되는 데이터를 입력받아 동작하는 제2클럭(clk <0>,<1>,<2>,<3>)과 동일한 수의 래치(331, 332, 333,334)를 포함하여 구성될 수 있다.
본 발명에 따른 데이터 정렬회로는, PLL로부터 입력받은 제1클럭(clk, clkb)을 분주하여 제2클럭(clk <0>,<1>,<2>,<3>)을 생성하는 분주부(350)를 더 포함하는 것을 특징으로 할 수 있다. 이러한 경우, 종래와 같이 PLL로부터 4개(또는 N개)의 클럭을 입력받는 것이 아닌 2개(또는 N보다 작은수)의 클럭만을 전달받으면 된다. 따라서 클럭을 전달받기 위한 라인(line)의 수를 줄이는 것이 가능해진다. 이는 각 라인들 사이의 커플링 노이즈(coupling noise)로 인해 클럭의 스큐(skew)가 나빠지던 문제점을 해결해주며, 줄어든 라인 수로 인해 전체 회로의 면적을 줄이는 것이 가능하다는 장점도 있다.
타이밍 조절부(340)는 제2래치부(330)에서 이미 병렬화된 데이터의 타이밍을 맞춰주는 곳으로, 데이터의 딜레이를 조절해 병렬화된 데이터를 동시에 출력한다. 예를 들어, 직렬 데이터를 1:4로 병렬화할 경우 4개의 데이터를 동시에 출력한다. 타이밍 조절부(340)는 종래에 사용되던 타이밍 조절부(도 2의 230)와 동일하며, 본 발명에서 새롭게 추가된 부분이 아니므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a,b,c는 도 3의 분주부(350)와 관계된 도면으로, 도 4a는 주파수를 변환하는 부분, 도 4b는 위상을 변환하는 부분, 도 4c는 분주부의 전체 동작을 도시한 도면이다.
도 4a는 제1클럭(clk, clkb)을 이용하여 제1클럭(clk, clkb)의 주파수의 반이 되는 클럭인 clk2, clk2b를 생성하는 회로이다. 이는 잘 알려진 바와 같이 D플립플롭들(401, 402)과 인버터들(403, 404)의 조합으로 구성될 수 있으며, 그 입출력되는 클럭들(clk, clkb, clk2, clk2b)의 타이밍은 도 4c에 도시되어 있다.
도 4b는 도 4a에서 만들어진 clk2, clk2b를 이용하여 다양한 위상을 가지는 제2클럭(clk <0>,<1>,<2>,<3>)을 생성하는 회로이다. 다양한 위상을 가지는 제2클럭(clk <0>,<1>,<2>,<3>)은 각각 제1클럭(clk, clkb)과 clk2, clk2b를 논리조합하는 앤드게이트들(405, 406, 407, 408)을 포함하여 구성될 수 있으며, 앤드게이트(405, 406, 407, 408) 각각에 입출력되는 클럭들(clk, clkb, clk2, clk2b, clk 0,1,2,3)의 타이밍은 도 4c에 도시되어 있다.
도 5는 도 3의 데이터 정렬회로의 전체동작을 나타낸 타이밍도이다.
도면은 보면, 데이터 0,1,2,3,4,5,6,7이 순서대로 직렬로 입력되면 제1래치부에서는 제1클럭인 clk를 이용하여 0,2,4,6을, clkb를 이용하여 1,3,5,7을 래치한다.(latch output) 그 후 제2래치부에서 제2클럭인 clk<0>, clk<1>, clk<2>, clk<3>을 이용하여 데이터 0,1,2,3을 래치하고, 이를 타이밍 조절부에서 조절해 데 이터를 병렬로 정렬하여 출력한다. 1:4의 병렬화 과정을 도시하고 있으므로, 처음에 0,1,2,3이 병렬로 출력되고, 다시 4,5,6,7이 병렬로 출력된다.
도 3와 도 5를 다시 참조하여 본 발명에 따른 데이터 정렬방법을 살펴보면, 본 발명에서는 직렬로 입력되는 데이터를 병렬로 정렬하는 방법에 있어서, 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭(clk, clkb)을 이용하여 직렬로 입력되는 데이터를 래치하는 제1단계; 및 상기 제1단계에서 래치된 데이터를 상기 제1클럭(clk, clkb)보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭(clk<0>, <1>, <2>, <3>)으로 래치해 병렬로 출력하는 제2단계를 포함해 데이터를 정렬한다.
바람직하게는, 제1클럭(clk, clkb)을 분주하여 상기 제2클럭(clk<0>, <1>, <2>, <3>)을 생성하는 단계를 더 포함하여 실시될 수 있다.
또한, 상기 제2단계에서 병렬로 출력되는 데이터의 타이밍을 조절하여 정렬하는 제3단계를 더 포함하여 실시될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, 제1래치부에서 높은 주파수의 클럭을 사용하여 일차적으로 데이터를 래치하기 때문에 종래와 같이 낮은 주파수의 클럭을 사용함으로써 클럭의 지터(jitter) 특성이 나빠지는 문제점을 해결할 수 있다는 장점이 있다.
또한, PLL(Phase Locked Loop)등과 같은 외부의 회로로부터 클럭을 입력받을 때 종래보다 적은 수의 클럭을 입력받아도 되기 때문에 클럭을 전달하기 위한 라인(line)의 수를 줄이는 것이 가능해지며, 이는 각 라인들 사이의 커플링 노이즈(coupling noise)로 인해 클럭의 스큐(skew)가 나빠지는 문제점을 해결할 수 있으며, 줄어든 라인의 수로 인해 전체 회로의 면적을 줄이는 것이 가능해진다는 장점이 있다.

Claims (17)

  1. 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부; 및
    상기 제1래치부로부터 출력되는 데이터를 상기 제1클럭보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭으로 래치해 병렬로 출력하는 제2래치부
    를 포함하는 데이터 정렬회로.
  2. 제 1항에 있어서,
    상기 제2클럭은,
    상기 제1클럭보다 그 수가 더 많은 것을 특징으로 하는 데이터 정렬회로.
  3. 제 1항에 있어서,
    상기 제1클럭은,
    상기 데이터 정렬회로의 외부로부터 입력되는 클럭과 그 클럭을 반전한 클럭인 것을 특징으로 하는 데이터 정렬회로.
  4. 제 3항에 있어서,
    상기 제2클럭은,
    상기 제1클럭을 분주하여 생성되는 것을 특징으로 하는 데이터 정렬회로.
  5. 제 1항에 있어서,
    상기 제1래치부는,
    상기 제1클럭과 상기 데이터를 입력받아 동작하는, 상기 제1클럭과 동일한 수의 래치를 포함하여 구성되는 것을 특징으로 하는 데이터 정렬회로.
  6. 제 5항에 있어서,
    상기 제2래치부는,
    상기 제2클럭과 상기 제1래치부에서 출력되는 데이터를 입력받아 동작하는, 상기 제2클럭과 동일한 수의 래치를 포함하여 구성되는 것을 특징으로 하는 데이터 정렬회로.
  7. 제 4항에 있어서,
    상기 데이터 정렬회로는,
    상기 제1클럭을 분주하여 상기 제2클럭을 생성하기 위한 분주부를 더 포함하는 것을 특징으로 하는 데이터 정렬회로.
  8. 제 1항에 있어서,
    상기 데이터 정렬회로는,
    상기 제2래치부에서 출력되는 병렬 데이터의 타이밍을 조절하여 정렬하기 위한 타이밍 조절부를 더 포함하는 것을 특징으로 하는 데이터 정렬회로.
  9. 외부에서 입력되는 클럭과 외부에서 입력되는 클럭을 반전한 반전클럭을 이용하여 직렬로 입력되는 데이터를 래치해 출력하는 제1래치부; 및
    상기 제1래치부로부터 출력되는 데이터를 상기 클럭의 주파수보다 1/2배가 되는 주파수를 가지며 서로 다른 위상을 가지는 4개의 제2클럭을 이용하여 래치해 병렬로 출력하는 제2래치부
    를 포함하는 데이터 정렬회로.
  10. 제 9항에 있어서,
    상기 데이터 정렬회로는,
    상기 클럭과 상기 반전클럭을 분주하여 상기 제2클럭을 생성하기 위한 분주부를 더 포함하는 것을 특징으로 하는 데이터 정렬회로.
  11. 제 9항에 있어서,
    상기 제1래치부는 상기 데이터를 각각 상기 클럭과 상기 반전클럭에 래치하기 위한 두 개의 래치를 포함하며,
    상기 제2래치부는 상기 제1래치부로부터 출력되는 데이터를 각각 상기 4개의 제2클럭으로 래치하기 위한 4개의 래치를 포함하여 구성되는 것을 특징으로 하는 데이터 정렬회로.
  12. 제 9항에 있어서,
    상기 데이터 정렬회로는,
    상기 제2래치부에서 출력되는 병렬 데이터의 타이밍을 조절하여 정렬하기 위한 타이밍 조절부를 더 포함하는 것을 특징으로 하는 데이터 정렬회로.
  13. 제 10항에 있어서,
    상기 분주부는,
    상기 클럭과 상기 반전클럭을 이용하여 주파수가 1/2인 클럭을 만들어 내기 위한 복수의 D플립플롭; 및
    상기 D플립플롭의 출력 클럭의 위상을 조절하기 위한 복수의 앤드게이트
    를 포함하는 것을 특징으로 하는 데이터 정렬회로.
  14. 서로 다른 위상과 동일한 주파수를 가지는 복수의 제1클럭을 이용하여 직렬로 입력되는 데이터를 래치하는 제1단계; 및
    상기 제1단계에서 래치된 데이터를 상기 제1클럭보다 낮은 주파수를 가지며 더 다양한 위상을 갖는 복수의 제2클럭으로 래치해 병렬로 출력하는 제2단계
    를 포함하는 데이터 정렬방법.
  15. 제 14항에 있어서,
    상기 제1클럭은,
    외부로부터 입력되는 클럭과 그 클럭을 반전한 클럭인 것을 특징으로 하는 데이터 정렬회로.
  16. 제 15항에 있어서,
    상기 데이터 정렬방법은,
    상기 제1클럭을 분주하여 상기 제2클럭을 생성하는 단계를 더 포함하는 것을 특징으로 하는 데이터 정렬방법.
  17. 제 14항에 있어서,
    상기 데이터 정렬방법은,
    상기 제2단계에서 병렬로 출력되는 데이터의 타이밍을 조절하여 정렬하는 제3단계를 더 포함하는 것을 특징으로 하는 데이터 정렬방법.
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