KR101788257B1 - 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기 - Google Patents

동기화된 스트리밍 데이터 수집을 위한 디지털 수신기 Download PDF

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Abstract

본 발명은 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기에 관한 것으로서, 아날로그 데이터를 디지털 데이터로 변환하는 복수의 ADC(Analog Digital Converter), 상기 복수의 ADC가 각각 출력하는 채널 데이터를 기준 채널 클럭에 동기화되도록 지연시키고, 상기 지연된 각 채널 데이터를 공통클럭으로 래칭(latching)하는 ADC 데이터 동기화부, 클럭에 동기화된 수집시작 트리거를 생성하며, 상기 수집시작 트리거에 의해 상기 ADC 데이터 동기화부로부터 출력된 채널 데이터를 위상 데이터로 변환하여 저장하고, 저장 완료시 수집완료 트리거를 생성하여 프로세서로 전송하는 복수의 신호변환부, 상기 복수의 신호 변환부로부터 수집완료 트리거 수신하고, 필요시 해당 위상 데이터를 상기 신호 변환부로부터 로딩(loading)하는 프로세서를 포함한다.

Description

동기화된 스트리밍 데이터 수집을 위한 디지털 수신기{DIGITAL RECEIVER FOR COLLECTING OF SYNCHRONIZED STREAMING DATA}
본 발명은 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기에 관한 것으로서, 더욱 상세하게는 복수의 신호변환부가 구비된 디지털 수신기에서 신호변환부에 따라 나눠진 채널간 데이터를 동기화하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기에 관한 것이다.
일반적으로, 레이더는 주어진 성능하에서 최대한 먼 거리의 표적을 탐지하고 스캔단위의 탐지결과를 이용하여 여러 표적들을 추적하는 것이 그 기본 임무이다.
레이더는 대상 표적에 따라 대공탐지레이더, 해면탐색레이더, 그리고 전장 감시/통제 레이더 등으로 분류되며, 탐지거리에 따라 단거리 중/장거리 및 초장거리 레이더 등으로 구분되며, 탐지된 표적의 표적정보 추출능력에 따라 2차원(방위, 거리) 또는 3차원(방위, 거리, 고도) 레이더 등으로 구분된다.
이러한 레이더는 수신 신호를 처리하기 위하여 그 수신기에 입력되는 아날로그 신호를 디지털 신호로 변환하기 위한 ADC(Analog-to-Digital Converter)와 디지털 신호의 대역을 감소시키기 위한 DDC(Digital Down Converter) 등이 필요하다.
한편, 신호 측정을 위한 디지털수신기는 아날로그 신호를 디지털화하여 처리하는 장치로, 다수의 채널에 대한 신호를 처리하기 위해 다수의 ADC와 다수의 신호변환부를 포함한다. 여기서, 각 신호변환부는 각각 FPGA로 구현될 수 있다.
이러한 디지털 수신기는 다수의 FPGA가 프로세서로부터 신호 수집명령을 받아 개별적으로 수집명령을 인식하고 신호를 수집 및 전송한다.
이러한 다채널 환경에서의 여러 개의 FPGA를 이용하여 디지털 수신기를 구성하는 경우, FPGA에 따라 나눠진 채널간 데이터 동기화가 중요해지고 있다.
그러나, 종래의 디지털 수신기는 다수의 FPGA에서 사용되는 클럭이 프로세서와 동기화되지 않기 때문에, FPGA마다 수집명령을 인식하는 시점이 상이하여 채널간 데이터가 동기화되지 않은 문제가 있었다.
또한, 위상신호처리가 중요한 시스템에서는 비동기 데이터에 의해 위상 불연속 점이 생기는 문제가 있었다.
선행기술1: 한국공개특허 제10-2009-0116112호(2009.11.11. 공개)
본 발명의 목적은 복수의 신호변환부를 포함하는 디지털 수신기가 신호변환부에 따라 나눠진 채널간 데이터의 동기화를 가능하게 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기를 제공하는 것이다.
본 발명의 다른 목적은 다채널 환경에서 ADC의 종류에 상관없이 채널간 데이터를 동기화할 수 있는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기을 제공하는 것이다.
한편, 본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 기술적 과제가 포함될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 아날로그 데이터를 디지털 데이터로 변환하는 복수의 ADC(Analog Digital Converter), 상기 복수의 ADC가 각각 출력하는 채널 데이터를 기준 채널 클럭에 동기화되도록 지연시키고, 상기 지연된 각 채널 데이터를 공통클럭으로 래칭(latching)하는 ADC 데이터 동기화부, 클럭에 동기화된 수집시작 트리거를 생성하며, 상기 수집시작 트리거에 의해 상기 ADC 데이터 동기화부로부터 출력된 채널 데이터를 위상 데이터로 변환하여 저장하고, 저장 완료시 수집완료 트리거를 생성하여 프로세서로 전송하는 복수의 신호변환부, 상기 복수의 신호 변환부로부터 수집완료 트리거 수신하고, 필요시 해당 위상 데이터를 상기 신호 변환부로부터 로딩(loading)하는 프로세서를 포함하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기가 제공된다.
상기 ADC 데이터 동기화부는 FPGA(Field-programmable gate array)로 구현될 것수 있다.
상기 ADC 데이터 동기화부는, 공통 클럭을 생성하는 클럭 생성부, 상기 복수의 ADC가 각각 출력하는 채널 데이터를 기 설정된 기준채널의 클럭 기준으로 정렬하여, 상기 기준채널의 데이터와 다른 채널의 데이터간의 지연차를 각각 구하고, 각 채널 데이터를 해당 지연차만큼 각각 지연시켜, 상기 기준채널의 클럭에 동기화된 데이터를 출력하는 지연부, 상기 지연부에서 지연된 각 채널 데이터를 상기 클럭 생성부에서 생성된 공통클럭으로 래칭(latching)하는 래칭부를 포함할 수 있다.
상기 래칭부는 상기 ADC의 개수에 상응하는 개수로 구성되고, 각 래칭부는 각각 공통클럭에 대하여 하나의 데이터를 래치할 수 있다.
상기 복수의 신호변환부는 각각 FPGA(Field-programmable gate array)로 구현될 수 있다.
상기 신호변환부는, 상기 적어도 하나 이상의 ADC의 클럭에 동기화된 외부 클럭을 입력받아, 내부에서 사용하는 클럭을 생성 및 분배하는 제1 클럭분배부, 기설정된 타이밍 스케줄에 따라 상기 제1 클럭분배부로부터 전송된 클럭에 동기화된 수집시작 트리거 및 수집완료트리거를 생성하는 수집제어부, 상기 ADC로부터 입력받은 채널 데이터를 상기 제1 클럭분배부에서 분배된 클럭을 이용하여 래치(latch)하는 래치부, 상기 수집제어부로부터 전송된 수집 시작 트리거에 기초하여 상기 래치부에서 출력된 데이터를 위상 데이터로 변환하여 버퍼로 전송하는 변환부, 상기 변환부로부터 전송된 위상 데이터를 저장하는 버퍼, 상기 프로세서의 동작 클럭을 입력받아 상기 버퍼에 저장된 위상 데이터 로딩시 사용하는 클럭을 생성하는 제2 클럭분배부를 포함하되, 상기 래치부, 변환부 및 버퍼는 상기 연결된 ADC의 개수에 해당하는 개수가 구비될 수 있다.
상기 제1 클럭분배부는 입력받은 클럭을 래치부, 수집제어부 및 변환부로 전송하고, '클럭/Decimation수'의 클럭을 상기 변환부로 전송할 수 있다.
상기 수집제어부는 위상 데이터 수집을 위한 수집시작 트리거와 수집완료 트리거의 타이밍 스케줄을 설정하고, 상기 설정된 타이밍 스케줄에 따라 수집시작 트리거와 수집완료 트리거를 상기 제1 클럭분배부로부터 전송된 클럭에 동기화하여 생성할 수 있다.
상기 변환부는 상기 제1 클럭분배부로부터 전송된 클럭 및 '클럭/Decimation수'의 클럭에 근거하여 동작할 수 있다.
상기 변환부는 상기 래치부에서 출력된 데이터를 디지털 기저 대역 신호로 하향 변환하여 I(In-phase)/Q(Quadrature-phase) 데이터를 출력하는 DDC(Digital Down-Converter), 상기 DDC에서 출력된 I/Q데이터에 대해 FFT를 수행하는 FFT수단, 상기 수집 제어부로부터 수집 시작 트리거를 수신하는 시점의 FFT가 수행된 I/Q데이터를 위상 데이터로 변환하는 위상 데이터 생성수단을 포함할 수 있다.
각 신호변환부의 수집시작 트리거가 수신되는 시점의 I/Q 데이터 세트는 동기 데이터일 수 있다.
본 발명에 따르면, 프로세서에 의해서 수집시작 명령을 받지 않고, 각 신호변환부별로 수집시작 트리거를 생성함으로써, 채널간 데이터가 동기화할 수 있다.
또한, 다채널 환경에서의 복수의 신호변환부(FPGA)가 구비된 디지털 수신기에서 안정적인 위상 데이터를 수집할 수 있다.
또한, 복수의 ADC가 각각 출력하는 채널 데이터를 기준 채널 클럭에 동기화되도록 지연시킴으로써, 다채널 환경에서 ADC의 종류에 상관없이 채널간 데이터를 동기화할 수 있다.
또한, ADC마다 출력되는 클럭 중에 기준 채널에 해당하는 클럭만을 사용하기 때문에 채널간 데이터 동기화를 위한 로직이 간소해지는 효과가 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 실시예에 따른 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기의 구성을 개략적으로 나타낸 블럭도이다.
도 2는 도 1에 도시된 ADC 데이터 동기화부의 구성을 개략적으로 나타낸 블럭도이다.
도 3은 본 발명에 따른 지연부가 채널 데이터를 지연하는 방법을 설명하기 위한 예시도이다.
도 4는 본 발명에 따른 다채널 ADC의 출력 데이터를 설명하기 위한 예시도이다.
도 5는 본 발명에 따른 기준 채널 데이터와 다른 채널 데이터와의 지연차를 설명하기 위한 예시도이다.
도 6은 본 발명에 따른 기준채널의 클럭에 동기화된 데이터를 설명하기 위한 예시도이다.
도 7은 본 발명의 실시예에 따른 ADC 데이터 동기화부의 동작을 설명하기 위한 도면이다.
도 8은 도 1에 도시된 신호 변환부의 구성을 개략적으로 나타낸 블럭도이다.
도 9는 본 발명에 따른 수집시작 트리거 및 수집완료 트리거 생성을 위한 타이밍 스케줄을 설명하기 위한 도면이다.
도 10은 본 발명에 따른 디지털 수신기의 스트리밍 데이터 수집 방법을 설명하기 위한 도면이다.
도 11은 본 발명에 따른 신호변환부가 수집하는 데이터를 설명하기 위한 예시도이다.
도 12는 종래의 신호변환부가 수집하는 데이터를 설명하기 위한 예시도이다.
본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 '동기화된 스트리밍 데이터 수집을 위한 디지털 수신기'를 상세하게 설명한다. 설명하는 실시 예들은 본 발명의 기술 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로 이에 의해 본 발명이 한정되지 않는다. 또한, 첨부된 도면에 표현된 사항들은 본 발명의 실시 예들을 쉽게 설명하기 위해 도식화된 도면으로 실제로 구현되는 형태와 상이할 수 있다.
한편, 이하에서 표현되는 각 구성부는 본 발명을 구현하기 위한 예일 뿐이다. 따라서, 본 발명의 다른 구현에서는 본 발명의 사상 및 범위를 벗어나지 않는 범위에서 다른 구성부가 사용될 수 있다. 또한, 각 구성부는 순전히 하드웨어 또는 소프트웨어의 구성만으로 구현될 수도 있지만, 동일 기능을 수행하는 다양한 하드웨어 및 소프트웨어 구성들의 조합으로 구현될 수도 있다. 또한, 하나의 하드웨어 또는 소프트웨어에 의해 둘 이상의 구성부들이 함께 구현될 수도 있다.
또한, 어떤 구성요소들을 '포함'한다는 표현은, '개방형'의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.
이하의 디지털 수신기가 수신하는 데이터는 스트리밍 데이터일 수 있다.
도 1은 본 발명의 실시예에 따른 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기의 구성을 개략적으로 나타낸 블럭도이다.
도 1을 참조하면, 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기 (100)는 N개의 ADC로 구성된 ADC부(110), ADC 데이터 동기화부(150), M개의 신호변환부(120), 프로세서(130)를 포함한다.
ADC부(110)는 N개의 ADC가 각각의 채널을 구성하며, 전달된 아날로그 신호를 디지털 신호로 변환한다. 즉, N개의 ADC는 개별적으로 아날로그 신호를 샘플링(sampling)하여 클럭과 디지털 데이터를 출력한다. 이때, N개의 ADC로 구성된 N개의 채널에서 각기 다른 지연을 갖는 데이터가 출력된다.
예컨대, ADC1은 채널1 디지털 데이터, ADC2는 채널2 디지털 데이터,..., ADC(N)은 채널N 디지털 데이터를 출력한다.
ADC 데이터 동기화부(150)는 복수의 ADC가 각각 출력하는 채널 데이터를 기준 채널 클럭에 동기화되도록 지연시키고, 상기 지연된 각 채널 데이터를 공통클럭으로 래칭(latching)한다.
이러한 ADC 데이터 동기화부(150)는 FPGA(Field-programmable gate array)로 구현될 수 있다.
ADC 데이터 동기화부(150)에 대한 상세한 설명은 도 2를 참조하기로 한다.
각 신호 변환부(120)는 내부 클럭에 동기화된 수집시작 트리거를 생성하며, 수집시작 트리거에 의해 ADC 데이터 동기화부(150)로부터 출력된 수신한 디지털 데이터를 위상 데이터로 변환하여 저장하고, 저장 완료시 수집완료 트리거를 생성하여 프로세서(130)로 전송한다. 즉, 각 신호 변환부(120)는 ADC 데이터 동기화부(150)로부터 전송된 채널 데이터를 I/Q 데이터로 출력하고, 수집시작 트리거를 수신하는 시점의 스트리밍 I/Q 데이터를 위상 데이터로 변환하여 저장한다. 이때, 각 신호 변환부(120)의 I/Q 데이터 세트는 동일한 데이터일 수 있다.
이러한 신호 변환부(120)는 FPGA(Field-programmable gate array)로 구현될 수 있고, 그 개수는 ADC의 개수보다 작거나 같을 수 있다.
신호 변환부(120)에 대한 상세한 설명은 도 6을 참조하기로 한다.
프로세서(130)는 신호 변환부(120)로부터 수집완료 트리거가 수신되면, 해당 위상 데이터 필요 여부에 따라 위상 데이터를 읽어가거나, 필요 없을시 수집완료 트리거 신호를 무시할 수 있다.
프로세서(130)는 디지털 수신기(100)의 다양한 구성부들의 동작을 제어하는 구성으로, 적어도 하나의 연산 장치를 포함할 수 있는데, 여기서 상기 연산 장치는 범용적인 중앙연산장치(CPU), 특정 목적에 적합하게 구현된 프로그래머블 디바이스 소자(CPLD, FPGA), 주문형 반도체 연산장치(ASIC) 또는 마이크로 컨트롤러 칩일 수 있다.
이상 설명한 디지털 수신기(100) 내 각 구성의 경우 프로세서에 의해 실행되는 소프트웨어 모듈 또는 하드웨어 모듈 형태로 구현되거나, 내지는 소프트웨어 모듈과 하드웨어 모듈이 조합된 형태로도 구현될 수 있다.
이처럼, 프로세서에 의해 실행되는 소프트웨어 모듈, 하드웨어 모듈, 내지는 소프트웨어 모듈과 하드웨어 모듈이 조합된 형태는 하드웨어 시스템(예: 컴퓨터 시스템)으로 구현될 수 있을 것이다.
도 2는 도 1에 도시된 ADC 데이터 동기화부의 구성을 개략적으로 나타낸 블럭도, 도 3은 본 발명에 따른 지연부가 채널 데이터를 지연하는 방법을 설명하기 위한 예시도, 도 4는 본 발명에 따른 다채널 ADC의 출력 데이터를 설명하기 위한 예시도, 도 5는 본 발명에 따른 기준 채널 데이터와 다른 채널 데이터와의 지연차를 설명하기 위한 예시도, 도 6은 본 발명에 따른 기준채널의 클럭에 동기화된 데이터를 설명하기 위한 예시도, 도 7은 본 발명의 실시예에 따른 ADC 데이터 동기화부의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, ADC 데이터 동기화부(140)는 클럭 생성부(142), 지연부(144), 래칭부(146)를 포함한다.
클럭 생성부(142)는 ADC부(110)에서 출력되는 데이터를 동기화하기 위한 공통 클럭을 생성한다. 이때, 클럭 생성부(142)는 복수의 ADC에서 각각 출력되는 클럭, ADC의 샘플링을 위해 ADC로 입력되는 클럭, ADC들의 샘플링 클럭과 주파수가 동일한 클럭 등을 공통 클럭으로 생성할 수 있다.
즉, 클럭 생성부(142)는 외부에서 클럭을 입력받아 공통으로 사용하는 클럭을 생성한다. 이때, 외부에서 입력되는 클럭은 1번 ADC 채널의 클럭이 될 수도 있고, N개 ADC의 샘플링 클럭 중에 임의의 채널 클럭이 될 수도 있으며, ADC의 샘플링을 위해 외부의 클럭 생성기에서 생성되어 ADC로 직접 입력되는 클럭 등이 될 수 있다.
지연부(144)는 복수의 ADC가 각각 출력하는 채널 데이터를 기 설정된 기준채널 클럭에 동기화되도록 지연시킨다. 예를 들어, 1번 ADC(채널)의 클럭을 기준클럭으로 설정하면, 지연부(144)는 1번 채널 클럭에 다른 채널의 데이터를 동기화한다. 이를 위해 지연부(144)는 1번채널의 클럭에 맞게 2채널~N채널까지의 데이터에 지연차를 추가한다.
즉, 지연부(144)는 복수의 ADC가 각각 출력하는 채널 데이터 중에서 기준채널을 설정한다. 이때, 기준채널은 복수의 ADC가 각각 출력하는 채널 데이터 중에서 임의의 채널일 수 있다. 그런 후, 지연부(144)는 기준채널의 데이터와 다른 채널의 데이터를 각각 비교하여 각 채널별 지연차를 구한다. 이때, 지연부(144)는 복수의 ADC가 각각 출력하는 채널 데이터를 기준채널의 클럭 기준으로 정렬하여, 기준채널의 데이터와 다른 채널 데이터를 각각 비교하고, 그 비교결과에 의한 각 채널별 지연차를 구할 수 있다.
예를 들어, 1번 채널을 기준채널로 설정한 경우 지연차를 구하는 방법에 대해 래치 타이밍으로 설명하기로 한다.
1번 채널의 지연차(tDelay Data1)는 'tDelay Data1 = tData1 + (tData1 - tData1)'일 수 있다. 2번 채널의 지연차(tDelay Data2)는 'tDelay Data2 = tData2 + (tData1 - tData2)'일 수 있다. N번 채널의 지연차(tDelay Data(N))는 'tDelay Data(N) = tData (N) + (tData1 - tData (N))'일 수 있다.
지연부(144)는 각 채널 데이터를 구해진 지연차만큼 지연시킨다. 이때, 지연시킬 수 있는 레졸루션(resolution)은 지연로직에 사용하는 리소스(resource, gate 종류)에 따라 달라질 수 있고, xilinx에서 제공하는 primitive를 이용할 경우 클럭에 따라 달라질 수도 있다. 각 채널 데이터를 지연차만큼 지연시키면, 기준채널의 클럭에 동기화된 채널 데이터가 출력된다.
예를 들어, AND 게이트를 이용하여 지연모듈을 구성한 경우에 대해 설명하기로 한다. 이때, 각 AND 게이트는 t의 지연을 갖고, 데이터가 AND 게이트 1개를 지날때마다 t의 지연이 추가되며, t는 0.5ns라고 가정하기로 한다.
필요한 지연차가 2ns인 경우, 도 3의 (a)와 같이 4개의 AND 게이트를 직렬로 배치하여 원하는 값에 맞게 스위칭하여 사용할 수 있다.
또한, 필요한 지연차가 1ns인 경우, (b)와 같이 4개의 AND 게이트를 직렬로 배치하여 원하는 값에 맞게 스위칭하여 사용할 수 있다.
또한, 필요한 지연차가 5ns인 경우, 10개의 AND 게이트를 직렬로 배치하여 원하는 값에 맞게 스위칭하여 사용할 수 있다.
이렇게 각 채널 데이터에 지연차를 추가하면, 기준 채널 클럭에 동기화된 데이터를 얻을 수 있다.
예를 들어, 4개 ADC로 구성되고, 채널1이 기준채널이며, 채널2의 지연차 tDelay Data2, 채널3의 지연차 tDelay Data3, 채널4의 지연차 tDelay Data4인 경우에 대해 설명하기로 한다. 이 경우, 지연모듈(126)은 채널2 데이터를 tDelay Data2만큼 지연시키고, 채널3 데이터를 tDelay Data3만큼 지연시키며, 채널4 데이터를 tDelay Data4만큼 지연시킨다.
지연부(144)가 기준채널의 클럭에 맞게 지연하는 데이터에 대해 도 4 내지 도 6을 참조하여 설명하기로 한다.
도 4를 참조하면, ADC부(110)는 각 채널마다 클럭과 데이터를 출력한다. 이때, 각 채널의 데이터는 해당 채널의 클럭에 동기가 맞다. 즉, 1번 채널 데이터는 1번 채널 클럭에 동기화되고, 2번 채널 데이터는 2번 채널 클럭에 동기화되며, (N)번 채널 데이터는 (N)번 채널 클럭에 동기화된다.
그러나, 1번 채널을 기준으로 하면, 1번 채널의 데이터만 1번 채널 클럭에 동기화 되고, 나머지 채널 데이터는 동기화되지 않는다.
이러한 문제를 해결하기 위해, 지연부(144)는 ADC부(110)에서 출력된 채널 데이터들을 기준채널의 클럭에 동기화되도록 지연시킨다.
이를 위해 도 5와 같이 1번 채널을 기준채널로 설정하고, 도 4의 각 채널 데이터를 1번 채널 클럭 기준으로 정렬시킨다. 그러면, 1번 채널 클럭의 상승에지시 1번 채널(기준채널) 데이터와 다른 채널 데이터간에 지연차가 발생한다.
각 채널 데이터를 지연차만큼 지연시키면, 도 6과 같이 1번(기준)채널의 클럭에 동기화된 채널 데이터가 출력된다. 즉, 1번 채널 클럭의 상승 에지시 1번 채널 데이터와 다른 채널 데이터간에는 지연차가 발생하지 않는다.
이처럼 기준채널 클럭에 동기화된 데이터는 공통 클럭으로 렛치할 수 있는 타이밍으로 조절된 채널 데이터를 만들 수 있다.
래칭부(146)는 지연부(144)에서 기준채널 클럭에 맞게 지연된 데이터를 클럭 생성부(142)에서 생성된 공통 클럭으로 래칭(latching)한다. 즉, 래칭부(146)는 지연부(154)에서 지연된 각 채널의 데이터를 공통 클럭에 따라 래치하여, 공통클럭에 동기화된 데이터를 출력한다. 래칭부(146)는 공통 클럭이 하이 레벨 또는 로우 레벨인지에 따라, 입력 데이터를 순차적으로 출력한다.
래칭부(146)는 공통 클럭에 의하여 활성화되고, 활성화된 상태에서 입력된 데이터를 래치하여 출력하게 된다. 예를 들어, 래칭부(146)는 공통 클럭이 하이레벨로 천이하게 되면, N개의 기준채널 클럭에 맞게 지연된 데이터를 출력한다.
이러한 래칭부(146)는 제1 내지 제 N 래치부로 구성되고, 제1 내지 제N 래치부는 각각 공통 클럭에 대하여 하나의 데이터를 래치한다. 즉, 제1 래치부는 제1 지연 데이터(채널1 데이터+Delay1)를 래치하고, 제2 래치부는 제2 지연데이터(채널2 데이터+Delay2)를 래치한다. 나머지 래치부들도 제1 및 제2 래치부와 같이, 해당 지연 데이터들을 각각 래치한다. 그러면, 공통클럭에 동기화된 채널1 데이터, 채널2 데이터,..., 채널(N) 데이터가 출력된다. 공통클럭은 클럭 생성부에서 입력되는 신호로서, N개의 지연 데이터를 래치하는데 사용되는 래치(latch) 신호이다.
이러한, 래칭부(146)는 채널 데이터를 포착하여 그것을 보유하는 기능을 가진 회로로서 플립 플롭(flip -flop) 회로로 구현될 수 있다.
상기와 같이 구성된 ADC 데이터 동기화부(140)의 동작에 대해 도 7을 참조하면, N개의 ADC(110)는 각각 아날로그 신호를 샘플링(sampling)하여 클럭(clock)과 채널 데이터(data)를 각각 출력한다. 즉, ADC1은 클럭1 및 채널1 데이터(Data1), ADC2는 클럭2 및 채널2 데이터(Data2)..., ADC(N)은 클럭N 및 채널N 데이터(DataN)를 출력한다. 여기서, 채널 데이터는 디지털 데이터일 수 있다.
지연부(120)는 N개의 ADC(110)에서 출력된 데이터를 기 설정된 기준채널의 데이터와 각각 비교하여, 각 채널별 지연차(IODELAY)를 구한다. 그런 후, 지연부(120)는 각 채널 데이터를 지연차만큼 지연시켜, 기준채널의 클럭에 동기화된 채널 데이터(Delay Data1, Delay Data2,..., Delay Data(N))을 출력한다.
래치부(130)는 지연부(120)에서 출력된 데이터를 클럭 생성부(140)에서 생성된 공통 클럭으로 래칭하여 동기화된 데이터(Sync. Data1, Sync. Data2,..., Sync. Data(N))를 출력한다.
도 8은 도 1에 도시된 신호 변환부의 구성을 개략적으로 나타낸 블럭도, 도 9는 본 발명에 따른 수집시작 트리거 및 수집완료 트리거 생성을 위한 타이밍 스케줄을 설명하기 위한 도면이다.
도 8을 참조하면, 신호 변환부(120)는 래치부(121), 제1 클럭분배부(122), 제2 클럭분배부(123), 수집제어부(124), 변환부(125), 버퍼(128)를 포함한다.
이하에서는 설명의 편의를 위해 신호 변환부(120)가 하나의 ADC와 연결된 경우를 예로 하여 설명하기로 한다.
래치부(121)는 입력된 채널 데이터에 대해 제1 클럭분배부(122)에서 분배된 클럭을 이용하여 래치(latch)한다. 여기서, 클럭은 해당 신호 변환부(120) 내부에서 공통으로 사용하는 클럭으로, 신호변환부(120)와 연결된 ADC들의 샘플링 클럭 또는 그 클럭과 주파수가 동일한 클럭일 수 있다. 예를 들어, 신호 변환부(120)가 ADC1과 연결된 경우, 클럭은 ADC1의 샘플링 클럭인 클럭1 또는 클럭1과 주파수가 동일한 임의의 클럭일 수 있다.
제1 클럭분배부(122)는 ADC 샘플링 클럭에 동기화된 외부 클럭을 입력받아, 신호 변환부(120) 내부에서 신호처리에 공통으로 사용하는 클럭을 생성하여 분배한다. 여기서, 외부에서 입력되는 클럭은 ADC의 개수보다 작거나 같을 수 있다.
즉, 제1 클럭분배부(122)는 외부로부터 입력받은 클럭을 래치부(121), 수집제어부(124), 변환부(125)에 제공하고, '클럭/Decimation수'에 해당하는 클럭을 생성하여 변환부(125)에 제공한다.
예를 들어, 외부로부터 클럭1을 수신한 경우, 제1 클럭분배부(122)는 클럭1을 래치부(121), 수집 제어부(124), 변환부(125)에 제공하고, '클럭1/Decimation수'에 해당하는 클럭을 생성하여 변환부(125)에 제공한다. 여기서, Decimation은 신호의 샘플링 레이트(Sampling Rate)를 낮추는 것을 말하는 것으로, Decimation 수는 샘플링 레이트가 낮아진 비율로, 일반적으로 1보다 큰 정수일 수 있다. 예를 들어, Decimation 수가 "4"이고, ADC 샘플링 레이트가 "160 MHz"이면, 기저 대역 신호의 샘플링 레이트는 "160 MHz/4= 40 MHz"일 수 있다.
제2 클럭분배부(123)는 프로세서의 동작 클럭을 입력받아, 신호 변환부 내부의 버퍼에서 위상 데이터를 읽어갈 때 사용하는 클럭을 생성한다. 외부에서 입력되는 클럭의 개수는 프로세서 수에 따라 달라질 수 있다.
수집 제어부(124)는 기설정된 타이밍 스케줄에 따라 제1 클럭 분배부(122)로부터 전송된 클럭에 동기화된 수집시작 트리거를 생성하여 변환부(125) 및 버퍼(128)에 전송하고, 데이터 저장 완료시, 수집완료 트리거를 생성하여 프로세서로 전송한다. 즉, 수집 제어부(124)는 스트리밍 I/Q 데이터에서 위상데이터를 수집하기 위하여 수집시작 트리거를 생성하여 변환부(125)와 버퍼(128)에 송신한다. 이때 수집 제어부(124)는 설계시점에 정해진 타이밍 스케줄에 의하여 동작한다. 예를 들어, 수집 시작 트리거를 100us마다 생성하도록 타이밍 스케줄이 설정된 경우, 수집제어부(124)는 타이밍 스케줄에 의해 100us마다 수집시작 트리거를 생성한다.
수집 제어부(124)는 위상데이터 수집이 요청된 경우, 그 위상 데이터 수집을 위한 수집시작 트리거와 수집완료 트리거의 타이밍 스케줄을 설정하고, 설정된 타이밍 스케줄에 따라 수집시작 트리거와 수집완료 트리거를 클럭에 동기화하여 생성한다. 예를 들어, 1000개 위상 데이터 수집이 요청된 경우, 1000개 위상 데이터 수집을 위한 수집시작 트리거와 수집완료 트리거를 생성하도록 하는 타이밍 스케줄을 설정하고, 그 설정된 타이밍 스케줄에 따라 수집시작 트리거와 수집완료 트리거를 생성한다.
수집 제어부(124)가 수집시작 트리거와 수집완료 트리거를 생성하는 방법에 대해 도 9를 참조하여 설명하기로 한다. 이때, 클럭의 하강에지에 동기화하여 수집시작 트리거와 수집완료 트리거를 생성하는 것으로 가정하여 설명하기로 한다. 도 9를 참조하면, 수집 제어부(124)는 기설정된 수집 시작 트리거 생성 스케줄에 따라 'A'와 같이 클럭의 하강 에지시 수집시작 트리거를 생성하여 변환부(125)와 버퍼(128)로 전송한다. 그런 후, 수집 제어부(124)는 'A'다음 클럭의 하강에지시 'B'와 같이 수집중 트리거를 생성하여 출력하고, 수집중 트리거는 수집완료 트리거 생성 시간이 될때까지 유지한다. 수집 제어부(124)는 수집중 트리거가 종료된 시점의 'C' 다음 클럭의 하강에지시 'D'와 같이 수집완료 트리거를 생성하여 프로세서로 전송한다. 그런 후, 수집 제어부(124)는 'D' 다음 클럭의 하강에지시 'E'와 같이 전송중 트리거를 생성하여 전송완료시까지 유지한다. 여기서, 수집중 트리거와 전송중 트리거는 디버깅용으로 생략할 수 있다.
이처럼 수집 제어부(124)는 기설정된 타이밍 스케줄에 따라 제1 클럭 분배부(122)로부터 전송된 클럭에 동기화된 수집시작 트리거를 생성하여 변환부(125) 및 버퍼(128)에 전송하고, 데이터 저장 완료시, 수집완료 트리거를 생성하여 프로세서로 전송한다.
변환부(125)는 수집 제어부(124)로부터 수집시작 트리거가 수신되면, 래치부에서 출력된 데이터를 위상 데이터로 변환하여 버퍼(128)에 저장한다. 이때, 변환부(125)는 제1 클럭분배부(122)로부터 전송된 클럭1과 '클럭1/Decimation수'의 클럭에 근거하여 동작한다.
이러한 변환부(122)는 DDC(Digital Down-Converter)(126)와 위상 데이터 변환모듈(127)을 포함한다.
DDC(126)는 래치부(121)에서 출력된 데이터를 디지털 기저 대역 신호로 하향 변환하여 I(In-phase) 데이터 및 Q(Quadrature-phase) 데이터를 출력한다. 이때, DDC(126)는 클럭과 제1 클럭 분배부(122)로부터 전송된 Decimation수에 기초한 클럭, 즉, '클럭/Decimation수'의 클럭을 사용한다.
위상 데이터 변환모듈은(127)은 DDC(126)에서 출력되는 I/Q 데이터를 위상 데이터로 변환한다. 이때, 위상 데이터 변환모듈(127)은 수집 제어부(124)로부터 수집 시작 트리거를 수신하는 시점의 DDC(126)로부터 출력된 스트리밍(streaming) I/Q 데이터를 위상 데이터로 변환하여 버퍼(128)로 전송한다.
이러한 위상 데이터 변환모듈(127)은 FFT(Fast Fourier Transform)수단과 위상 데이터 생성수단을 포함한다.
FFT수단은 DDC(126)에서 출력된 I/Q 데이터에 대해 FFT를 수행한다. 즉, FFT수단은 정밀한 위상 데이터를 얻기 위해 수집 제어부(124)로부터 수집 시작 트리거를 수신하는 시점의 I/Q 데이터에 대해 FFT를 수행한다.
위상 데이터 생성수단은 FFT가 수행된 I/Q 데이터를 위상 데이터로 변환한다. 이때, 위상 데이터 생성수단은 Cordic 알고리즘, 룩업 테이블 등을 이용하여 위상 데이터로 변환할 수 있다.
버퍼(128)는 변환부(125)로부터 전송된 위상 데이터를 저장한다. 버퍼(128)에 저장된 위상 데이터는 프로세서에 의해 로딩될 수 있다.
상기와 같이 구성된 신호 변환부(120)를 M개 구비하고, N개의 ADC를 구비한 디지털 수신기(100)가 스트리밍 데이터를 수집하는 동작에 대해 도 4를 참조하여 설명하기로 한다.
도 10은 본 발명에 따른 디지털 수신기의 스트리밍 데이터 수집 방법을 설명하기 위한 도면, 도 11은 본 발명에 따른 신호변환부가 수집하는 데이터를 설명하기 위한 예시도, 도 12는 종래의 신호변환부가 수집하는 데이터를 설명하기 위한 예시도이다.
이하에서는 신호 변환부가 2개의 채널 데이터를 수신한 경우를 예로 하여 설명하기로 한다.
도 10을 참조하면, N개의 ADC(110)는 각각 아날로그 신호를 샘플링(sampling)하여 채널 데이터를 출력한다. 즉, ADC1은 채널1 데이터, ADC2는 채널2 디지털 ..., ADC(N)d은 채널N 데이터를 출력한다. 여기서, 채널 데이터는 디지털 데이터일 수 있다.
M개의 신호변환부(120a,.., 120m)는 각각 연결된 ADC로부터 채널 데이터를 수신한다. 신호 변환부(120)는 M개로 도시되어 있으나, M개의 신호 변환부(120)는 동일한 동작을 수행하므로, 이하에서는 설명의 편의를 위해 신호 변환부1(120a)의 동작에 대해서만 설명하기로 한다.
신호 변환부1(120a)은 채널1 래치부 및 채널2 래치부를 포함하는 래치부1(121a), 제1 클럭분배부1(122a), 수집제어부1(124a), 채널1 변환부(125a-1) 및 채널2 변환부(125a-2)를 포함하는 변환부1(125a), 채널1 버퍼 및 채널2 버퍼를 포함하는 버퍼1(128a), 제2 클럭분배부(123a)를 포함한다.
제1 클럭분배부(122a)는 ADC로부터 클럭1을 수신하고, 클럭1을 채널1 래치부와 채널2 래치부, 수집제어부1(124a), 채널1 변환부(125a-1) 및 채널2 변환부(125a-2)로 전송한다. 또한, 제1 클럭 분배부(122a)는 '클럭1/Decimation수'에 해당하는 클럭을 생성하여 채널1 변환부(125a-1) 및 채널2 변환부(125a-2)로 전송한다. 여기서, 클럭1은 신호변환부1(120a)에서 공통으로 사용하는 클럭일 수 있다.
수집제어부1(124a)는 기설정된 타이밍 스케줄에 따라 제1 클럭분배부로(122a)부터 전송된 클럭1에 동기화된 수집시작 트리거를 생성하여 변환부1(125a) 및 버퍼1(128a)에 전송한다.
채널1 래치부는 채널1 데이터를 클럭1에 근거하여 래치하고 채널1 변환부(125a-1)로 전송한다. 채널1 변환부(125a-1)의 채널1 DDC는 제1 클럭 분배부(122a)로부터 전송된 클럭과 '클럭/Decimation수'의 클럭을 사용하여 채널1 래치부에서 출력된 채널1 데이터를 디지털 기저 대역 신호로 하향 변환하여 채널1 I/Q 데이터를 출력한다.
채널1 FFT수단은 채널1 DDC에서 출력된 I/Q데이터에 대해 FFT를 수행한다.
채널1 위상데이터 생성수단은 수집 제어부1(124a)로부터 수집시작 트리거가 수신되면, 수집 시작 트리거를 수신하는 시점의 채널1 I/Q 데이터를 채널1 위상 데이터로 변환하여 채널1 버퍼로 전송한다.
수집 제어부(124a)는 기설정된 타이밍 스케줄에 따라 채널1 위상 데이터의 저장이 완료되면, 수집완료 트리거를 생성하여 프로세서로 전송한다.
신호 변환부1(120a)의 채널2 래치부, 채널2 DDC, 채널2 FFT 수단, 채널2 위상데이터 생성수단의 동작은 채널1 래치부, 채널1 DDC, 채널1 FFT 수단, 채널1 위상데이터 생성수단의 동작과 동일하므로 그 설명은 생략하기로 한다.
신호 변환부1(120a)은 채널1 I/Q데이터를 채널1 위상 데이터로 변환하고, 채널2 I/Q데이터를 채널2 위상 데이터로 변환한다. 이때, 채널1 I/Q데이터와 채널2 I/Q데이터를 합하여 신호 변환부1 I/Q데이터 세트라고 칭할 수 있다.
디지털 수신기(100)의 신호변환부2(120b),..., 신호 변환부 M(120m)은 클럭만 다를 뿐, 신호변환부1(120a)의 동작과 동일하므로 그 설명은 생략하기로 한다.
즉, 신호변환부1(120a)는 클럭1에 동기화된 수집시작 트리거 및 수집완료 트리거를 생성하고, 신호변환부2(120b)는 클럭2에 동기화된 수집시작 트리거 및 수집완료 트리거를 생성한다. 예를 들어, 수집 시작 트리거를 100us마다 생성하도록 타이밍 스케줄이 설정된 경우, 수집제어부1(124a)와 수집제어부2(120b)가 수집 시작 트리거를 생성하는 시점은 클럭1과 클럭2의 차이만큼 다를 수 있지만, 타이밍 스케줄에 의해 100us마다 수집시작 트리거를 생성하는 것은 동일하다.
결론적으로, 신호 변환부1(120a)은 신호 변환부1 I/Q데이터 세트를 신호 변환부1 위상 데이터 세트로 변환하고, 신호 변환부2(120b)는 신호 변환부2 I/Q데이터 세트를 신호 변환부2 위상 데이터 세트로 변환, 신호 변환부3(120c)은 신호 변환부3 I/Q데이터 세트를 신호 변환부3 위상 데이터 세트로 변환한다. 이러한 과정은 M개의 신호변환부 각각에 적용된다. 이때, "위상=arctan(I/Q)"로, I/Q데이터 세트가 위상에 영향을 주므로, 각 신호 변환부(120)의 수집시작 트리거가 수신되는 시점의 I/Q 데이터 세트는 동기화되어야 한다.
각 신호 변환부(120)의 수집시작 트리거가 수신되는 시점의 I/Q 데이터 세트는 동기화에 대해 도 11을 참조하여 설명하기로 한다.
도 11을 참조하면, 신호변환부1(120a)의 수집시작 트리거 이후의 "FPGA1 클럭/Decimation수" 신호의 상승엣지(Rising Edge) 시점의 FPGA1 I/Q 데이터 세트는 "B"이고, 신호변환기2의 수집시작 트리거 이후의 “FPGA2 클럭/Decimation수” 신호의 상승엣지(Rising Edge) 시점의 FPGA2 I/Q 데이터 세트는 "B"로, 유효한 데이터이다. 따라서, 신호변환부1(120a)의 I/Q 데이터 세트는 시간 순서로 볼 때 B,C,D이고, 신호변환부2의 I/Q 데이터 세트는 B,C,D로, 동일 시점에서 신호변환부1(120a)과 신호변환부2(120b)의 데이터를 보면 B&B, C&C, D&D로, 수집시작 트리거가 수신되는 시점의 I/Q데이터 세트는 동기화된 상태이다.
이는 표 1과 같은 데이터가 얻어지고, 수집시작 트리거가 수신되는 시점에 따라서 데이터 세트가 섞이지 않는다.
Figure 112017049018486-pat00001
상기와 같이 구성된 디지털 수신기(100)는 프로세서에 의해서 수집시작 명령을 받지 않고, 각 신호변환부별로 수집시작 트리거 생성을 위한 타이밍 스케줄이 저장되어 있으므로, 안정적인 위상데이터를 사용할 수 있다.
그러나, 종래에는 프로세서가 수집명령 예제 1, 2, 3를 각 신호변환부로 전송하고, 각 신호변환부는 수집명령 예제 1, 2, 3에 따라 신호 처리를 수행하였다. 도 12를 참조하면, 수집명령 예제 1, 2, 3 이후의 “FPGA1 클럭/Decimation수” 신호의 라이징 엣지(Rising Edge) 시점의 “FPGA1 I/Q 데이터 세트”가 유효한 데이터이다. 마찬가지로 수집명령 예제1,2,3 이후의 “FPGA2 클럭/Decimation수” 신호의 라이징 엣지(Rising Edge) 시점의 “FPGA2 I/Q 데이터 세트”가 유효한 데이터 이다. 이에 대한 결과는 표 2와 같다. 표 2를 참조하면, 수집명령 예제1,2,3에 따라서 같은 시점의 데이터의 시작이 다르다는 것을 알 수 있다.
Figure 112017049018486-pat00002
결론적으로, 종래의 디지털 수신기는 다수의 신호 변환부에서 사용되는 클럭이 프로세서와 동기화되지 않기 때문에, 신호 변환부마다 수집명령을 인식하는 시점이 상이하여 채널간 데이터가 동기화되지 않았다.
그러나 본 발명은 프로세서에 의해서 수집시작 명령을 받지 않고, 각 신호변환부별로 수집시작 트리거 생성을 위한 타이밍 스케줄이 저장되어 있으므로, 채널간 데이터가 동기화될 수 있다.
이와 같이, 본 명세서는 그 제시된 구체적인 용어에 의해 본 발명을 제한하려는 의도가 아니다. 따라서, 이상에서 기술한 실시 예를 참조하여 본 발명을 상세하게 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범위를 벗어나지 않으면서도 본 실시 예들에 대한 개조, 변경 및 변형을 가할 수 있다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
100 : 디지털 수신기 110 : ADC부
120 : 신호 변환부 121 : 래치부
122 : 제1 클럭분배부 123 : 제2 클럭분배부
124 : 수집제어부 125 : 변환부
126 : DDC 127 : 위상 데이터 변환모듈
128 : 버퍼 130 : 프로세서
140 : ADC 데이터 동기화부 142 : 클럭 생성부
144 : 지연부 146 : 래칭부

Claims (11)

  1. 아날로그 데이터를 디지털 데이터로 변환하는 복수의 ADC(Analog Digital Converter);
    상기 복수의 ADC가 각각 출력하는 채널 데이터를 기준 채널의 클럭에 동기화되도록 지연시키고, 상기 지연된 각 채널 데이터를 공통 클럭으로 래칭(latching)하는 ADC 데이터 동기화부;
    상기 ADC의 샘플링 클럭을 고려하여 설정되는 내부 클럭에 동기화된 수집시작 트리거를 생성하며, 상기 수집시작 트리거에 의해 상기 ADC 데이터 동기화부로부터 출력된 채널 데이터를 위상 데이터로 변환하여 저장하고, 저장 완료시 수집완료 트리거를 생성하여 프로세서로 전송하는 복수의 신호변환부; 및
    상기 복수의 신호 변환부로부터 수집완료 트리거를 수신하고, 필요시 해당 위상 데이터를 상기 신호 변환부로부터 로딩(loading)하는 프로세서; 를 포함하고,
    상기 신호변환부는,
    상기 적어도 하나의 ADC의 샘플링 클럭에 동기화된 외부 클럭을 입력받아, 내부에서 사용하는 내부 클럭을 생성 및 분배하는 제1 클럭분배부;
    기설정된 타이밍 스케줄에 따라 상기 제1 클럭분배부로부터 분배된 상기 내부 클럭에 동기화된 수집시작 트리거 및 수집완료 트리거를 생성하는 수집제어부;
    상기 ADC로부터 입력받은 채널 데이터를 상기 제1 클럭분배부에서 분배된 상기 내부 클럭을 이용하여 래치(latch)하는 래치부;
    상기 수집제어부로부터 전송된 수집 시작 트리거에 기초하여 상기 래치부에서 출력된 데이터를 위상 데이터로 변환하여 버퍼로 전송하는 변환부;
    상기 변환부로부터 전송된 위상 데이터를 저장하는 버퍼; 및
    상기 프로세서의 동작 클럭을 입력받아 상기 버퍼에 저장된 위상 데이터 로딩시 사용하는 클럭을 생성하는 제2 클럭분배부; 를 포함하며,
    상기 변환부는 상기 공통 클럭으로 래칭된 채널 데이터를 상기 제1 클럭분배부로부터 분배된 내부 클럭 및 상기 내부 클럭의 주파수와 목적하는 기저대역 신호의 주파수의 비를 고려하여 설정되는 클럭에 근거하여 상기 위상 데이터로 변환하는 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  2. 제1항에 있어서,
    상기 ADC 데이터 동기화부는 FPGA(Field-programmable gate array)로 구현된 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  3. 제1항에 있어서,
    상기 ADC 데이터 동기화부는,
    상기 공통 클럭을 생성하는 클럭 생성부;
    상기 복수의 ADC가 각각 출력하는 채널 데이터를 기 설정된 기준채널의 클럭 기준으로 정렬하여, 상기 기준채널의 데이터와 다른 채널의 데이터간의 지연차를 각각 구하고, 각 채널 데이터를 해당 지연차만큼 각각 지연시켜, 상기 기준채널의 클럭에 동기화된 데이터를 출력하는 지연부; 및
    상기 지연부에서 지연된 각 채널 데이터를 상기 클럭 생성부에서 생성된 공통클럭으로 래칭(latching)하는 래칭부를 포함하는 것을 특징으로 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  4. 제3항에 있어서,
    상기 래칭부는 상기 ADC의 개수에 상응하는 개수로 구성되고, 각 래칭부는 각각 공통 클럭에 대하여 하나의 데이터를 래치하는 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  5. 제1항에 있어서,
    상기 복수의 신호변환부는 각각 FPGA(Field-programmable gate array)로 구현된 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 클럭분배부는 상기 입력받은 외부 클럭에 따른 상기 내부 클럭을 래치부, 수집제어부 및 변환부로 전송하고, 상기 내부 클럭의 주파수와 목적하는 기저대역 신호의 주파수의 비를 고려하여 설정되는 클럭을 상기 변환부로 분배하는 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  8. 제1항에 있어서,
    상기 수집제어부는 위상 데이터 수집을 위한 수집시작 트리거와 수집완료 트리거의 타이밍 스케줄을 설정하고, 상기 설정된 타이밍 스케줄에 따라 상기 수집시작 트리거 및 수집완료 트리거를 상기 제1 클럭분배부로부터 전송된 클럭에 동기화하여 생성하는 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
  9. 삭제
  10. 제1항에 있어서,
    상기 변환부는, 상기 래치부에서 출력된 데이터를 디지털 기저 대역 신호로 하향 변환하여 I(In-phase)/Q(Quadrature-phase) 데이터를 출력하는 DDC(Digital Down-Converter);
    상기 DDC에서 출력된 I/Q데이터에 대해 FFT(Fast Fourier Transform)를 수행하는 FFT수단; 및
    상기 수집 제어부로부터 수집 시작 트리거를 수신하는 시점의 FFT가 수행된 I/Q데이터를 위상 데이터로 변환하는 위상 데이터 생성수단을 포함하는 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기
  11. 제10항에 있어서,
    각 신호변환부의 수집시작 트리거가 수신되는 시점의 I/Q 데이터 세트는 동기 데이터인 것을 특징으로 하는 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기.
KR1020170063342A 2017-05-23 2017-05-23 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기 KR101788257B1 (ko)

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KR1020170063342A KR101788257B1 (ko) 2017-05-23 2017-05-23 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기

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CN113325921A (zh) * 2021-05-30 2021-08-31 北京坤驰科技有限公司 一种高速adc同步采集系统及方法
KR102409414B1 (ko) 2021-11-30 2022-06-15 한화시스템 주식회사 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법

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KR101034546B1 (ko) * 2010-05-07 2011-05-12 엘아이지넥스원 주식회사 신호 처리 장치 및 그 방법

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