KR102409414B1 - 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법 - Google Patents

레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법 Download PDF

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Abstract

본 발명은 다기능 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법에 관한 것으로서, 보다 상세하게는, 멀티채널 다기능 레이더 시스템의 하부 구성 모듈로서 멀티채널 수신신호를 처리하는 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법에 관한 것이다.
본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기는, 복수 개의 A/D 컨버터(Analog to Digital Converter)로부터 각각 수신된 복수 개의 샘플링 데이터를 각각 DDC(Digital Down-Conversion)를 통해 처리한 후 프레이밍(framing) 처리하여 외부 메모리에 저장하고, 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어와 FIR(Finite Impulse Response) 필터를 통해 필터링한 후 신호 처리한다.

Description

레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법{DIGITAL RADAR RECEIVER OF RADAR SYSTEM AND MULTI-CHANNEL RECEPTION SIGNAL PROCESSING METHOD USING THE SAME}
본 발명은 다기능 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법에 관한 것으로서, 보다 상세하게는, 멀티채널 다기능 레이더 시스템의 하부 구성 모듈로서 멀티채널 수신신호를 처리하는 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법에 관한 것이다.
능동 위상 배열 안테나형(Active Phased Array Antenna Type)의 레이더 시스템은 시스템의 목적에 따라 정도에 차이는 있지만 수많은 배열 안테나 소자로 구성됨으로써 각 배열 안테나 소자 별로 디지털 또는 아날로그 송수신 채널을 필요로 한다.
그리고, 최근 레이더 시스템은 성능 극대화를 위해 'Full-Digital System'으로 구조 설계된다. 이에 따라 각 송수신 채널마다 DAC(Digital to Analog Converter, 이하 'D/A 컨버터'라 함) 및 ADC(Analog to Digital Converter, 이하 'A/D 컨버터'라 함)를 필요로 한다.
이러한 현상으로 인해, 레이더 시스템에서 필요로 하는 채널의 수는 시스템 구현을 위해 소모되는 자원(비용)과 직결된다. 이 뿐만 아니라 상대적으로 연산량이 많은 채널 수신신호를 처리하기 위한 하드웨어 및 소프트웨어 구현 리소스 또한 같은 맥락으로 볼 수 있고 시스템 채널 수에 비례하여 장비 제작 비용 또한 증가하게 된다.
KR 10-1788257 B1, 2017. 10. 13. KR 10-2016-0148456 A, 2016. 12. 26.
'Minyeon Cha, Hyeokjae Choi, Sunghoon Kim, Byungjin Moon, Jaeyun Kim, Jonghyun Lee', "Development of a Digital Receiver for Detecting Radar Signals"., Journal of the KIMST, Vol. 22, No. 3, pp. 332-340, 2019.
본 발명은 다기능 레이더 시스템에서 멀티채널 수신신호 처리를 최적화하여 개발 및 제작비용을 감소하고, 저전력화 및 소형 경량화를 구현할 수 있는 레이더 시스템의 디지털 레이더 수신기 및 이를 이용한 멀티채널 수신신호 처리방법을 제공한다.
본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기는, 복수 개의 A/D 컨버터(Analog to Digital Converter)로부터 각각 수신된 복수 개의 샘플링 데이터를 각각 DDC(Digital Down-Conversion)를 통해 처리한 후 프레이밍(framing) 처리하여 외부 메모리에 저장하고, 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어와 FIR(Finite Impulse Response) 필터를 통해 필터링한 후 신호 처리한다.
상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함할 수 있다.
상기 FIR 필터를 통해 필터링하기 위해 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 상기 FIR 필터로 읽어올 때, 프레임 순번이 낮은 데이터 프레임 순 또는 채널번호가 낮은 데이터 프레임 순으로 우선 순위를 두어 상기 외부 메모리로부터 순차적으로 읽어올 수 있다.
상기 외부 메모리에 저장된 데이터 프레임을 읽어와 상기 FIR 필터로 전송할 때, 상기 FIR 필터는 대기상태로 사전 점유된 상태일 수 있다.
상기 데이터 프레임은 상기 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리되어 상기 외부 메모리에 저장될 수 있다.
또한, 본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기는, 복수 개의 A/D 컨버터로부터 입력되는 샘플링 데이터들을 수신하여 샘플링 데이터에 대해 DDC(Digital Down-Conversion) 처리를 수행하는 DDC 모듈; 상기 DDC 모듈에서 처리된 샘플링 데이터를 프레이밍(framing) 처리하여 외부 메모리에 저장하는 직렬화 모듈; 상기 직렬화 모듈로부터 동기신호를 제공받아 상기 직렬화 모듈에 의해 프레이밍되어 상기 외부 메모리에 저장된 데이터 프레임을 카운팅하고 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부를 판단하는 프로세스 스케줄러 모듈; 상기 프로세스 스케줄러 모듈을 통해 상기 외부 메모리로부터 읽어온 어느 하나의 데이터 프레임을 FIR(Finite Impulse Response) 필터를 통해 필터링하는 필터 뱅크 모듈; 및 상기 필터 뱅크 모듈에서 필터링된 데이터 신호를 처리하는 신호 처리 뱅크 모듈을 포함한다.
상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함할 수 있다.
상기 직렬화 모듈은 상기 DDC 모듈로부터 제공받은 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리하여 상기 외부 메모리에 저장할 수 있다.
상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장되어 있는 데이터 프레임의 존재 여부, 그리고 상기 필터 뱅크 모듈의 FIR 필터들 중 현재 대기상태에 있는 FIR 필터의 존재 여부를 확인하여 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부를 판단할 수 있다.
상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부의 판단 결과, 신호 처리가 가능한 것으로 판단되면, 상기 필터 뱅크 모듈의 FIR 필터들 중 현재 대기상태인 FIR 필터를 사전 점유하고, 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 상기 외부 메모리로부터 읽어와 사전 점유한 FIR 필터로 전송할 수 있다.
상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장된 데이터 프레임을 상기 필터 뱅크 모듈로 읽어올 때 프레임 순번이 낮은 데이터 프레임 순 또는 채널 번호가 낮은 데이터 프레임 순으로 우선 순위를 둘 수 있다.
또한, 또한, 본 발명의 실시 예에 따른 멀티채널 수신신호 처리방법은, 복수 개의 A/D 컨버터로부터 각각 수신받은 복수 개의 샘플링 데이터를 각각 DDC(Digital Down-Conversion) 처리하는 과정; 상기 DDC 처리된 각각의 샘플링 데이터를 프레이밍(framing) 처리하여 외부 메모리에 저장하는 과정; 및 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어와 FIR(Finite Impulse Response) 필터를 통해 필터링한 후 신호 처리하는 과정을 포함한다.
상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함할 수 있다.
상기 외부 메모리에 저장된 데이터 프레임을 상기 FIR 필터로 읽어올 때, 프레임 순번이 낮은 데이터 프레임 순 또는 채널 번호가 낮은 데이터 프레임 순으로 우선 순위를 두어 상기 외부 메모리로부터 읽어올 수 있다.
상기 외부 메모리에 저장된 데이터 프레임을 읽어와 상기 FIR 필터로 전송할 때, 상기 FIR 필터는 대기상태로 사전 점유될 수 있다.
상기 데이터 프레임은 상기 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리되어 상기 외부 메모리에 저장될 수 있다.
본 발명의 실시 예에 따르면, DDC 모듈을 통해 DDC 처리된 샘플 데이터를 직렬화 모듈을 통해 외부 메모리에 저장한 후 데이터 프레임 처리가 가능 여부에 따라 외부 메모리에 저장된 데이터 프레임을 프로세스 스케줄러 모듈을 통해 우선 순위를 두어 순차적으로 필터 뱅크 모듈로 읽어와 FIR 필터를 통해 필터링한 후 신호 처리 뱅크 모듈을 통해 신호처리를 수행함으로써 다기능 레이더 시스템에서 멀티채널 수신신호 처리를 최적화하여 개발 및 제작비용을 감소하고, 저전력화 및 소형 경량화를 구현할 수 있다. 그리고, 장비 운용에 대한 안정성을 확보할 수도 있다.
도 1은 일반적인 레이더 시스템의 디지털 레이더 수신기를 개략적으로 나타내는 도면.
도 2는 본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기를 개략적으로 나타내는 도면.
도 3은 도 2에 도시된 외부 메모리에 저장되는 데이터 프레임 구조를 나타내는 도면.
도 4는 도 2에 도시된 프로세스 스케줄러 모듈의 동작방법을 나타내는 흐름도.
도 5는 본 발명의 실시 예에 따른 멀티채널 수신신호 처리방법의 흐름도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 일반적인 레이더 시스템의 디지털 레이더 수신기를 개략적으로 나타내는 도면이다.
도 1과 같이, 일반적인 레이더 시스템의 디지털 레이더 수신기는 A/D 컨버터로부터 입력되는 샘플링 데이터(A/D#1~A/D#N)를 수신하여 기저대역 신호처리를 수행하는 DDC(Digital Down-Conversion)를 포함한다. DDC는 A/D 컨버터로부터 수신되는 샘플링 데이터(A/D#1~A/D#N)에 대해 주파수 하향(Frequency Mixing), 다운 샘플링(Down-sampling) 및 저주파 필터링(Low-Pass Filtering)을 수행한다. 그리고, DDC에서 처리된 신호를 보정하기 위해 SRC(Sample Rate Conversion) 필터를 추가로 적용하며, SRC 필터로는 주로 FIR 필터(Finite Impulse Response Filter)를 사용한다.
FIR 필터의 응답 성능을 상향 또는 하향 조정하기 위하여 필터 크기를 변경한다. 또한, 높은 기울기의 필터 응답 성능(고성능)을 얻기 위해서도 더욱 많은 자원을 사용해야 한다. 이로 인해, 레이더 시스템의 채널 수에 비례하여 자원 소모가 발생한다. 따라서 필터 성능과 채널 수에 비례하여 신호처리용 칩(주로 FPGA(Field Programmable Gate Array)를 사용)의 곱셈기(Multiplier), 논리소자(Gate 또는 LUT) 및 순차소자(Flip Flop)를 사용량을 결정하게 된다. 즉 요구되는 성능과 채널 수가 P, N이라고 하면, 아래 [수학식 1]과 같이 레이더 시스템의 제작비용이 결정된다.
[수학식 1]
Cost(P, N) = P × N ×Wo
여기서, Wo는 비용 가중치이다.
이와 같이, 종래의 레이더 시스템에서는 비교적 적은 수의 송수신 채널 수가 요구됨에 따라 하드웨어 및 소프트웨어가 반복적인 형태의 간단한 구조로 구현이 가능하였다.
그러나, 종래와 같이 작은 규모의 레이더 시스템을 제작할 때 하드웨어 및 소프트웨어 측면에서의 충분한 제작 비용 마진을 고려할 수 있겠지만, 대형화되어 가는 고성능 레이더 시스템의 설계구조에 적용하기에는 한계가 있었다. 따라서, 레이더 시스템의 규모가 크면 클수록 하드웨어 및 소프트웨어의 기능 및 성능을 최적화하여 제작비용 감소뿐만 아니라 저전력화 및 소형 경량화에 대한 노력이 필요하다.
도 1과 같이, 종래기술이 적용된 디지털 레이더 수신기는 수신 채널 수가 증가할 수록 그에 비례하여 하드웨어 자원을 사용하여 레이더 시스템을 설계해야 한다. 즉, 레이더 시스템의 요구 성능이 높아지고 복잡도가 기하급수적으로 상승하면 제작을 위한 하드웨어 자원 소모 또한 기하급수적으로 증가하게 된다. 이렇게 단순한 장비 업그레이드는 개발 비용에 대한 부담뿐만 아니라 하드웨어 복잡도 상승으로 인한 장비의 고장율이 높아져 최적화 설계를 통한 시스템 제작이 반드시 필요하다.
도 2는 본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 레이더 시스템의 디지털 레이더 수신기는 복수 개의 A/D 컨버터에서 각각 입력되는 복수 개의 샘플링 데이터(A/D#1~A/D#N)(여기서, N은 자연수임)를 각각 수신하여 기저대역 신호처리를 수행하는 멀티채널 DDC 모듈(multi-channel Digital Down-Conversion, 11)을 포함한다.
DDC 모듈(11)은 도 2와 같이, A/D 컨버터들에서 각각 입력되는 복수 개의 샘플링 데이터(A/D#1~A/D#N) 각각에 대해 일대일로 기저대역 신호처리를 수행하기 위해 복수 개의 DDC(DDC#1~DDC#N)를 포함한다. DDC(DDC#1~DDC#N) 각각은 A/D 컨버터로부터 수신되는 샘플링 데이터(A/D#1~A/D#N)에 대해 주파수 하향(Frequency Mixing), 다운 샘플링(Down-sampling) 및 저주파 필터링(Low-Pass Filtering)을 수행할 수 있다.
DDC 모듈(11)의 각 DDC(DDC#1~DDC#N)를 통해 신호처리된 샘플링 데이터들은 멀티채널 직렬화(Multichannel Serializagion and Direct Memory Access, MSD) 모듈(12)을 통해 레이더 시스템의 동기신호 시점부터 레이더 시스템 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍(Framing) 처리되어 외부 메모리(13)에 저장된다.
직렬화 모듈(12)은 중앙처리장치를 통하지 않고 외부 메모리(13)에 직접 접근하여 데이터를 직접 전송하여 저장한다. 즉, 외부 메모리(13) 또는 외부 메모리(13)의 입출력 장치로 직접 접근하여 DDC 처리된 데이터를 외부 메모리(13)로 전송한다.
외부 메모리(13)에 저장되는 데이터의 프레임 구조의 일례가 도 3에 도시되었다. 이때, 외부 메모리(113)는 DDR4일 수 있다.
도 3은 도 2에 도시된 외부 메모리에 저장되는 데이터 프레임 구조를 나타내는 도면이다.
도 3을 참조하면, 외부 메모리(13)에 저장되는 데이터 프레임 구조는 헤더와 페이로드를 포함한다. 상기 헤더는 해당 데이터 프레임을 식별하기 위한 식별자로서, 해당 프레임의 프레임 순번과 채널번호를 포함한다. 상기 페이로드는 필터 초기화 및 완전한 데이터 출력을 위한 패딩 데이터와 실제 수신된 샘플 데이터를 포함한다.
직렬화 모듈(12)에서 외부 메모리(13)로 데이터 프레임이 저장되면, 프로세스 스케줄러(Process Schedular and Direct Memory Access, PSD) 모듈(14)은 직렬화 모듈(12)로부터 동기신호(Sync)를 제공받아 외부 메모리(13)에 저장된 데이터 프레임을 카운팅하고 외부 메모리(13)에 저장된 데이터 프레임의 처리 가능 여부를 판단한다.
프로세스 스케줄러 모듈(14)은 외부 메모리(13)에 저장된 데이터 프레임의 처리가 가능한 것으로 확인되면, 데이터 프레임들 중 어느 하나의 데이터 프레임을 외부 메모리(13)에서 읽어와 필터 뱅크(Fir Filter Bank, FFB) 모듈(15)로 전송한다.
필터 뱅크 모듈(15)은 복수 개의 FIR 필터(FIR#1~FIR#M)(여기서, M은 자연수로서, N과 같거나 작음)를 포함한다. 그리고, FIR 필터들 중 프로세스 스케줄 모듈(14)에 의해 사전 점유되어 대기상태에 있는 FIR 필터는 프로세스 스케줄 모듈(14)을 통해 외부 메모리(13)로부터 읽어온 어느 하나의 데이터 프레임을 전송받는 동시에 필터링한 후 신호 처리 뱅크(Signal Process Bank, SPB) 모듈(16)로 전송한다.
신호 처리 뱅크 모듈(16)은 복수 개의 신호 프로세서(PROC#1~PROC#M)를 포함하고, 각각 신호 프로세서는 필터 뱅크 모듈(15)에서 필터링된 데이터를 신호 처리한다.
도 4는 도 2에 도시된 프로세스 스케줄러 모듈의 동작방법을 나타내는 흐름도이다.
도 4를 참조하면, 본 발명에 따른 프로세스 스케줄러 모듈(14)의 동작방법은 다음과 같다.
먼저 레이저 시스템, 즉 디지털 레이더 수신기에 전원이 인가되어 레이더 수신기의 부팅이 완료되면, 프로세스 스케줄러 모듈(14)은 대기상태로 천이된다(S1, S2).
이어서, 프로세스 스케줄러 모듈(14)은 대기상태에서 외부 메모리(13)로 데이터 프레임이 저장되면, 직렬화 모듈(12)로부터 동기신호(Sync)를 제공받고 외부 메모리(13)에 저장된 데이터 프레임을 카운팅하고 신호 처리 가능 여부를 확인한다(S3). 이때, 데이터 프레임의 신호 처리 가능 여부는 프로세스 스케줄러 모듈(14)에서 외부 메모리(13)에 저장된 데이터 프레임의 존재 여부와 필터 뱅크 모듈(15)에 포함되어 있는 FIR 필터들 중 현재 대기상태인 FIR 필터의 존재 여부를 확인함으로써 판단할 수 있다.
이어서, 프로세스 스케줄러 모듈(14)의 확인 결과, 데이터 프레임 처리가 가능한 것으로 판단(즉, 외부 메모리(13)에 적어도 하나의 데이터 프레임이 저장되어 있고, 필터 뱅크 모듈(15)에 대기상태인 FIR 필터가 존재하는 경우)되는 경우, 프로세스 스케줄러 모듈(14)은 대기상태인 FIR 필터를 점유하고(S4), 외부 메모리(13)에 저장되어 있는 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어온다(S5).
외부 메모리(13)에서 읽어오는 데이터 프레임은 우선 순위를 둔다. 이때, 외부 메모리(13)에서 읽어오는 데이터 프레임의 우선 순위는 프레임 순번이 낮은 데이터 프레임 순 및/또는 채널 번호가 낮은 데이터 프레임 순으로 우선 순위를 둘 수 있다. 이와 같이, 읽어오는 데이터 프레임의 우선 순위를 두는 이유는 외부 메모리(13)에 처리되지 않은 데이터 프레임이 지속적으로 적체되는 것을 방지하기 위함이다.
이어서, 프로세스 스케줄 모듈(14)은 외부 메모리(13)에서 읽어온 데이터 프레임을 사전 점유한 필터 뱅크 모듈(15)의 FIR 필터로 전송한다(S6). 이때, FIR 필터로 전송된 데이터 프레임은 FIR 필터에 전송됨과 동시에 파이프 라인 연산 처리된다.
이어서, 프로세스 스케줄 모듈(14)은 FIR 필터에서 필터링된 데이터 프레임을 신호 처리 뱅크 모듈(16)로 전송한다. 이때, 필터 뱅크 모듈(16)에서 전송된 필터링된 데이터 프레임은 신호 처리 뱅크 모듈(16)에서 원하는 형태로 신호 처리된다.
이어서, 프로세스 스케줄 모듈(14)은 데이터 프레임의 필터링에 참여한 해당 FIR 필터는 동작을 완료하고, 해당 FIR 필터의 점유상태, 즉 동작상태를 해제하고, 대기상태로 천이한다(S7). 그리고, 프로세스 스케줄러 모듈(14) 또한 대기상태로 천이한다.
도 5는 본 발명의 실시 예에 따른 멀티채널 수신신호 처리방법의 흐름도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 멀티채널 수신신호 처리방법은 다음과 같다.
레이더 시스템의 디지털 레이더 수신기에 전원을 인가하여 시스템을 부팅시킨다(S11).
시스템의 부팅이 완료되면, 프로세스 스케줄러 모듈(14)은 대기상태로 천이된다(S12).
A/D 컨버터에서 DDC 모듈(11)로 수신된 샘플링 데이터(A/D#1~A/D#N)는 DDC 모듈(11)에 의해 DDC 처리 즉, 주파수 하향, 다운 샘플링 및 저주파 필터링 처리된다(S13).
이어서, DDC 모듈(11)에 의해 처리된 데이터 프레임은 직렬화 모듈(12)을 통해 외부 메모리(13)로 저장된다(S14).
이어서, 외부 메모리(13)에 데이터 프레임이 저장되면, 프로세스 스케줄러 모듈(14)은 도 4에 도시된 동작방법과 동일한 방법으로 외부 메모리(13)에 저장된 데이터 프레임을 처리한다. 즉, 직렬화 모듈(12)로부터 동기신호(Sync)를 제공받고 외부 메모리(13)에 저장된 데이터 프레임을 카운팅하고 신호 처리 가능 여부를 확인한다(S15).
이어서, 확인 결과, 데이터 프레임의 신호 처리가 가능한 것으로 판단되는 경우, 외부 메모리(13)에 저장되어 있는 데이터 프레임들 중 어느 하나의 데이터 프레임을 사전에 점유한 필터 뱅크 모듈(15)의 대기상태인 FIR 필터로 읽어와 필터링한다(S16).
이어서, FIR 필터에서 필터링된 데이터 프레임을 신호 처리 뱅크 모듈(16)을 통해 신호 처리한다(S17).
상기에서, 본 발명의 바람직한 실시 예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확하게 설명하기 위한 것일 뿐이며, 본 발명의 실시 예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시 예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안 되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
11 : DDC 모듈
12 : 직렬화 모듈(MSD)
13 : 외부 메모리
14 : 프로세스 스케줄 모듈(PSD)
15 : 필터 뱅크 모듈(FFB)
16 : 신호 처리 뱅크 모듈(SPB)

Claims (16)

  1. 복수 개의 A/D 컨버터(Analog to Digital Converter)로부터 각각 수신된 복수 개의 샘플링 데이터를 각각 DDC(Digital Down-Conversion)를 통해 처리한 후 프레이밍(framing) 처리하여 외부 메모리에 저장하고, 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어와 FIR(Finite Impulse Response) 필터를 통해 필터링한 후 신호 처리하고,
    상기 데이터 프레임은 상기 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리되어 상기 외부 메모리에 저장되는 레이더 시스템의 디지털 레이더 수신기.
  2. 제 1 항에 있어서,
    상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함하는 레이더 시스템의 디지털 레이더 수신기.
  3. 제 2 항에 있어서,
    상기 FIR 필터를 통해 필터링하기 위해 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 상기 FIR 필터로 읽어올 때, 프레임 순번이 낮은 데이터 프레임 순 또는 채널번호가 낮은 데이터 프레임 순으로 우선 순위를 두어 상기 외부 메모리로부터 순차적으로 읽어오는 레이더 시스템의 디지털 레이더 수신기.
  4. 제 1 항에 있어서,
    상기 외부 메모리에 저장된 데이터 프레임을 읽어와 상기 FIR 필터로 전송할 때, 상기 FIR 필터는 대기상태로 사전 점유된 상태인 레이더 시스템의 디지털 레이더 수신기.
  5. 삭제
  6. 복수 개의 A/D 컨버터로부터 입력되는 샘플링 데이터들을 수신하여 샘플링 데이터에 대해 DDC(Digital Down-Conversion) 처리를 수행하는 DDC 모듈;
    상기 DDC 모듈에서 처리된 샘플링 데이터를 프레이밍(framing) 처리하여 외부 메모리에 저장하는 직렬화 모듈;
    상기 직렬화 모듈로부터 동기신호를 제공받아 상기 직렬화 모듈에 의해 프레이밍되어 상기 외부 메모리에 저장된 데이터 프레임을 카운팅하고 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부를 판단하는 프로세스 스케줄러 모듈;
    상기 프로세스 스케줄러 모듈을 통해 상기 외부 메모리로부터 읽어온 어느 하나의 데이터 프레임을 FIR(Finite Impulse Response) 필터를 통해 필터링하는 필터 뱅크 모듈; 및
    상기 필터 뱅크 모듈에서 필터링된 데이터 신호를 처리하는 신호 처리 뱅크 모듈;
    을 포함하는 레이더 시스템의 디지털 레이더 수신기.
  7. 제 6 항에 있어서,
    상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함하는 레이더 시스템의 디지털 레이더 수신기.
  8. 제 6 항에 있어서,
    상기 직렬화 모듈은 상기 DDC 모듈로부터 제공받은 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리하여 상기 외부 메모리에 저장하는 레이더 시스템의 디지털 레이더 수신기.
  9. 제 6 항에 있어서,
    상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장되어 있는 데이터 프레임의 존재 여부, 그리고 상기 필터 뱅크 모듈의 FIR 필터들 중 현재 대기상태에 있는 FIR 필터의 존재 여부를 확인하여 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부를 판단하는 레이더 시스템의 디지털 레이더 수신기.
  10. 제 6 항에 있어서,
    상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장된 데이터 프레임에 대한 신호 처리 가능 여부의 판단 결과, 신호 처리가 가능한 것으로 판단되면, 상기 필터 뱅크 모듈의 FIR 필터들 중 현재 대기상태인 FIR 필터를 사전 점유하고, 상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 상기 외부 메모리로부터 읽어와 사전 점유한 FIR 필터로 전송하는 레이더 시스템의 디지털 레이더 수신기.
  11. 제 7 항에 있어서,
    상기 프로세스 스케줄러 모듈은 상기 외부 메모리에 저장된 데이터 프레임을 상기 필터 뱅크 모듈로 읽어올 때 프레임 순번이 낮은 데이터 프레임 순 또는 채널 번호가 낮은 데이터 프레임 순으로 우선 순위를 두는 레이더 시스템의 디지털 레이더 수신기.
  12. 복수 개의 A/D 컨버터로부터 각각 수신받은 복수 개의 샘플링 데이터를 각각 DDC(Digital Down-Conversion) 처리하는 과정;
    상기 DDC 처리된 각각의 샘플링 데이터를 프레이밍(framing) 처리하여 외부 메모리에 저장하는 과정; 및
    상기 외부 메모리에 저장된 데이터 프레임들 중 어느 하나의 데이터 프레임을 읽어와 FIR(Finite Impulse Response) 필터를 통해 필터링한 후 신호 처리하는 과정;을 포함하고,
    상기 데이터 프레임은 상기 샘플링 데이터에 대해 레이더 시스템의 동기신호 시점부터 상기 레이더 시스템의 설계시 기설정된 수신시간 동안의 샘플 데이터 수만큼 프레이밍 처리되어 상기 외부 메모리에 저장되는 멀티채널 수신신호 처리방법.
  13. 제 12 항에 있어서,
    상기 데이터 프레임은 헤더와 페이로드를 포함하고, 상기 헤더는 데이터 프레임을 식별하기 위한 식별자로서, 프레임 순번과 채널번호를 포함하고, 상기 페이로드는 패딩 데이터와 샘플 데이터를 포함하는 멀티채널 수신신호 처리방법.
  14. 제 12 항에 있어서,
    상기 외부 메모리에 저장된 데이터 프레임을 상기 FIR 필터로 읽어올 때, 프레임 순번이 낮은 데이터 프레임 순 또는 채널 번호가 낮은 데이터 프레임 순으로 우선 순위를 두어 상기 외부 메모리로부터 읽어오는 멀티채널 수신신호 처리방법.
  15. 제 12 항에 있어서,
    상기 외부 메모리에 저장된 데이터 프레임을 읽어와 상기 FIR 필터로 전송할 때, 상기 FIR 필터는 대기상태로 사전 점유되는 멀티채널 수신신호 처리방법.
  16. 삭제
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