CN104584002B - 用于优化数字中继器性能的可重新配置的可变长度fir滤波器 - Google Patents

Abstract

本发明解决针对最佳滤波器性能的参数优化的问题，并且特别是从无线电或光纤上的需求到利用那些滤波器的无线电中继器的影响，该影响经常证明对于FIR滤波器冲突。FIR滤波器以可编程电路来实现，并且因此不被限制用在通信中继器中，虽然这个特定的使用可能对滤波器性能提出最严重的限制。在强加的约束内，本公开图示一种在最小化权衡时达成中间立场的方法。提出的概念的优点允许关于特定业务配置的合适的滤波器的选择，意味着以不同增益设置的单独滤波的频带的特定选择，并且旨在支持业务格式的多样性。公开的方法依赖可重新配置的可变长度FIR滤波器架构。还简要提出实现方式的架构和结果。

Description

用于优化数字中继器性能的可重新配置的可变长度FIR滤 波器

背景技术

部署中继器（repeater）以增加无线通信系统的覆盖面积。中继器由两个组件组成：施主和服务。施主组件从施主基站接收数据，对接收的信号进行放大、滤波，并从无线电单元发送经放大和经滤波的信号。经由施主天线完成与基站的通信。服务组件从服务无线电单元接收数据，对接收的信号进行放大、滤波，并从基站发送经放大和经滤波的信号。经由服务天线完成与无线电单元的通信。

中继器使用有限脉冲响应（FIR）滤波器作为信号处理的一部分。通常，FIR滤波器综合受通带纹波、阻带抑制、滚降、群延迟（GD）和群延迟失真（GDD）约束。滤波器强加于信号的失真导致信号的误差向量幅度（EVM）上的增加。在振幅和在相位域二者中的通带纹波对来自数字滤波器的添加的EVM有贡献，并且相位纹波与GDD密切相关。等待时间或GD与滤波器长度密切相关，滤波器长度也在可编程电路的资源方面与实现方式的成本相关。人们希望降低成本和过程的等待时间二者。在一些参数上改善滤波器导致一些其它参数的降级。例如，以更好的群延迟为目标限制在其它参数上的改善，例如通带纹波或阻带抑制等。另一方面，出于至少两个原因阻带抑制必须是充足的。第一，监管机构限制带外增益，并且因而限制中继器的“增益”。第二，在邻近频带中的较大增益意味着在感兴趣的频带中的某一信号可通过邻近的频带滤波器潜入并在共同的输出处干扰，因而引起EVM。因此，滤波器还特征在于：在不破坏主要通过邻近子带的业务的情况下滤波器可具有的允许的增益差“差增益”。下列表1图示在信号性能参数之间的上述权衡。

＃	群延迟（nS）	滤波器长度	BW（MHz）	增益（dB）	差增益（dB）	纹波/EVM
							1	9.0	35	0.2	100	25	0.2
2	8.0	31	0.2	100	20	0.3
							3	6.0	27	0.2	90	20	0.3

表1：滤波器参数规范。

利用可用的当前滤波器技术，不可能生成所有参数处在最佳状态的滤波器。图1示出FIR滤波器综合约束权衡。中继器需求取决于许多因素而变化，诸如支持的无线电接入技术（RAT）、可用带宽、信道间隔、中继器增益、中继器延迟。不同的中继器需求暗示不同的滤波器约束。中继器需求限制一些滤波器参数的改善，而以其它滤波器参数为目标。并且因此固定的FIR滤波器结构不适应所有的不同中继器需求。

在关于下列示例的图2和图3中示出滤波器结构中的权衡，下列示例为：a）对于2.8μs的相同群延迟，通过牺牲最外部的频带或通过允许通带中的较高纹波可以实现较高抑制；以及b）图2中的频率响应曲线图示出用于相同群延迟的5MHz滤波器，所述5MHz滤波器与具有较高抑制但是具有通带中的较大纹波的滤波器相比具有较低抑制与相对平坦的通带。公知的是：给定在群延迟中较大的容限，可以获得较好的抑制、平坦的通带等。在图3中示出具有较高群延迟（4μs）的5MHz滤波器。

发明内容

本发明是一种具有可重新配置的可变长度FIR滤波器的中继器，该中继器解决上面提到的现有中继器FIR滤波器的限制。在本方法中，FIR滤波器不被修改，而是由控制器/处理器重新编程以实现在图2和图3二者中表示的特性。本发明的具有可重新配置的可变长度FIR滤波器的中继器的优点包括：

1. 许多中继器使用固定滤波器，意味着：虽然它们对于少数不同的带宽是可编程的，但它们在群延迟方面不是灵活的，意味着：例如针对180个系数设计的滤波器可被编程用于不同带宽。

2. 公开的新架构还可改变除BW/通带纹波等之外的系数的数量。这给出在缩放方面的优点，而不必改变整个FPGA图像，否则这将已经需要较大的存储存储器。

虽然试图减少权衡，可重新配置的可变长度FIR滤波器有助于避免永久不利情况。一些中继器需求可能允许较大的群延迟，而其它需求可以允许较大的通带纹波等。这可用当前的可重新配置的可变长度滤波器来实现。重新配置在没有任何设计上的改变的情况下实现即时针对不同的中继器需求使用相同的滤波器。

可重新配置的滤波器解决针对最佳滤波器性能的参数优化的问题，并且特别是从无线电或光纤上的需求到利用那些滤波器的无线电中继器的影响，该影响经常证明对于FIR滤波器冲突。发明的FIR滤波器以可编程电路来实现，并且因此不被限制用在通信中继器中，虽然这个特定的使用可能对滤波器性能施加最严重的限制。发明提供中间立场而同时最小化权衡。发明的优点允许关于特定业务配置的合适滤波器的选择，意味着以不同增益设置的单独滤波的频带的特定选择，并且旨在支持业务格式的多样性。可重新配置的可变长度FIR滤波器架构提供该功能。

附图说明

图1是表示FIR滤波器权衡约束的图解。

图2是示出通常观察的FIR滤波器响应的一组图解。

图3是示出本发明的FIR滤波器响应的图解。

图4是数字中继器的架构的简化图。

图5是中继器的子带架构的简化图。

图6是本发明的FIR滤波器的结构的表示。

图7是FIR滤波器系数集报头（header）的表示。

具体实施方式

本发明针对提供一种采用可重新配置的可变长度FIR滤波器的数字中继器10。参考图4，示出中继器10的架构。中继器10包括两个主要的块，施主组件12和服务组件14。每个包括：a）双工器16，其实现使用相同的天线用于接收和发射；b）低噪声放大器（LNA）18；c）功率放大器（PA）20；d）射频（RF）接收部分22；e）RF发射部分24；f）模拟到数字控制器（ADC）26，其将模拟信号转换成数字以用于进一步以数字形式完成的信号处理；g）数字处理部分28，用于子带滤波和增益控制；h）主控制单元（MCU）30或主要的处理控制器，用于从中继器10的其它部件接收和向中继器10的其它部件发送指令；以及i）数字到模拟（DAC）32，以在通过数字处理部分28的数字信号处理之后将数字信号转换回模拟。中继器10支持指定的分配的频带内的多个子带。每个子带被不同地处理。依赖于中继器需求，每个子带提供不同的增益和滤波。

中继器10包括如图5中所示出的数字处理部分28的子带架构40。子带架构40包括下列功能块：a）NCO/混频器42，被配置成将以IF为中心的频带带到基带，b）数字下变频器（DDC）44，包括：半带滤波器46（所有子带共同的）、将位于频带内的单独的子带带到中心的子带NCO/混频器48、被布置成计及取决于信道滤波器而对于每个子带不同的输出采样率的抽取器（decimator）50；c）信道滤波器52包括本发明的可重新配置的可变长度FIR滤波器，其中中继器需求将约束强加于信道滤波器52上，使得根据中继器规范（增益、BW、EVM、RAT等）完成滤波，并且滤波可由用户通过NEP /MCU控制器54编程，NEP /MCU控制器54相应地重新加载特定的滤波器系数；以及d）数字上变频器（DUC）56，其包括：转换回采样率的内插器58），将子带放置回带内偏移的混频器60，以及半带滤波器62（所有子带共同的）。在中继器10的数字部分28的现场可编程门阵列（FPGA）1和2中以对于中继器形成领域中的技术人员已知的方式配置子带架构40的部件。

图6示出中继器10的可重新配置的可变长度FIR滤波器100的优选实施例。可通过将系数写到系数存储器102中而重新配置滤波器100。还取决于滤波器100的阶，从可用的不同输出中选择特定的滤波器输出。滤波器100的可重新配置的可变长度结构允许通过选择部分积作为输出而改变滤波器的阶。这种结构是可缩放的，并且还可被一般化用于不同的采样频率和时钟频率。

对于不同的中继器需求，生成并在闪速存储器中存储不同的滤波器系数集。每个滤波器系数集具有描述滤波器规范连同系数的报头。在图7中示出滤波器100的系数集报头。取决于中继器需求，用相应的滤波器系数集编程滤波器100。根据滤波器100的长度设置输出多路复用器（mux）选择线104。

如下关于表2-4阐明用于本发明的4阶FIR奇对称滤波器的示例性滤波器数据流。

表2：FIR滤波器数据流。

4阶滤波器将具有四个延迟块。因此它需要将四个先前的数据存储在存储器中。在表2中，使用五个存储器位置，其中一个位置总是零。为了实现方式的方便而这样做。

在表3和4中更充分地详细描述的特定数据周期中，用数据存储器中的替换数据加上输入数据/当前数据。例如，对于4阶滤波器，用第5、第3和第1存储器位置中的数据（第5个是最延迟的数据）加上当前数据。因此将执行三个加法。这三个输出将与系数存储器中存在的相应的系数相乘。因为结构是对称的，第一系数与最延迟的数据和当前数据相乘。这里C0是第一个和最后一个系数，C1是第二个和第四个系数，而C2是中间的系数。因此将执行三个乘法。然后用先前的数据周期的相应的部分积加上这些乘法器输出以生成新的部分积。通常，为了得到第n个部分积，用第（n+1）个先前的部分积加上第n个乘法器输出。因此将执行三个这样的加法以产生三个部分积。

在该示例中，顺序地执行加法器-乘法器-加法器操作。因此，用于4阶对称FIR滤波器的操作数量是三。从然后连接到mux的不同的部分积存储器位置分接出不同阶输出。取决于mux选择线，选择对应的滤波器输出。可顺序或并行执行这些操作，这取决于在数据周期中可用时钟的数量。例如，如果数据周期中可用时钟的数量=n，并且要执行的操作是m*n，则将执行n个顺序操作和m个并行操作。

表3：FIR滤波器实现方式规范。

表4：资源利用。

利用公开的可重新配置的可变长度FIR滤波器100，可能遵照消除另外的设计周期时间的不同中继器需求。滤波器100优选地在Xilinx FPGA中实现，与Xilinx IP核相比，Xilinx FPGA具有合理的资源利用。因此还提供改善的数字中继器。

已经关于特定示例描述了本发明。然而，将理解的是：可以在不脱离发明的精神和范围的情况下做出各种修改。因此，其它实施例在附加于此的权利要求的范围内。

Claims (8)

1.一种包括现场可编程门阵列FPGA的可重新配置的FIR滤波器，其被配置有：

数据存储器，用于存储输入数据的连续样本，其中所存储的样本的数目基于滤波器阶；

系数存储器，用于存储一组滤波器系数；

部分积存储器，用于存储来自多个数据周期的部分积；

输出多路复用器，被配置成基于滤波器阶而从部分积存储器中选择输出数据，其中来自部分积存储器的不同输出是针对不同的滤波器阶而选择的；

第一加法器，用于将来自数据存储器的最延迟的数据加到当前输入数据；

第二加法器，用于生成部分积以供存储在部分积存储器中；以及

乘法器，用于将第一加法器的输出与滤波器系数之一相乘，

其中第二加法器将乘法器的输出与先前数据周期的部分积相加，以生成用于当前数据周期的部分积以供存储在部分积存储器中，

其中输出多路复用器包括MUX选择输入以基于滤波器阶而从部分积存储器中选择输出；

其中所述滤波器通过将滤波器系数写入到系数存储器而被重新配置。

2.根据权利要求1所述的滤波器，其中部分积存储器的特定输出取决于滤波器的阶而被选择。

3.根据权利要求2所述的滤波器，其中所述滤波器具有可重新配置的可变长度结构，其允许通过选择所述部分积作为输出而改变滤波器阶。

4.根据权利要求1所述的滤波器，其中所述FPGA可配置用于不同的采样频率和时钟频率。

5.根据权利要求1所述的滤波器，其中所述FPGA可配置用于不同的滤波器系数集。

6.根据权利要求5所述的滤波器，其中不同的滤波器系数集被存储在闪速存储器中。

7.根据权利要求5所述的滤波器，其中每个滤波器系数集具有描述滤波器规范连同系数的报头。

8.根据权利要求1所述的滤波器，其中所述滤波器被配置成中继器的部分。