KR20170052244A - 연속파 레이더의 도플러 주파수를 검지하는 에스디알 수신기 및 그 동작 방법 - Google Patents

연속파 레이더의 도플러 주파수를 검지하는 에스디알 수신기 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 형태는 RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 A/D 컨버터; 상기 I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하며, Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 신호처리 FPGA; 및 상기 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환하는 FFT 모듈; FFT 변환된 값을 컴퓨터로 업로드하는 업로드 모듈;를 포함하며, 상기 신호처리 FPGA는, I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력함을 특징으로 할 수 있다.

Description

연속파 레이더의 도플러 주파수를 검지하는 에스디알 수신기 및 그 동작 방법{SDR Receiver for detecting doppler frequency in CW radar and method for detecting the same}
본 발명은 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기 및 그 동작 방법으로서, CW 레이더에서 송신되어 목표물에 반사되어 수신되는 신호의 도플러 주파수를 검출하는 SDR 수신기 및 검출 방법에 관한 것이다.
하드웨어 소형화와 전파 규제 완화로 데이터 활용 분야가 의료/바이오, 차량/교통, 시설보안 등 다양한 산업뿐만 아니라 일상생활 전반으로 확산되고 있다.
레이더는 안테나, 송신기, 수신기, 신호처리기로 구성된 하드웨어 플랫폼과 소프트웨어 프로세서의 통합 시스템으로 활용 분야에 따라 새로운 설계와 개발단계를 거쳐야 하므로 많은 시간과 비용이 소모될 수 있다.
기존의 레이더 시스템에서는 RF 아날로그 믹싱을 두 차례 거치는 일반적인 방식이 사용되고 있다. 최근 GSPS(giga sample per second) ADC로 인해 첫 믹싱 단계 이후 시스템 내에서의 디지털화 지점이 안테나와 가까워지고 있는 추세이다. 신형 GSPS ADC는 안테나와 가까운 곳에서의 디지털화를 지원하기 위해 뛰어난 선형성과 3GHz 이상의 아날로그 대역폭을 지원하므로 S대역 주파수의 언더 샘플링이 가능해진다. 이로 인해 S대역 내에서 다이렉트 RF 샘플링이 가능해지므로 믹싱 단계를 없앨 수 있어 부품 수와 시스템 크기를 줄일 수 있다.
한편, SDR(Software Defined Radio)이란, 통신 방식이 아니라 통신기기의 설계방식(radio architecture)을 말하는 것으로서 이 방식으로 설계된 수신기를 SDR 수신기라고 부른다. SDR 수신기는 레이더 신호 처리를 하드웨어가 아니라 순전히 소프트웨어로 처리한다. 신호의 필터링(filtering)이나 신호에서 정보를 빼내는 복조(demodulation)도 소프트웨어 처리한다.
한편, 일반적인 레이더 시스템은 원거리에서 전자기파를 이용하여 목표물의 속도, 위치를 검시하는 시스템이다. 특히, CW 레이더(Continuous Wave type Radar)는 움직이는 목표물의 도플러 주파수 변이를 이용하여 속도를 계측한다. 즉, CW 레이더의 파형 발생기에서 생성된 정현파 신호가 송신기 및 안테나를 거쳐 수신기로 들어오는 도플러 주파수를 분석하여 움직이는 목표물의 속도를 계측한다.
이에 CW 레이더의 수신 효율을 더욱 향상하기 위한 SDR 수신기의 동작 알고리즘의 개발이 필요하다.
한국출원번호 10-2015-0009923호
본 발명의 기술적 과제는 CW 레이더에서 송신되어 목표물에 반사되어 수신되는 신호의 도플러 주파수를 효율적으로 검출하는 SDR 수신기 및 검출 방법을 제공하는데 있다.
본 발명의 실시 형태는 RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 A/D 컨버터; 상기 I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하며, Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 신호처리 FPGA; 및 상기 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환하는 FFT 모듈; FFT 변환된 값을 컴퓨터로 업로드하는 업로드 모듈;를 포함하며, 상기 신호처리 FPGA는, I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력함을 특징으로 할 수 있다.
상기 A/D 컨버터는, 외부로부터 제공되는 샘플링 클럭에 따라 상기 RF 입력신호를 N번째 클럭마다 샘플링하여 I1 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성함을 특징으로 할 수 있다.
상기 샘플링 클럭은, RF 입력신호의 주파수 크기의 80%의 주파수 크기를 가지는 클럭임을 특징으로 할 수 있다.
상기 신호처리 FPGA는, (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하고, 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하고, I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력하며, (N+3)번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하고, 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하고, Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력함을 특징으로 할 수 있다.
또한 본 발명의 실시 형태는, RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 샘플링 과정; 상기 I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하는 I 샘플링 신호 출력 과정; Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 Q 샘플링 신호 출력 과정; 및 상기 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환하여, FFT 변환된 값을 컴퓨터로 업로드하는 과정;을 포함하며, 상기 I 샘플링 신호 출력 과정은, I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며, 상기 Q 샘플링 신호 출력 과정은, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력함을 특징으로 할 수 있다.
상기 샘플링 과정은, 외부로부터 제공되는 샘플링 클럭에 따라 상기 RF 입력신호를 N번째 클럭마다 샘플링하여 I1 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며, 상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성함을 특징으로 하는 특징으로 할 수 있다.
상기 I 샘플링 신호 출력 과정은, (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하는 과정; 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하는 과정; 및 I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력하는 과정;을 포함할 수 있다.
상기 Q 샘플링 신호 출력 과정은, (N+3)번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하는 과정; 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하는 과정; 및 Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력함을 특징으로 할 수 있다.
본 발명의 실시 형태에 따르면 SDR 수신기를 CW 레이더에 적용함에 있어서 고유의 DDC 알고리즘을 적용하여 도플러 주파수의 검출 능력을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구성 블록도.
도 2는 본 발명의 실시예에 따른 A/D 컨버터의 구성 블록도.
도 3은 본 발명의 실시예에 따라 A/D 컨버터에서 이루어지는 신호의 샘플링을 취하는 모습을 도시한 그림.
도 4는 본 발명의 실시예에 따른 신호처리 FPGA의 기능 구성을 간략히 나타낸 그림.
도 5는 본 발명의 실시예에 따라 신호 처리하여 수집한 데이터를 I, Q로 분리한 결과를 도시한 그래프.
도 6은 본 발명의 실시예에 따라 신호 처리하여 수집한 데이터를 I, Q로 분리하여 주파수의 스펙트럼으로 나타낸 그래프.
도 7은 본 발명의 실시예에 따른 도플러 주파수를 검지하는 SDR 수신기의 구동 과정을 도시한 플로차트.
이하, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 또한, 본 발명을 설명함에 있어 관련된 공지 기술 등이 본 발명의 요지를 흐리게 할 수 있다고 판단되는 경우 그에 관한 자세한 설명은 생략하기로 한다.
도 1은 본 발명의 실시예에 따른 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구성 블록도이며, 도 2는 본 발명의 실시예에 따른 A/D 컨버터의 구성 블록도이며, 도 3은 본 발명의 실시예에 따라 A/D 컨버터에서 이루어지는 신호의 샘플링을 취하는 모습을 도시한 그림이며, 도 4는 본 발명의 실시예에 따른 신호처리 FPGA의 기능 구성을 간략히 나타낸 그림이다.
CW 레이더(continuous wave type radar)는, 움직이는 목표물의 도플러 주파수 변이를 이용하여 속도를 계측한다. 즉, CW 레이더의 파형 발생기에서 생성된 연속적으로 발생되는 정현파 신호가 송신기 및 안테나를 거쳐 SDR 수신기로 들어오는 도플러 주파수를 분석하여 움직이는 목표물의 속도를 계측한다.
본 발명의 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기는, 수신 안테나를 거쳐 입력되는 IF 주파수(중간 주파수;Intermediate Frequency)를 DDC(Digital Down Conversion) 알고리즘을 이용하여 데이터량을 감소시켜 I,Q 신호로 변환한다. 그 후, I,Q 신호는 FFT(Fast Fourier Transform)을 수행하여 도플러 주파수로부터 움직이는 목표물의 속도를 측정하여 USB를 통해 컴퓨터에 제공된다.
참고로, SDR 수신기란, 대부분의 신호 처리를 하드웨어가 아니라 순전히 소프트웨어로 처리하는 수신기를 말하는 것으로서 SDR(Software Defined Radio)은, 공통 하드웨어 플랫폼에 응용 소프트웨어적인 재구성이 가능한 개방형 신호처리 기술이다. SDR 수신기는 신호의 필터링(filtering)이나 신호에서 정보를 빼내는 복조(demodulation)도 소프트웨어 처리한다. 이하, 본 발명의 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기에 대하여 상술한다.
본 발명의 도플러 주파수를 검지하는 SDR 수신기는, 시간차(Time-Interleaved) 방식에 의한 고속 샘플링을 수행하는 A/D 컨버터(100)와, DDC 알고리즘을 이용하여 데이터량을 감소시키는 신호처리 FPGA(200), 및 신호처리 FPGA(200)에서 신호 처리된 결과를 FFT 변환하는 FFT 모듈(300)과, FFT 변환된 값을 컴퓨터로 업로드(upload)하는 업로드 모듈(400)를 포함할 수 있다.
FFT 모듈(300)은, 신호처리 FPGA(200)에서 필터링 및 데이터 크기 조절된 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환한다. 따라서 FFT(Fast Fourier Transform)을 수행하여 도플러 주파수로부터 움직이는 목표물의 속도가 측정될 수 있다.
업로드 모듈(400)는, FFT 변환된 값을 컴퓨터로 업로드한다. 업로드 통신 규격은, 예컨대, USB 통신 규격으로서 USB 포트를 통해 컴퓨터에 업로드될 수 있다.
A/D 컨버터(100)는, 도플러 주파수를 가지는 RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 차이를 가지는 2채널의 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 차이를 가지는 2채널의 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력한다.
도플러 주파수를 가지는 RF 입력신호는 고주파 신호 대역을 낮춘 IF 주파수(중간 주파수) 신호를 말하는 것이다. 예를 들어, CW 레이더의 송신기는 S 대역 기준으로 2.442GHz의 캐리어 주파수를 생성하고, 송신 안테나에서 방사되는 전자기파가 목표물로부터 반사되어 수신 안테나를 통해 수신되면, 협대역 필터(narrow band filter)를 거쳐 캐리어 주파수는 IF 주파수인 70MHz로 다운된다. 이하, RF 입력신호라 함은 캐리어 주파수에서 다운된 IF 주파수 신호임을 의미한다.
본 발명의 A/D 컨버터(100)는, RF 입력신호에 대하여 시간차(Time-Interleaved) 방식에 의한 고속 샘플링을 수행하여 4채널의 신호(I1,I2,Q1,Q2)을 출력한다. 이를 위해 A/D 컨버터(100)는, 출력 데이터를 네 개의 LVDS 버스로 역다중화해(de-multiplexed) 버스 당 데이터 전송량을 줄임으로써 고속의 데이터 전송이 가능하다. 이를 위하여, A/D 컨버터(100)는, 입력되는 RF 입력신호를 샘플링하여, 도 3에 도시한 바와 같이 I1 샘플링 신호, I2 샘플링 신호, Q1 샘플링 신호, Q2 샘플링 신호를 생성하여 전체 4채널로서 신호처리 FPGA(200)에 출력한다.
상술하면, A/D 컨버터(100)는, 도 2에 도시한 바와 같이 컨버팅 모듈(110), 역다중화 모듈(120)을 포함한다.
컨버팅 모듈(110)은, 외부의 파형 발생기에서 제공되는 샘플링 클럭에 따라 RF 입력신호를 샘플링하여 I1 샘플링 신호와 I2 샘플링 신호를 생성한다. I1 샘플링 신호와 I2 샘플링 신호간의 샘플링 간격은 도 3에 도시한 바와 같이 두 개의 샘플링 클럭 신호를 가지도록 샘플링된다.
또한 컨버팅 모듈(110)은, 외부의 파형 발생기에서 제공되는 샘플링 클럭에 따라 RF 입력신호를 샘플링하여 Q1 샘플링 신호와 Q2 샘플링 신호를 생성한다. Q1 샘플링 신호와 Q2 샘플링 신호간의 샘플링 간격은 도 3에 도시한 바와 같이 두 개의 샘플링 클럭 신호를 가지도록 샘플링된다.
즉, 컨버팅 모듈(110)은, 도 3에 도시한 바와 같이 외부로부터 제공되는 샘플링 클럭에 따라 상기 RF 입력신호를 N번째 클럭마다 샘플링하여 I1 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성한다.
한편, 외부의 파형 발생기에서 제공되는 샘플링 클럭은, RF 입력신호의 주파수 크기의 4/5의 주파수 크기, 즉 80%의 주파수 크기를 가지는 클럭을 가짐을 특징으로 한다.
예를 들어, 송신 안테나에서 방사되는 전자기파가 목표물로부터 반사되어 수신 안테나를 통해 수신되어 협대역 필터(narrow band filter)를 거쳐 캐리어 주파수는 IF 주파수인 70MHz로 다운되어 컨버팅 모듈(110)로 RF 입력신호로서 입력되면, 70MHz의 80%의 주파수인 56MHz 샘플링 클럭으로서 I1,Q1,I2,Q2로 반복적으로 샘플링된다.
역다중화 모듈(120)은, 컨버팅 모듈(110)로부터 순차적으로 제공되는 I1,Q1,I2,Q2 샘플링 신호를 역 다중화(De-Mux)하여 4채널의 샘플링 신호로서 신호처리 FPGA(200)에 제공할 수 있다. 따라서 네 개의 데이터 채널 수로 늘어남으로써, A/D 컨버터(100)에서 신호처리 FPGA(200)로 고속의 데이터 전송이 가능하게 된다.
한편, 알려진 바와 같이 FPGA(Field Programmable Gate Array)는 현장 프로그레머블 게이트 어레이로서, 논리 게이트의 조합으로 되어 프로그래밍을 통하여 필터링, 데이터 추출 등을 수행하는 반도체 모듈이다. 본 발명의 신호처리 FPGA(200)는, I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하며, Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력한다. 즉, 신호처리 FPGA(200)는 I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력한다.
나이퀴스트 이론에 의하면, 샘플링 클럭은 신호의 최대 주파수의 2배 이상이 되어야 원신호를 복원할 수 있다. CW 레이더 도플러 주파수가 ±300Hz 범위로 감지 하기 위해 신호처리 FPGA(200) 내부에서는 56MHz 샘플링 주파수를 3.584KHz로 데시메이션(decimation)한다. 데시메이션은 표본화 데이터양을 줄이기 위해 수행되는 것으로서, 수신단부터 컴퓨터까지의 FFT 수행을 위한 I, Q 데이터 알고리즘 처리 과정은 도 4와 같다.
즉, 신호처리 FPGA(200)는 DDC(Digital Down Conversion) 알고리즘을 이용하여 데이터량을 감소시켜 I,Q 신호로 변환하기 위해 FIR(Finite Impulse Response) 필터의 기능을 수행한다.
신호처리 FPGA(200)에서 데이터량을 감소시키기 위해 적용되는 본 발명의 DDC 알고리즘은, 소프트웨어로 DC 오프셋(DC offset)을 제거한 I1, Q1, I2, Q2 데이터는 2 decimation 되어 I, Q로 분리된다. DC 오프셋 제거는 I2, Q2에는 *(-1)을 처리하고, I1, Q1, I2, Q2의 입력 신호를 누적 평균화하여 입력신호와의 차를 발생시켜 I 샘플링 신호, Q 샘플링 신호로서 각각 출력한다.
I 샘플링 신호가 출력되는 것을 상술하면, (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하고, 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하고, I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력한다.
예를 들어, 3번째 샘플링 클럭(clock_3) 순간에 샘플링된 I2 샘플링 신호는 1번째 샘플링 클럭(clock_1) 순간에 샘플링된 I1 샘플링 신호와 더해져서 1번째 샘플링 클럭(clock_1)에서의 I 샘플링 합산 신호로 결정되고, 마찬가지로, 7번째 샘플링 클럭(clock_7) 순간에 샘플링된 I2 샘플링 신호는 5번째 샘플링 클럭(clock_5) 순간에 샘플링된 I5 샘플링 신호와 더해져서 5번째 샘플링 클럭(clock_5)에서의 I 샘플링 합산 신호로 결정된다. 참고로, I2 샘플링 신호가 샘플링되는 샘플링 클럭에서는 별도의 샘플링 합산이 이루어지지 않는다.
이와 같이 미리 설정된 정해진 주기 동안에서의 I 샘플링 합산 신호를 산출한 후, 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하고, I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력한다.
예를 들어, 설정된 주기동안 1번째부터 N번째까지의 샘플링 클럭을 가진다고 할 때, 1번째 샘플링 클럭(clock_1)에서의 I 샘플링 합산 신호의 크기가 A1라 하고, 5번째 샘플링 클럭(clock_5)에서의 I 샘플링 합산 신호의 크기가 A5라 하고, N번째 샘플링 클럭(clock_N)에서의 샘플링 합산 신호의 크기가 AN이라 할 때, I 누적 평균값은, (A1+A4+....+AN)/N에 의해 산출될 수 있다. 또한 1번째 샘플링 클럭(clock_1)에서의 I 샘플링 신호는, I 누적 평균값에서 1번째 샘플링 클럭(clock_1)에서의 I 샘플링 합산 신호의 값을 차감하여, 즉, (A1+A4+....+AN)/N - A1에 의해 산출되며, 5번째 I 샘플링 신호는, I 누적 평균값에서 5번째 샘플링 클럭(clock_5)에서의 I 샘플링 합산 신호의 값을 차감하여, 즉, (A1+A4+....+AN)/N - A5에 의해 산출된다. 따라서 N번째 I 샘플링 신호는, 누적 평균값에서 N번째 샘플링 클럭에서의 I 샘플링 합산 신호의 값을 차감하여, 즉, (A1+A4+....+AN)/N - AN에 의해 산출될 수 있다.
한편, Q 샘플링 신호가 출력되는 것을 상술하면, (N+3)번째 N번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 N번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하고, 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하고, Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력한다.
예를 들어, 4번째 샘플링 클럭 순간에 샘플링된 Q2 샘플링 신호는 2번째 샘플링 클럭 순간에 샘플링된 Q1 샘플링 신호와 더해져서 2번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정되고, 마찬가지로, 8번째 샘플링 클럭 순간에 샘플링된 Q2 샘플링 신호는 6번째 샘플링 클럭 순간에 샘플링된 Q1 샘플링 신호와 더해져서 6번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정된다. 참고로, Q2 샘플링 신호가 샘플링된 샘플링 클럭에서는 별도의 샘플링 합산이 이루어지지 않는다.
이와 같이 미리 설정된 정해진 주기 동안에서의 Q 샘플링 합산 신호를 산출한 후, 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하고, Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력한다.
참고로, 상기에 의해 출력되는 I 샘플링 신호 및 Q 샘플링 신호에서의 Real(I), Imagnary(Q)의 컴플렉스 임펄스 리스폰스(complex impulse response)는 하프 대역 로패스(Half Band LowPass) 필터를 사용하여 계수값을 추출할 수 있다.
한편, 신호처리 FPGA(200)를 통해 출력되는 I, Q 샘플링 신호를 검증하기 위해 신호 발생기를 통한 가상 실험과 실제로 SDR 플랫폼을 이용하여 도플러 주파수를 측정하는 가상 실험을 진행하였다.
신호처리 FPGA(200)에서는 I, Q 샘플링을 512개에서 최대 3072개까지 수집할 수 있도록 설계하였다. I, Q 데이터의 샘플링 주파수 Fs = 1.792KHz 이다. 3072개를 수집할 경우 I, Q 샘플링 신호의 데이터 개수는 각각 1,536개이다. FFT 크기는 샘플개수보다 큰 2^n값이므로 2048이 된다. 따라서 FFT 주파수 분해능은 샘플링주파수/ FFT 크기이므로 1,792/2,048 = 0.875Hz 이다.
주파수 분해능은 수집하는 I, Q 데이터의 양에 따라 가변된다. 가상 신호발생기 2를 방사한 후, 가상 도플러 주파수를 IF 중심으로 +300~ -300[Hz]로 조절하면서 FFT 수행 결과값과 이론값을 비교하였다. 그 결과, 신호 세기는 -71dBm 기준이며, FFT 크기는 1,024로 수행하였고, FFT 수행값과 이론값의 오차는 /2[Hz] 범위이다. 신호 발생기를 통한 가상 실험을 통해서 신호처리 모듈의 ADC Dynamic Range는 대략 80dB까지임을 확인할 수 있었다.
한편, 실제 SDR 플랫폼으로 야외에서 안테나와 30m 거리에서 30초 동안 사람의 움직임에 따라 도플러 주파수가 감지되는 지를 실험하였다. Radar Frequency Band는 S Band로 ISM대역인 2.4400GHz~ 2.4480GHz 범위에서 시험하였다.
파장 = c / fc (c = 빛의 속도, fc는 캐리어 주파수)이고, v(속도) = fd(doppler freqency) * / 2 이므로 캐리어 주파수가 2.45GHz이면 사람의 도보 속도는 보통 걸음이 1m/sec라고 하였을 때 도플러 주파수는 16Hz이다. 신호 처리하여 수집한 데이터를 I, Q로 분리한 결과는 도 5와 같고 시간에 따른 주파수를 표현하는 스펙트럼(Spectrogram)으로 변환한 결과는 도 6과 같다.
따라서 SDR 레이더 플랫폼 내의 파형발생기와 신호처리기 모듈은 실시간으로 Direct DDC로 SDR 수신기에 입력되는 데이터를 I, Q로 변환하여, FFT 수행 결과 CW 레이더의 도플러 주파수가 검지되는 것을 확인할 수 있다. 또한, 부가적으로 움직이는 물체의 속도를 확인하였다.
도 7은 본 발명의 실시예에 따른 도플러 주파수를 검지하는 SDR 수신기의 구동 과정을 도시한 플로차트이다.
우선, RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 샘플링 과정(S710)을 가진다. 여기서 RF 입력신호는 실제로는, 수신되는 도플러 주파수의 고주파 신호 대역을 낮춘 IF 주파수(중간 주파수) 신호를 말한다.
샘플링 클럭은, RF 입력신호의 주파수 크기의 4/5의 주파수 크기, 즉 80%의 주파수 크기를 가지는 클럭을 가진다.
따라서 도 3(a) 및 도 3(b)에 도시한 바와 같이 샘플링 클럭에 따라 RF 입력신호를 N번째 클럭마다 IF 주파수의 RF 입력신호를 샘플링하여 I1 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며, 샘플링 클럭에 따라 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성한다.
샘플링 과정(S710)이 있은 후, I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하는 I 샘플링 신호 출력 과정(S720)을 가진다. 이러한 I 샘플링 신호 출력 과정은, I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력한다. 즉, (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하는 과정(S721)과, 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하는 과정(S722)과, I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력하는 과정(S723)을 가진다.
또한, Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 Q 샘플링 신호 출력 과정(S730)을 가진다. 이러한 Q 샘플링 신호 출력 과정은, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력한다. 즉, (N+3)번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하는 과정(S731)과, 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하는 과정(S732)과, Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력(S733)한다.
그 후, I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환(S740)하여, FFT 변환된 값을 컴퓨터로 업로드하는 과정(S750)을 가진다.
상술한 본 발명의 설명에서의 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것으로, 이 발명의 기술적 사상이 반드시 이 실시예만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 변경 및 균등한 타의 실시예가 가능한 것이다.
100:A/D 컨버터 200:신호처리 FPGA
300:FFT 모듈 400:업로드 모듈

Claims (8)

  1. RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 A/D 컨버터;
    상기 I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하며, Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 신호처리 FPGA; 및
    상기 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환하는 FFT 모듈;
    FFT 변환된 값을 컴퓨터로 업로드하는 업로드 모듈;
    를 포함하며, 상기 신호처리 FPGA는,
    I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력함을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기.
  2. 청구항 1에 있어서, 상기 A/D 컨버터는,
    외부로부터 제공되는 샘플링 클럭에 따라 상기 RF 입력신호를 N번째 클럭마다 샘플링하여 I1 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성함을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기.
  3. 청구항 2에 있어서, 상기 샘플링 클럭은,
    RF 입력신호의 주파수 크기의 80%의 주파수 크기를 가지는 클럭임을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기.
  4. 청구항 2에 있어서, 상기 신호처리 FPGA는,
    (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하고, 각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하고, I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력하며,
    (N+3)번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하고, 각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하고, Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력함을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기.
  5. RF 입력신호를 정해진 샘플링 클럭으로 샘플링하여, 두 개의 샘플링 클럭 간격을 가지는 I1 샘플링 신호 및 I2 샘플링 신호와, 두 개의 샘플링 클럭 간격을 가지는 Q1 샘플링 신호 및 Q2 샘플링 신호를 생성하여 전체 4채널로 출력하는 샘플링 과정;
    상기 I1 샘플링 신호 및 I2 샘플링 신호의 데이터량을 감소시켜 I 샘플링 신호로 출력하는 I 샘플링 신호 출력 과정;
    Q1 샘플링 신호 및 Q2 샘플링 신호의 데이터량을 감소시켜 Q 샘플링 신호로 출력하는 Q 샘플링 신호 출력 과정; 및
    상기 I 샘플링 신호와 Q 샘플링 신호를 고속 퓨리에 변환하여, FFT 변환된 값을 컴퓨터로 업로드하는 과정;을 포함하며,
    상기 I 샘플링 신호 출력 과정은, I1 샘플링 신호와 I2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 I 샘플링 신호를 출력하며,
    상기 Q 샘플링 신호 출력 과정은, Q1 샘플링 신호와 Q2 샘플링 신호의 누적 평균값을 이용하여 데이터량 감소된 Q 샘플링 신호를 출력함을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구동 방법.
  6. 청구항 5에 있어서, 상기 샘플링 과정은,
    외부로부터 제공되는 샘플링 클럭에 따라 상기 RF 입력신호를 N번째 클럭마다 샘플링하여 I1 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+1번째 클럭마다 샘플링하여 Q1 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+2번째 클럭마다 샘플링하여 I2 샘플링 신호를 생성하며,
    상기 샘플링 클럭에 따라 상기 RF 입력신호를 N+3번째 클럭마다 샘플링하여 Q2 샘플링 신호를 생성함을 특징으로 하는 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구동 방법.
  7. 청구항 6에 있어서, 상기 I 샘플링 신호 출력 과정은,
    (N+2)번째 샘플링 클럭에서 샘플링된 I2 샘플링 신호를 (N)번째 샘플링 클럭에서 샘플링된 I1 샘플링 신호와 더하여 N번째 샘플링 클럭에서의 I 샘플링 합산 신호로 결정하는 과정;
    각 I 샘플링 합산 신호를 모두 더하여 이들의 평균값인 I 누적 평균값을 산출하는 과정; 및
    I 누적 평균값과 (N)번째 샘플링 클럭에서의 I 샘플링 합산 신호와의 차이값을 산출하여 (N)번째 샘플링 클럭에서의 I 샘플링 신호로 출력하는 과정;
    을 포함하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구동 방법.
  8. 청구항 6에 있어서, 상기 Q 샘플링 신호 출력 과정은,
    (N+3)번째 샘플링 클럭에서 샘플링된 Q2 샘플링 신호를 (N+1)번째 샘플링 클럭에서 샘플링된 Q1 샘플링 신호와 더하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호로 결정하는 과정;
    각 Q 샘플링 합산 신호를 모두 더하여 이들의 평균값인 Q 누적 평균값을 산출하는 과정; 및
    Q 누적 평균값과 (N+1)번째 샘플링 클럭에서의 Q 샘플링 합산 신호간의 차이값을 산출하여 (N+1)번째 샘플링 클럭에서의 Q 샘플링 신호로 출력함을 특징으로 하는 CW 레이더의 도플러 주파수를 검지하는 SDR 수신기의 구동 방법.
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