CN110488718A - 超多通道全同步数据采集系统 - Google Patents

Abstract

超多通道全同步数据采集系统,属于信号采集领域，具体涉及多通道动态信号采集相关的测试任务。解决了现有技术中单一数据采集设备内的多路通道数据采集以及多个数据采集设备间的数据采集同步精度低的问题。本发明通过不同数据采集卡之间的所有采集通道上的时钟信号和采样触发信号同步，从而实现不同数据采集卡之间所有通道的数据采集同步及同一数据采集卡上所有通道数据采集同步，从而提高数据采集同步精度。本发明主要用于对电神经信号数据、风洞传感器数据、以及麦克风阵列数据等的采集。

Description

超多通道全同步数据采集系统

技术领域

本发明属于信号采集领域，具体涉及多通道动态信号采集相关的测试任务，如电神经信号数据采集、风洞传感器数据采集、以及麦克风阵列数据采集。

背景技术

无论是自然科学的发展还是工程项目的应用，都离不开对各种物理量的精密测量。随着科学技术的进步和所涉及领域的扩展，新环境下的测试任务变得复杂和多样，也使得在许多特殊的应用中需要针对性更强的专用化测试设备。本专利所提出的超多通道全同步数据采集系统便可归于此类设备。其特点在于具有几十甚至上百个数据输入通道，并且能够完全保证所有通道之间高精度的同步。

同步采集是指不同的输入通道在同一时刻进行采样。在设计系统时，考虑定时和同步需求是很重要的。假如各个传感器的数据不同步，便会降低测试数据之间的相关性；并且随着测试时间的增加，误差也会随之累加；此外，时钟的漂移也可能导致系统获得不同数量的样本，带来极大的困难和不确定性，不利于后续的数据整合分析。

多多通道同步数据采集系统在许多科研与工程领域的测试中具有广泛的应用价值，例如在麦克风采集阵列、电力系统、微波通信、无线传感网络、光学成像、相控阵雷达阵列、半导体测试、以及地震波检测与地震层析成像等工程领域的应用。

在这些测试任务中，为了数据后续的整合分析，无一例外地均要求对多个被测信号进行同步采集，以保证数据在时间上高度的相关性。因此，测试设备的在不同数据通道之间同步精度，直接影响目标任务的测试精度。

现有的多通道同步数据采集设备普遍具有以下缺点与不足：

首先，数据采集通道数量不足，多数不超过32个，不能满足某些具有特殊要求的测试测量任务；

其次，多数系统只能保证在单一数据采集设备上各通道同步，当目标通道数过多，需要多个数据采集设备共同工作时，由于晶体振荡器时钟的微小差别，不同设备之间的同步精度一直不高，一般都无法低于1ns；

最后，多通道数据采集设备的专用性比较强，普遍存在开发与维护难度大、费用高昂、兼容性差以及容易被淘汰等缺点。因此，以上问题亟需解决。

发明内容

本发明是为了解决现有技术中单一数据采集设备内的多路通道数据采集以及多个数据采集设备间的数据采集同步精度低的问题，本发明提供了一种超多通道全同步数据采集系统。

超多通道全同步数据采集系统，包括PXIe背板、PXIe控制器和n个PXIe数据采集卡；

PXIe控制器插在PXIe背板上的系统槽内，任意一个PXIe数据采集卡作为主卡插在PXIe背板上的系统定时槽内，剩余n-1个数据采集卡均作为从卡分别插在PXIe背板上的n-1个混合插槽或n-1个PXIe插槽内，n为大于2的整数；

通过PXIe背板中的通信总线，实现PXIe控制器与主卡间的数据通信；

通过PXIe背板中的定时触发总线，实现对主卡和所有从卡同时发送触发信号、以及实现对主卡和所有从卡同时发送时钟信号；

采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步，另外，还通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步，最终实现所有PXIe数据采集卡卡间数据采集同步和任意一个PXIe数据采集卡上的所有采集通道数据采集同步。

优选的是，主卡包括一个主FPGA和m个主ADC；每个从卡包括一个从FPGA和m个从ADC；m为大于2的整数；

主ADC和所有从ADC上均具有多个采集通道；

主ADC和所有从ADC均通过其上的采集通道进行数据采集，并对采集的数据进行模数转化；

(一)所述的采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步的具体过程为：

PXIe控制器发出的触发控制命令通过通信总线发送至主FPGA中，主FPGA根据接收的触发控制命令，生成背板触发控制信号，并将该背板触发控制信号发送至定时触发总线上，定时触发总线根据接收的背板触发控制信号同时向主卡上的主FPGA和所有从卡上的从FPGA发送触发信号；

主卡上的主FPGA根据接收的触发信号，向其主卡上的m个主ADC发送m路同步的触发信号SYNC_IN；

每个从卡上的FPGA根据接收的触发信号，向其所在从卡上的m个从ADC发送m路同步的触发信号SYNC_IN；

最终，使得主卡上的所有主ADC和每个从卡上的所有从ADC接收的触发信号SYNC_IN同步，从而实现主卡和所有从卡上的所有采集通道接收的触发信号同步，进而使得主卡和所有从卡上的所有采集通道同时采样；

(二)所述通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步的具体过程为：

PXIe背板中的定时触发总线向主卡上的主FPGA和所有从卡上的从FPGA同时发送时钟信号；

主卡上的主FPGA和所有从卡上的从FPGA均对接收的时钟信号进行相位调整，使得主卡上的主FPGA和所有从卡上的从FPGA输出的时钟信号MCLK同步，并将主卡上的主FPGA输出的时钟信号MCLK同时发送至其主卡上的m个主ADC中，将每个从卡上的从FPGA输出的时钟信号MCLK同时发送至其所在从卡上的m个从ADC中；

最终，使得主卡上的所有主ADC和每个从卡上的所有从ADC接收的时钟信号同步，从而实现主卡和所有从卡上的所有采集通道时钟同步。

优选的是，主FPGA包括主定时触发总线接口、主PCIe接口、主PLL控制器和主同步控制器；

主定时触发总线接口和主PCIe接口均通过片内互联总线同时与主PLL控制器和主同步控制器连接；

主PCIe接口，用于接收通信总线下传的触发控制命令，并将该触发控制命令通过片内互联总线写入主PLL控制器；

主PLL控制器，用于根据写入的触发控制命令，通过主定时触发总线接口发出背板触发控制信号至定时触发总线；

定时触发总线，根据接收的背板触发控制信号生成触发信号，并将该触发信号进行下传；

定时触发总线，还用于下传时钟信号；

主定时触发总线接口，用于接收定时触发总线下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至主同步控制器；还用于将接收的时钟信号发送至主PLL控制器；

主同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至m个主ADC；

主PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至m个主ADC。

优选的是，每个从FPGA包括从定时触发总线接口、从PLL控制器和从同步控制器；

从定时触发总线接口，用于接收定时触发总线下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至从同步控制器；还用于将接收的时钟信号发送至从PLL控制器；

从同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至所在的从卡上的m个从ADC；

从PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至所在的从卡上的m个从ADC。

优选的是，主卡上的时钟信号MCLK通过等长的走线提供给相应的主ADC；

从卡上的时钟信号MCLK通过等长的走线提供给相应的从ADC。

优选的是，主ADC和从ADC均选用Σ-Δ型模数转换器。

本发明的核心在于全同步数据采集的实现。同步是指不同的数据输入通道在同一时刻对被测信号进行采样，通常以同步精度对设备的同步性能进行评价；而全同步在本发明中的含义为：任意一个数据采集卡上的不同通道需要同步，同时任意两个不同数据采集卡上的通道也要同步。

本发明带来的有益效果是，PXIe背板数据采集卡的数量可根据现实的测试任务需要灵活改变，轻松实现上百通道的数据采集接口，实现超多通道的要求。

本发明通过不同数据采集卡之间的所有采集通道上的时钟信号和采样触发信号同步，从而实现不同数据采集卡之间所有通道的数据采集同步及同一数据采集卡上所有通道数据采集同步，从而提高数据采集同步精度。

本发明以PXIe模块化仪器总线平台为基础，利用PXIe背板内部的定时触发总线，制作多个模块化数据采集板卡，可实现多于200个的超多通道高精度同步数据采集；另外，本发明系统在可靠性、灵活性以及兼容性上具有非常大的优势，成本低且可重复利用率高。经过实际测试，本系统具体可达主要指标如表1所示。

表1 超多通道全同步数据采集系统指标

由上表可看出，本发明在通道数、以及同步精度等方面明显高于现有的多通道数据采集设备，可满足电神经信号采集、大型风洞实验、以及麦克风阵列等对通道数与同步性有特殊需求的数据采集与测试任务。

附图说明

图1为本发明所述的超多通道全同步数据采集系统的原理框图；

图2为本发明所述的超多通道全同步数据采集系统的原理示意图；

图3为主卡的结构示意图；

图4为从卡的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1和图2说明本实施方式，本实施方式所述的超多通道全同步数据采集系统，包括PXIe背板1、PXIe控制器2和n个PXIe数据采集卡3；

PXIe控制器2插在PXIe背板1上的系统槽内，任意一个PXIe数据采集卡3作为主卡插在PXIe背板1上的系统定时槽内，剩余n-1个数据采集卡均作为从卡分别插在PXIe背板1上的n-1个混合插槽或n-1个PXIe插槽内，n为大于2的整数；

通过PXIe背板1中的通信总线1-1，实现PXIe控制器2与主卡间的数据通信；

通过PXIe背板1中的定时触发总线1-2，实现对主卡和所有从卡同时发送触发信号、以及实现对主卡和所有从卡同时发送时钟信号；

采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步，另外，还通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步，最终实现所有PXIe数据采集卡3卡间数据采集同步和任意一个PXIe数据采集卡3上的所有采集通道数据采集同步。

本实施方式，为了使主卡和从卡上的采集通道数据采集同步，必须使其采样的时钟与触发同步，一方面通过PXIe背板1中的定时触发总线1-2向主卡和所有从卡同时发送时钟信号，但由于PXIe背板1上不同插槽之间的存在偏移，偏移可低于250ps，可通过对主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步，另一方面，采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步。

PXIe的英文全称为PCI Express extensions for Instrumentation，中文翻译为面向仪器系统的PCIe扩展。

本发明通过不同数据采集卡之间的所有采集通道上的时钟信号和采样触发信号同步，从而实现不同数据采集卡之间所有通道的数据采集同步及同一数据采集卡上所有通道数据采集同步，从而提高数据采集同步精度，同时不需要额外的硬件支持。

为了更进一步提高采集系统同步采样精度，每个采集卡对其板载时钟线和触发线作多路等长处理。

参见图2说明本优选实施方式，本优选实施方式所述的主卡包括一个主FPGA 3-11和m个主ADC 3-12；每个从卡包括一个从FPGA 3-21和m个从ADC 3-22；m为大于2的整数；

主ADC 3-12和所有从ADC 3-22上均具有多个采集通道；

主ADC 3-12和所有从ADC 3-22均通过其上的采集通道进行数据采集，并对采集的数据进行模数转化；

(一)所述的采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步的具体过程为：

PXIe控制器2发出的触发控制命令通过通信总线1-1发送至主FPGA 3-11中，主FPGA 3-11根据接收的触发控制命令，生成背板触发控制信号，并将该背板触发控制信号发送至定时触发总线1-2上，定时触发总线1-2根据接收的背板触发控制信号同时向主卡上的主FPGA 3-11和所有从卡上的从FPGA 3-21发送触发信号；

主卡上的主FPGA 3-11根据接收的触发信号，向其主卡上的m个主ADC 3-12发送m路同步的触发信号SYNC_IN；

每个从卡上的FPGA3-21根据接收的触发信号，向其所在从卡上的m个从ADC 3-22发送m路同步的触发信号SYNC_IN；

最终，使得主卡上的所有主ADC 3-12和每个从卡上的所有从ADC 3-22接收的触发信号SYNC_IN同步，从而实现主卡和所有从卡上的所有采集通道接收的触发信号同步，进而使得主卡和所有从卡上的所有采集通道同时采样；

(二)所述通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步的具体过程为：

PXIe背板1中的定时触发总线1-2向主卡上的主FPGA 3-11和所有从卡上的从FPGA3-21同时发送时钟信号；

主卡上的主FPGA 3-11和所有从卡上的从FPGA 3-21均对接收的时钟信号进行相位调整，使得主卡上的主FPGA 3-11和所有从卡上的从FPGA 3-21输出的时钟信号MCLK同步，并将主卡上的主FPGA 3-11输出的时钟信号MCLK同时发送至其主卡上的m个主ADC 3-12中，将每个从卡上的从FPGA 3-21输出的时钟信号MCLK同时发送至其所在从卡上的m个从ADC 3-22中；

最终，使得主卡上的所有主ADC 3-12和每个从卡上的所有从ADC 3-22接收的时钟信号同步，从而实现主卡和所有从卡上的所有采集通道时钟同步。

本优选实施方式中公开了主卡和从卡的具体构成，且主卡和从卡均通过FPGA和ADC实现，ADC的英文全称为Analog-to-Digital Converter，中文翻译为模/数转换器，主ADC 3-12和从ADC 3-22均可通过现有技术实现；

其中，具体参见图3，主ADC 3-12包括主前端模拟电路、主数据逻辑电路和主数据接口；主前端模拟电路将采集的待测数据送入主数据逻辑电路，主数据逻辑电路根据接收的时钟信号和触发信号对接收的采样数据进行降采样、寄存及提供外部数据读取时序，保证所有主ADC的所有通道均在同一时刻开始采样，并将采样数据通过主ADC上的主数据接口送至主FPGA 3-11中。

其中，具体参见图4，从ADC 3-22包括从前端模拟电路、从数据逻辑电路和从数据接口；从前端模拟电路将采集的待测数据送入从数据逻辑电路，从数据逻辑电路根据接收的时钟信号和触发信号对接收的采样数据进行降采样、寄存及提供外部数据读取时序，保证所有从ADC的所有通道均在同一时刻开始采样，并将采样数据通过从ADC上的从数据接口送至从FPGA 3-21中。

参见图3说明本优选实施方式，本优选实施方式中，主FPGA 3-11包括主定时触发总线接口、主PCIe接口、主PLL控制器和主同步控制器；

主定时触发总线接口和主PCIe接口均通过片内互联总线同时与主PLL控制器和主同步控制器连接；

主PCIe接口，用于接收通信总线1-1下传的触发控制命令，并将该触发控制命令通过片内互联总线写入主PLL控制器；

主PLL控制器，用于根据写入的触发控制命令，通过主定时触发总线接口发出背板触发控制信号至定时触发总线1-2；

定时触发总线1-2，根据接收的背板触发控制信号生成触发信号，并将该触发信号进行下传；

定时触发总线1-2，还用于下传时钟信号；

主定时触发总线接口，用于接收定时触发总线1-2下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至主同步控制器；还用于将接收的时钟信号发送至主PLL控制器；

主同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至m个主ADC 3-12

主PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至m个主ADC 3-12。

本优选实施方式中，记载了主卡上的主FPGA 3-11的具体构成，主FPGA 3-11还包括主数据逻辑接口、主缓存控制IP核和主DMA控制器；

图3中，主卡还可包括主外部缓存模块和主电源管理模块，主外部缓存模块用于对主ADC 3-12采集的数据进行缓存，主电源管理模块用于对主FPGA 3-11和m个主ADC 3-12进行供电；

外部从主外部缓存模块中读取的数据依次历经主缓存控制IP核、主DMA控制器和主PCIe接口后，送至主FPGA 3-11外部。

数据同步采集与传输过程，以主卡为例进行说明，参见图3，从卡同理，具体为：

首先，主ADC根据接收的时钟信号和触发信号，对数据进行同步采集；

再次，主AD采样完成，将有效数据经过数据接口送入主FPGA的主数据逻辑接口，该部分可以对数据的来源及通道号进行编码，保证后续部分可识别来自不同通道的数据；

最后，主数据逻辑接口接收的数据通过主缓存控制IP核被送入主外部缓存模块进行暂时性地存储，等待计算机通过主DMA控制器与背板PCIe总线读取到上位机中。这样在单板上，一次同步数据采集便完成了。

参见图4说明本优选实施方式，本优选实施方式中，每个从FPGA 3-21包括从定时触发总线接口、从PLL控制器和从同步控制器；

从定时触发总线接口，用于接收定时触发总线1-2下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至从同步控制器；还用于将接收的时钟信号发送至从PLL控制器；

从同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至所在的从卡上的m个从ADC 3-22；

从PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至所在的从卡上的m个从ADC 3-22。

图4中，记载了从卡上的从FPGA 3-21的具体构成，从FPGA 3-21还包括从数据逻辑接口、从缓存控制IP核、从DMA控制器和从PCIe接口；

从卡还可包括从外部缓存模块和从电源管理模块，从外部缓存模块用于对从ADC3-22采集的数据进行缓存，从电源管理模块用于对从FPGA 3-21和m个从ADC 3-22进行供电；

外部从从外部缓存模块中读取的数据依次历经从缓存控制IP核、从DMA控制器和从PCIe接口后，送至从FPGA 3-21外部。

参见图3和图4说明本优选实施方式，本优选实施方式中，主卡上的时钟信号MCLK通过等长的走线提供给相应的主ADC 3-12；

从卡上的时钟信号MCLK通过等长的走线提供给相应的从ADC 3-22。

本优选实施方式中，为了使多个主ADC 3-12和多个从ADC 3-22同步，必须使其过采样的时钟与触发同步，而过采样的速率一般要比有效数据输出的速率高得多，可达到兆赫兹以上，需要对时钟电路做特殊处理。因此在设计上，将时钟信号MCLK通过等长的走线提供给不同的ADC。

参见图4说明本优选实施方式，本优选实施方式中，主ADC 3-12和从ADC 3-22均选用Σ-Δ型模数转换器。

本优选实施方式中，Σ-Δ型模数转换器数据采集同步精度高，保证整个采集系统采样同步。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.超多通道全同步数据采集系统，包括PXIe背板(1)、PXIe控制器(2)和n个PXIe数据采集卡(3)；

PXIe控制器(2)插在PXIe背板(1)上的系统槽内，任意一个PXIe数据采集卡(3)作为主卡插在PXIe背板(1)上的系统定时槽内，剩余n-1个数据采集卡均作为从卡分别插在PXIe背板(1)上的n-1个混合插槽或n-1个PXIe插槽内，n为大于2的整数；

通过PXIe背板(1)中的通信总线(1-1)，实现PXIe控制器(2)与主卡间的数据通信；

通过PXIe背板(1)中的定时触发总线(1-2)，实现对主卡和所有从卡同时发送触发信号、以及实现对主卡和所有从卡同时发送时钟信号；

其特征在于，采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步，另外，还通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步，最终实现所有PXIe数据采集卡(3)卡间数据采集同步和任意一个PXIe数据采集卡(3)上的所有采集通道数据采集同步。

2.根据权利要求1所述的超多通道全同步数据采集系统，其特征在于，主卡包括一个主FPGA(3-11)和m个主ADC(3-12)；每个从卡包括一个从FPGA(3-21)和m个从ADC(3-22)；m为大于2的整数；

主ADC(3-12)和所有从ADC(3-22)上均具有多个采集通道；

主ADC(3-12)和所有从ADC(3-22)均通过其上的采集通道进行数据采集，并对采集的数据进行模数转化；

(一)所述的采集系统通过控制主卡和所有从卡上的所有采集通道接收的触发信号同步的具体过程为：

PXIe控制器(2)发出的触发控制命令通过通信总线(1-1)发送至主FPGA(3-11)中，主FPGA(3-11)根据接收的触发控制命令，生成背板触发控制信号，并将该背板触发控制信号发送至定时触发总线(1-2)上，定时触发总线(1-2)根据接收的背板触发控制信号同时向主卡上的主FPGA(3-11)和所有从卡上的从FPGA(3-21)发送触发信号；

主卡上的主FPGA(3-11)根据接收的触发信号，向其主卡上的m个主ADC(3-12)发送m路同步的触发信号SYNC_IN；

每个从卡上的FPGA(3-21)根据接收的触发信号，向其所在从卡上的m个从ADC(3-22)发送m路同步的触发信号SYNC_IN；

最终，使得主卡上的所有主ADC(3-12)和每个从卡上的所有从ADC(3-22)接收的触发信号SYNC_IN同步，从而实现主卡和所有从卡上的所有采集通道接收的触发信号同步，进而使得主卡和所有从卡上的所有采集通道同时采样；

(二)所述通过主卡和所有从卡对接收的相应时钟信号进行相位调整，使得主卡和所有从卡上的所有采集通道时钟同步的具体过程为：

PXIe背板(1)中的定时触发总线(1-2)向主卡上的主FPGA(3-11)和所有从卡上的从FPGA(3-21)同时发送时钟信号；

主卡上的主FPGA(3-11)和所有从卡上的从FPGA(3-21)均对接收的时钟信号进行相位调整，使得主卡上的主FPGA(3-11)和所有从卡上的从FPGA(3-21)输出的时钟信号MCLK同步，并将主卡上的主FPGA(3-11)输出的时钟信号MCLK同时发送至其主卡上的m个主ADC(3-12)中，将每个从卡上的从FPGA(3-21)输出的时钟信号MCLK同时发送至其所在从卡上的m个从ADC(3-22)中；

最终，使得主卡上的所有主ADC(3-12)和每个从卡上的所有从ADC(3-22)接收的时钟信号同步，从而实现主卡和所有从卡上的所有采集通道时钟同步。

3.根据权利要求2所述的超多通道全同步数据采集系统，其特征在于，主FPGA(3-11)包括主定时触发总线接口、主PCIe接口、主PLL控制器和主同步控制器；

主定时触发总线接口和主PCIe接口均通过片内互联总线同时与主PLL控制器和主同步控制器连接；

主PCIe接口，用于接收通信总线(1-1)下传的触发控制命令，并将该触发控制命令通过片内互联总线写入主PLL控制器；

主PLL控制器，用于根据写入的触发控制命令，通过主定时触发总线接口发出背板触发控制信号至定时触发总线(1-2)；

定时触发总线(1-2)，根据接收的背板触发控制信号生成触发信号，并将该触发信号进行下传；

定时触发总线(1-2)，还用于下传时钟信号；

主定时触发总线接口，用于接收定时触发总线(1-2)下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至主同步控制器；还用于将接收的时钟信号发送至主PLL控制器；

主同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至m个主ADC(3-12)；

主PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至m个主ADC(3-12)。

4.根据权利要求3所述的超多通道全同步数据采集系统，其特征在于，每个从FPGA(3-21)包括从定时触发总线接口、从PLL控制器和从同步控制器；

从定时触发总线接口，用于接收定时触发总线(1-2)下传的触发信号和时钟信号；还用于将接收的触发信号通过片内互联总线发送至从同步控制器；还用于将接收的时钟信号发送至从PLL控制器；

从同步控制器，还用于根据接收的触发信号生成触发信号SYNC_IN，并将触发信号SYNC_IN同时发送至所在的从卡上的m个从ADC(3-22)；

从PLL控制器，还用于对接收的时钟信号进行相位调整，调整后的时钟信号MCLK同时发送至所在的从卡上的m个从ADC(3-22)。

5.根据权利要求4所述的超多通道全同步数据采集系统，其特征在于，主卡上的时钟信号MCLK通过等长的走线提供给相应的主ADC(3-12)；

从卡上的时钟信号MCLK通过等长的走线提供给相应的从ADC(3-22)。

6.根据权利要求2所述的超多通道全同步数据采集系统，其特征在于，主ADC(3-12)和从ADC(3-22)均选用Σ-Δ型模数转换器。