CN207503222U - 一种基于PCIe3.0接口的信号采集和实时信号处理模块 - Google Patents

Abstract

本实用新型公开了一种基于PCIe3.0接口的信号采集和实时信号处理模块，包括FMC子板，所述FMC子板上安装有用于接收射频信号的ADC采样子卡，所述ADC采样子卡连接有用于信号预处理和高速数据传输的FPGA1，所述FPGA1连接有用于接收高速串行数据、进行数字信号二次处理和监控运行状态的FPGA2，所述FPGA2连接有PCIe3.0接口和缓冲池，所述FPGA1连接有RS422接口。本实用新型可以进行射频直接采集，同时可以将采集到的射频信号实时的传入计算机内存空间，支持的最大采样率为3200Msps。这种方案设计包含大规模逻辑器件，可以通过信号处理上传处理结果，也可以上传直接采样数据，将原始信号进行存储，然后进行反演分析,这种方案设计具有更高的性能和通用性。

Description

一种基于PCIe3.0接口的信号采集和实时信号处理模块

技术领域

本实用新型涉及高宽带信号采集和处理技术领域，具体的说，是一种基于PCIe3.0接口的信号采集和实时信号处理模块。

背景技术

目前采集处理模块方案，一种实现方案是，通过变频模块将信号变频到中频（70MHZ）进行采集处理，无法进行射频直接采集，这种方案无法进行大带宽信号处理；另一种方案是采用宽带ADC，但采样率设置得较低（＜500MSps）进行数据采集，将处理后的数据上传到显示控制设备进行分析、处理，这种方案无法进行高带宽原始数据的反演分析。

实用新型内容

本实用新型的目的在于提供一种基于PCIe3.0接口的信号采集和实时信号处理模块，用于解决现有技术中无法同时实现宽带信号的实时采集和原始数据反演分析的问题。

为了达到上述目的，本实用新型通过下述技术方案实现：

一种基于PCIe3.0接口的信号采集和实时信号处理模块，包括FMC子板，所述FMC子板上安装有用于接收射频信号的ADC采样子卡，所述ADC采样子卡连接有用于信号预处理和高速数据传输的FPGA1，所述FPGA1连接有用于接收高速串行数据、进行数字信号二次处理和监控运行状态的FPGA2，所述FPGA2连接有PCIe3.0接口和缓冲池，所述FPGA1连接有RS422接口。

工作原理：

在FMC子板上安装ADC采样子卡，并将FPGA1与FMC子板上的FMC_HPC连接器连接，从而使FPGA1与ADC采样子卡通信连接。ADC采样子卡完成射频宽带信号的采集，FPGA1完成ADC采样子卡的初始化和配置管理，接收ADC采样子卡采集的信号，对信号进行预处理并将处理后的高速数据传输至FPGA2；FPGA2将从FPGA1接收的高速串行数据送至缓冲池缓存，再从缓冲池中提取数据进行二次处理，并将二次处理后的数据通过PCIe3.0接口传输至PC端。FPGA2具有运行状态监控功能，通过与PC端的数据交互，支持参数回传及状态反馈。FMC_HPC是指具有400个引脚的采用FMC标准的高引脚连接器，支持2Gb/s的单端和差分信号传输速率，且到FPGA1的传输速率高达10Gb/s。FPGA1设置有客户自由开发单元，供客户根据需求对采集到的信号进行下变频、FFT、解调等处理，FPGA1与FPGA2之间进行高速数据传输，可以传输处理结果，也可以直接传输采样数据至FPGA2，FPGA2将原始信号进行存储，大容量缓冲池保证数据实时传输，实现宽带信号的实时采集和反演分析；也可以与PC端的GPU卡配合使用，实现宽带信号的实时解调、特征值提取等功能，具有更高的性能和通用性。将宽带信号采集和高速PCIe3.0数据传输相结合，能够实现3.6Gsps单通道或1.8Gsps双通道信号采集，模拟带宽达2.7GHZ。PCIe3.0可以实现高速信号的传输。

进一步地，所述ADC采样子卡包括模数转换器和与所述模数转换器连接的触发信号端口、压控振荡器和锁相环，所述压控振荡器和锁相环连接有外部时钟/参考端口，所述压控振荡器、锁相环和模数转换器与所述FMC子板上的FMC_HPC连接。

工作原理：

触发信号端口提供外触发功能，外部时钟/参考端口提供外时钟功能和外参考功能。外触发功能能够实现雷达脉冲信号的同步采集。外时钟功能和外参考功能，能够实现采集处理模块和系统的时钟同源功能。输入10MHz的参考时钟，通过锁相环参考高质量的ADC采样时钟，同时根据系统要求可以提供不同频率的采样时钟，步进为1MHz，覆盖范围为900MHz-1800MHz。

进一步地，所述FPGA1包括与所述ADC采样子卡连接的高速信号采集单元，所述高速信号采集单元连接有用于客户自由开发的信号预处理单元，所述信号预处理单元连接有用于将处理后的数据传输至所述FPGA2的高速数据接口。

工作原理：

FPGA1包括高速信号采集单元、信号预处理单元和高速数据接口，其中高速信号采集单元主要实现ADC接口驱动，将采集到的ADC信号传入FPGA1内部，信号预处理单元为可选单元，为客户可自由开发单元，客户根据需求对采集到的信号进行下变频、FFT、解调等处理。高速传输单元将处理后的数据通过高速数据接口传入FPGA2进行下一步处理。

进一步地，所述高速数据接口包括LVDS接口、总线接口和GTX接口。

LVDS接口、总线接口和GTX接口多种数据接口可以满足FPGA1与FPGA2之间的高速数据传输。

进一步地，所述FPGA2包括高速串行数据接收单元和与所述高速串行数据接收单元连接的客户信号处理单元，所述客户信号处理单元连接有系统状态监控单元、用于FPGA1在线程序更新的FPGA1动态加载单元和用于接收PC指令对采样率进行更改的采样率变化控制单元。

工作原理：

客户信号处理单元为实现FPGA1信号处理的补充，在FPGA1中处理资源紧张的情况下可以在FPGA2中进一步进行处理；PCIe总线实现单元主要实现PCIe协议接口，使FPGA2能够与PC端进行数据和状态交互。系统状态监控单元能够采集运行状态，并将采集到的状态信息上传到PC端进行显示。FPGA1动态加载单元能够根据客户需求动态加载FPGA1中的代码，实现不同的系统功能。采样率变化控制单元能够接收PC指令，根据需求对采样率进行控制更改。

进一步地，所述缓冲池包括DDR3、用于存储FPGA1配置的NOR FLASH和用于存储FPGA2配置的EPROM，所述DDR3为两组。

工作原理：

DDR3为两组时，FPGA2接收FPGA1传输的数据，并将数据通过乒乓操作方式缓存入DDR3中。每组DDR3为多片，实现大容量缓存。

进一步地，所述FPGA1型号为XC7V485T。

FPGA1作为信息处理FPGA，型号采用XC7V485T，工作电压0.97V-1.03V，I/O数为700。

进一步地，所述FPGA2型号为XC7V415T。

FPGA2作为主控FPGA，型号采用XC7V415T，工作电压0.97V-1.03V，I/O数为350。

本实用新型与现有技术相比，具有以下优点及有益效果：

本实用新型可以进行射频直接采集，同时可以将采集到的射频信号实时的传入计算机内存空间，支持的最大采样率为3600Msps。这种方案设计包含大规模逻辑器件，可以通过信号处理上传处理结果，也可以上传直接采样数据，将原始信号进行存储，然后进行反演分析,这种方案设计具有更高的性能和通用性。

附图说明

图1为本实用新型的系统原理框图；

图2为ADC采样子卡采集数据的原理图；

图3为FPGA1将预处理后的信息发送给FPGA2的原理图；

图4为FPGA2与FPGA1、PC端进行数据传输的原理图；

图5为FPGA2通过PCIe接口与PC端进行数据传输的逻辑图；

图6为实现PCIe的DMA功能的PC端软件程序设计框图。

具体实施方式

在对本实用新型的具体实施例进行阐述之前，首先对本文中涉及的技术名词作如下解释：

高速数据：在FPGA中，对于串行采样电路中采样频率>=200MHz的数据称为高速数据；当整个电路（或系统）数字逻辑电路的时钟频率>=50MHz，称为高速的电路，高速的电路中传递的是高速数据；

SERDES：高速串行接口；

反演：在信号处理领域，指的是通过结果反推条件；

乒乓操作：指FPGA或CPLD中将数据选择单元和输出数据选择单元按照节拍相互配合的切换，将缓冲区的数据没有停顿的送到数据流运算处理模块。

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

结合附图1所示，一种基于PCIe3.0接口的信号采集和实时信号处理模块，包括FMC子板，所述FMC子板上安装有用于接收射频信号的ADC采样子卡，所述ADC采样子卡连接有用于信号预处理和高速数据传输的FPGA1，所述FPGA1连接有用于接收高速串行数据、进行数字信号二次处理和监控运行状态的FPGA2，所述FPGA2连接有PCIe3.0接口和缓冲池，所述FPGA1连接有RS422接口。

工作原理：

在FMC子板上安装ADC采样子卡，并将FPGA1与FMC子板上的FMC_HPC连接器连接，从而使FPGA1与ADC采样子卡通信连接。ADC采样子卡完成射频宽带信号的采集，FPGA1完成ADC采样子卡的初始化和配置管理，接收ADC采样子卡采集的信号，对信号进行预处理并将处理后的高速数据传输至FPGA2；FPGA2将从FPGA1接收的高速串行数据送至缓冲池缓存，再从缓冲池中提取数据进行二次处理，并将二次处理后的数据通过PCIe3.0接口传输至PC端。FPGA2具有运行状态监控功能，通过与PC端的数据交互，支持参数回传及状态反馈。FMC_HPC是指具有400个引脚的采用FMC标准的高引脚连接器，支持2Gb/s的单端和差分信号传输速率，且到FPGA1的传输速率高达10Gb/s。FPGA1设置有客户自由开发单元，供客户根据需求对采集到的信号进行下变频、FFT、解调等处理，FPGA1与FPGA2之间进行高速数据传输，可以传输处理结果，也可以直接传输采样数据至FPGA2，FPGA2将原始信号进行存储，大容量缓冲池保证数据实时传输，实现宽带信号的实时采集和反演分析；也可以与PC端的GPU卡配合使用，实现宽带信号的实时解调、特征值提取等功能，具有更高的性能和通用性。将宽带信号采集和高速PCIe3.0数据传输相结合，能够实现3.6Gsps单通道或1.8Gsps双通道信号采集，模拟带宽达2.7GHZ。PCIe3.0可以实现高速信号的传输。

实施例2：

在实施例1的基础上，结合附图1和图2所示，所述ADC采样子卡包括模数转换器和与所述模数转换器连接的触发信号端口、压控振荡器和锁相环，所述压控振荡器和锁相环连接有外部时钟/参考端口，所述压控振荡器、锁相环和模数转换器与所述FMC子板上的FMC_HPC连接。

工作原理：

触发信号端口提供外触发功能，外部时钟/参考端口提供外时钟功能和外参考功能。外触发功能能够实现雷达脉冲信号的同步采集。外时钟功能和外参考功能，能够实现采集处理模块和系统的时钟同源功能。输入10MHz的参考时钟，通过锁相环参考高质量的ADC采样时钟，同时根据系统要求可以提供不同频率的采样时钟，步进为1MHz，覆盖范围为900MHz-1800MHz。根据ADC采样率设置，由PC计算锁相环的寄存器配置，然后将此配置寄存器值传入FPGA1，FPGA1通过重新配置锁相环，实现ADC的采样率变化功能。

实施例3：

在实施例2的基础上，结合附图1-3所示，所述FPGA1包括与所述ADC采样子卡连接的高速信号采集单元，所述高速信号采集单元连接有用于客户自由开发的信号预处理单元，所述信号预处理单元连接有用于将处理后的数据传输至所述FPGA2的高速数据接口。

工作原理：

FPGA1包括高速信号采集单元、信号预处理单元和高速数据接口，其中高速信号采集单元主要实现ADC接口驱动，将采集到的ADC信号传入FPGA1内部，信号预处理单元为可选单元，为客户可自由开发单元，客户根据需求对采集到的信号进行下变频、FFT、解调等处理。高速传输单元将处理后的数据通过高速数据接口传入FPGA2进行下一步处理。FPGA1逻辑需要对ADC的寄存器进行配置，实现ADC初始和校准功能。FPGA1的时钟管理单元提供相位相参的两路时钟，一路作为并行数据的同步采样时钟，一路作为ISERDES的串行采样时钟。ISERDES作为串并转化单元，将高速的并行数据转换为适应FPGA1内部处理的并行数据。客户处理单元为可选单元，客户可以根据具体需求选择对采集的数据进行处理或者将采样后的数据直接输出到后级处理单元。信号经过处理后，通过fifo对数据进行缓冲和跨时钟域。FPGA1的aurora协议Ipcore与FPGA2的aurora协议Ipcore配合使用，将FPGA1处理后的数据传输到FPGA2中。Status/Control单元对数据进行流量控制，保证FPGA1中处理后的数据准确无误的传入到FPGA2中。

进一步地，所述高速数据接口包括LVDS接口、总线接口和GTX接口。

LVDS接口、总线接口和GTX接口多种数据接口可以满足FPGA1与FPGA2之间的高速数据传输。

实施例4：

在实施例3的基础上，结合附图1-6所示，所述FPGA2包括高速串行数据接收单元和与所述高速串行数据接收单元连接的客户信号处理单元，所述客户信号处理单元连接有系统状态监控单元、用于FPGA1在线程序更新的FPGA1动态加载单元和用于接收PC指令对采样率进行更改的采样率变化控制单元。

工作原理：

客户信号处理单元为实现FPGA1信号处理的补充，为可选，在FPGA1中处理资源紧张的情况下可以在FPGA2中进一步进行处理；PCIe总线实现单元主要实现PCIe协议接口，使FPGA2能够与PC端进行数据和状态交互。系统状态监控单元能够采集运行状态，并将采集到的状态信息上传到PC端进行显示。FPGA1动态加载单元能够根据客户需求动态加载FPGA1中的代码，实现不同的系统功能。采样率变化控制单元能够接收PC指令，根据需求对采样率进行控制更改。如图5所示，PCIe Ipcore实现PCIe协议，将FPGA2中的数据与PC端总线进行数据交互，其中数据空间分两部分，一部分为bar空间，即PCIe基地址空间，可以与PC端交互监控状态信息；一部分为DMA访问空间，即直接内存访问空间，可以进行大量数据的传输。无论是以DMA方式进行内存空间的访问，还是以BAR空间形式进行数据的交互，都是通过TXBlock将数据打包推入PCIe Ipcore中将数据发出，通过RX Block将数据解析，传入本地端处理模块。DMA control模块对DMA通道进行管理，包括DAM的启动、停止、地址的管理、中断的产生等。图6对实现PCIe的DMA功能的PC端管理软件进行说明：DDR3 Control管理模块以桶装的形式管理DMA内存空间，在每次启动DMA时将连续内存空间的首地址通过bar空间传入信号处理模块。信号处理模块每次DMA数据传输完成后，发送中断到计算机，计算机收到该中断后启动下次DMA，同时处理内存空间中的数据。PC端通过PCIe总线对FPGA1的逻辑进行在线动态加载，通过更改FPGA1的程序适应不同的运用需求。进行动态加载时，先将FPGA1的数据通过PCIe总线存入FPGA2管理的FLASH中，然后FPGA2将FLASH中的数据读出，对FPGA1以slave select map模式进行加载。

实施例5：

在以上实施例的基础上，结合附图1-6所示，所述缓冲池包括DDR3、用于存储FPGA1配置的NOR FLASH和用于存储FPGA2配置的EPROM，所述DDR3为两组。

工作原理：

DDR3为两组时，FPGA2接收FPGA1传输的数据，并将数据通过乒乓操作方式缓存入DDR3中。每组DDR3为多片，实现大容量缓存。

进一步地，所述FPGA1型号为XC7V485T。

FPGA1作为信息处理FPGA，型号采用XC7V485T，工作电压0.97V-1.03V，I/O数为700。

进一步地，所述FPGA2型号为XC7V415T。

FPGA2作为主控FPGA，型号采用XC7V415T，工作电压0.97V-1.03V，I/O数为350。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (8)

1.一种基于PCIe3.0接口的信号采集和实时信号处理模块，包括FMC子板，其特征在于，所述FMC子板上安装有用于接收射频信号的ADC采样子卡，所述ADC采样子卡连接有用于信号预处理和高速数据传输的FPGA1，所述FPGA1连接有用于接收高速串行数据、进行数字信号二次处理和监控运行状态的FPGA2，所述FPGA2连接有PCIe3.0接口和缓冲池，所述FPGA1连接有RS422接口。

2.根据权利要求1所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述ADC采样子卡包括模数转换器和与所述模数转换器连接的触发信号端口、压控振荡器和锁相环，所述压控振荡器和锁相环连接有外部时钟/参考端口，所述压控振荡器、锁相环和模数转换器与所述FMC子板上的FMC_HPC连接。

3.根据权利要求2所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述FPGA1包括与所述ADC采样子卡连接的高速信号采集单元，所述高速信号采集单元连接有用于客户自由开发的信号预处理单元，所述信号预处理单元连接有用于将处理后的数据传输至所述FPGA2的高速数据接口。

4.根据权利要求3所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述高速数据接口包括LVDS接口、总线接口和GTX接口。

5.根据权利要求4所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述FPGA2包括高速串行数据接收单元和与所述高速串行数据接收单元连接的客户信号处理单元，所述客户信号处理单元连接有系统状态监控单元、用于FPGA1在线程序更新的FPGA1动态加载单元和用于接收PC指令对采样率进行更改的采样率变化控制单元。

6.根据权利要求1-5中任意一项所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述缓冲池包括DDR3、用于存储FPGA1配置的NOR FLASH和用于存储FPGA2配置的EPROM，所述DDR3为两组。

7.根据权利要求1-5中任意一项所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述FPGA1型号为XC7V485T。

8.根据权利要求1-5中任意一项所述的一种基于PCIe3.0接口的信号采集和实时信号处理模块，其特征在于，所述FPGA2型号为XC7V415T。