CN113485634B - 信号采集装置、数据传输方法及信号读出装置 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 22
- 230000002776 aggregation Effects 0.000 claims description 31
- 238000004220 aggregation Methods 0.000 claims description 31
- 238000012545 processing Methods 0.000 claims description 22
- 238000004806 packaging method and process Methods 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 claims description 4
- 238000012856 packing Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000004075 alteration Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000004992 fission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910001632 barium fluoride Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
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- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
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- Measurement Of Radiation (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明公开了一种信号采集装置、数据传输方法及信号读出装置，所述信号采集装置包括：母板，所述母板包括可编程逻辑门阵列FPGA；子板，所述子板包括模数转换器ADC，至少一个与所述模数转换器ADC连接的放大器以及与所述ADC连接的锁相环PLL；其中，所述母板和所述子板通过连接器可拆卸连接，所述锁相环PLL通过所述连接器与所述可编程逻辑门阵列FPGA连接；所述子板用于将模拟波形信号转换为数字信号后传输至所述母板。解决了信号采集装置的读出需求不同，导致信号读出系统设计不方便的技术问题，达到了方便信号采集装置的设计的技术效果。
Description
技术领域
本发明涉及信号处理的技术领域，尤其涉及一种信号采集装置、数据传输方法及信号读出装置。
背景技术
实验物理通常需要构建特定的探测器或传感器系统，用于将如声、光、电、磁、核等物理信号转换成电子学信号，从而便于测量和研究。传感器所转换出来的模拟波形信号，需要经过数字化处理，从而能够形成可供传输、分析、存储、交换的数据文件，此过程即为信号的读出。物理目标的不同造成了实验物理所使用的的探测器或传感器的种类和数量均不相同。高能物理实验根据不同的探测目的会使用不同的探测器。例如，使用BaF2探测器测量共振区中子俘获辐射反应截面；使用高纯锗探测器研究丰中子核结构；使用多层快裂变室测量中子诱发裂变截面等。然而，由于各探测器或信号采集装置的读出需求不同，因此需要每次重新设计不同的信号读出系统，导致信号读出系统设计不方便。
发明内容
本申请实施例通过提供一种信号采集装置、数据传输方法及信号读出装置，旨在解决现有技术中信号采集装置的读出需求不同，导致信号读出系统设计不方便的技术问题。
为实现上述目的，本申请实施例提供了一种信号采集装置，所述信号采集装置包括：
母板，所述母板包括可编程逻辑门阵列FPGA；
子板，所述子板包括模数转换器ADC，至少一个与所述模数转换器ADC连接的放大器AMP以及与所述ADC连接的锁相环PLL；
其中，所述母板和所述子板通过连接器可拆卸连接，所述锁相环PLL通过所述连接器与所述可编程逻辑门阵列FPGA连接；所述子板用于将模拟波形信号转换为数字信号后传输至所述母板。
可选地，所述放大器AMP包括第一接口与第二接口，所述第一接口用于接收模拟波形信号，所述第二接口与所述数模转换器ADC连接，所述放大器AMP用于将从第一接口接收到的所述模拟波形信号放大后，通过所述第二接口发送至所述ADC。
可选地，所述母板还包括输出端口，所述输出端口用于输出处理后的数据。
可选地，所述母板还包括双倍速率同步动态随机存储器DDR，所述双倍速率同步动态随机存储器DDR与所述FPGA连接；所述双倍速率同步动态随机存储器DDR用于缓存所述可编程逻辑门阵列FPGA处理后的数据，并在所述数据所占内存大于或等于预设内存时将所述数据传输至所述数据汇聚模块。
可选地，所述放大器AMP接收模拟波形信号，并将所述模拟波形信号放大后传输至所述模数转换器；
所述模数转换器将所述模拟波形信号转换为数字信号后传输至母板的可编程逻辑门阵列FPGA；
所述可编程逻辑门阵列FPGA对所述数字信号进行处理后传输至数据汇聚模块。
为实现上述目的，本申请实施例提供了一种数据传输方法，应用于上述的信号采集装置，所述数据传输方法包括：
可编程逻辑门阵列FPGA接收子板传输的数字信号；
在所述数字信号满足所述第一预设条件时，保存所述数字信号；
在所述数字信号满足第二预设条件时，将所述数字信号传输至数据汇聚模块。
可选地，所述第一预设条件为所述数字信号幅值大于预设幅值；所述第二预设条件为DDR存储的所述数字信号所占内存大于或等于预设内存值。
可选地，所述在所述数字信号满足所述第一预设条件时，保存所述数字信号的步骤之前，还包括：
获取所述数字信号的时间信息；
对所述数字信号进行延时处理；
判断延时处理后的所述数字信号是否满足第一预设条件。
为实现上述目的，本申请实施例提供了一种信号读出装置，所述信号读出装置包括至少一个信号采集装置、数据汇聚模块、数据分析软件以及数据存储模块，所述至少一个采集装置将采集并处理后的多路数据发送至所述数据汇聚模块，所述数据汇聚模块将所述数据发送至数据分析软件进行分析处理，所述数据分析软件将数据存储至数据存储模块。
可选地，所述数据汇聚模块与所述至少一个信号采集装置采用星型差分总线拓扑结构连接，所述信号采集装置为上述的信号采集装置。
本发明提供的信号采集装置、数据传输方法及信号读出装置，所述信号采集装置包括母板，所述母板包括可编程逻辑门阵列FPGA；子板，所述子板包括模数转换器ADC，至少一个与所述模数转换器ADC连接的放大器AMP以及与所述ADC连接的锁相环PLL；其中，所述母板和所述子板通过连接器可拆卸连接，所述锁相环PLL通过所述连接器与所述可编程逻辑门阵列FPGA连接；所述子板用于将模拟波形信号转换为数字信号后传输至所述母板。这样将信号采集装置设置为子母板结构，仅需根据谱仪需求设计子板避免了再次设计复杂的母板部分，不同谱仪可复用母板硬件，降低了成本，方便了信号采集装置的设计。
附图说明
图1是本发明信号采集装置结构示意图；
图2为本发明FPGA内部结构示意图；
图3为本发明数据传输方法一实施例的流程示意图；
图4为本发明一实施例的信号采集装置的示意图；
图5为本发明信号读出装置的结构示意图；
图6为VPX机箱背板双星拓扑结构示意图。
具体实施方式
为了更好的理解本发明技术方案，下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
作为一种实施方式，本发明提出一种信号采集装置，所述信号采集装置包括母板，所述母板包括可编程逻辑门阵列FPGA；子板，所述子板包括模数转换器ADC，至少一个与所述模数转换器ADC连接的放大器AMP以及与所述ADC连接的锁相环PLL；其中，所述母板和所述子板通过连接器可拆卸连接，所述锁相环PLL通过所述连接器与所述可编程逻辑门阵列FPGA连接；所述子板用于将模拟波形信号转换为数字信号后传输至所述母板。
具体地，如图1所示，所述信号采集装置100包括母板10，所述母板10包括FPGA(Field Programmable Gate Array，可编程逻辑门阵列)11；子板20，所述子板20包括ADC(Analog-to-Digital Converter，模数转换器)21，至少一个与所述ADC21连接的AMP(Amplifier，放大器)22以及与所述ADC21连接的锁相环PLL(Phase Locked Loop，锁相环)24；其中，所述母板10和所述子板20通过连接器25可拆卸连接，所述PLL24通过所述连接器25与所述FPGA11连接；所述子板20用于将模拟波形信号转换为数字信号后传输至所述母板10。
需要说明的是，信号采集装置100基于VPX(VME International TradeAssociation,VME国际贸易协会串行总线标准)平台实现，所述信号采集装置100为标准的VPX板卡，所述信号采集装置100设计为子母板结构以形成通用设计与个性化设计的划分，子板20采用高速高精度ADC21对模拟波形信号进行模数转换以得到数字信号，子板20还需要使用高性能的锁相环24为ADC21提供高精度的采样时钟。母板10使用FPGA11实现数据的接收、处理以及发送功能，所述子板20与所述母板10中均设置有连接器25的接口，在所述子板的连接器接口与所述母板的连接器接口连接时形成所述连接器25。
在本实施例中将信号采集装置设置为子母板结构，仅需根据谱仪需求设计子板避免了再次设计复杂的母板部分，不同谱仪可复用母板硬件，降低了成本，方便了信号采集装置的设计。
可选地，在一实施例中，所述AMP22包括第一接口与第二接口，所述第一接口用于接收模拟波形信号，所述第二接口与所述ADC21连接，所述AMP22用于将从第一接口接收到的所述模拟波形信号放大后，通过所述第二接口发送至所述ADC21。
子板20使用符合探测需求的模数放大器22实现模拟波形信号数字化功能，探测器输出的模拟波形信号23往往不能直接适配模数转换器21的输入范围，因此，模数转换器21采集通道之前需使用放大器22对模拟波形信号23进行幅度调整，以使所述模拟波形信号23适配所述模数转换器21的输入范围。
可以理解的是，所述母板10还包括输出端口13，所述输出端口13用于输出处理后的数据。可选地，所述母板10通过所述输出端口13与外部的数据汇聚模块200连接，以通过所述输出端口13将处理后的数据传输至所述数据汇聚模块200。
根据上述实施例，所述AMP22接收模拟波形信号23，并将所述模拟波形信号23放大后传输至所述ADC21；所述ADC21将所述模拟波形信号23转换为数字信号后传输至母板10的FPGA11；所述FPGA11对所述数字信号进行处理后传输至数据汇聚模块200。
在一实施例中，所述母板10还包括DDR(Double Data Rate，双倍速率同步动态随机存储器)12，所述DDR12与所述FPGA11连接；所述DDR12用于缓存所述FPGA11处理后的数据，并在所述数据所占内存大于或等于预设内存时将所述数据传输至所述数据汇聚模块200。
可以理解是，子板20处理得到的数字信号通过连接器25传输至所述FPGA11并直接通过通过高速串行总线传输至所述数据汇聚模块200，但由于每次有数据传输，FPGA11均会向数据汇聚模块200中的控制器发起中断。为了减少控制器中断次数，在本实施例中，在所述FPGA11的外部连接一DDR12以存储子板20传输至FPGA11的数据，直至DDR12中存储的数据量达到预设值时发起一次传输，以减少FPGA11向数据汇聚模块200传输数据的次数。
可选地，参照图2，图2为FPGA内部结构示意图。所述FPGA11的固件逻辑包括系统配置模块31、数据接收模块32、数据处理模块33以及数据缓存上传模块34。所述系统配置模块31用于实现在线配置，可以通过控制器更改ADC11、PLL24以及逻辑内部寄存器42的参数以满足不同的触发需求。所述数据接收模块32中包括ADC接口47，所述ADC接口47用于接收来自子板ADC21的数字信号，本实施例中采用的高速高精度ADC21的传输协议主要有两种，一种为LVDS(Low-Voltage Differential Signaling，低电压差分信号)并行传输，另一种为JESD204B，其中LVDS并行传输的ADC21布线复杂，不仅要严格等长所有的数据线，还需要额外的时钟线接收数据，而JESD204B是基于高速SERDES(SERializer，串行器/DESerializer，解串器)的ADC/DAC数据传输接口，数据线传输速率高且时序控制简单，但需要特殊的时钟电路。为实现通用化，母板10可以设计为同时满足两种ADC21的接口传输协议需求。FPGA11中数据接口逻辑需要根据子板ADC21具体配置实现。在更换不同子板逻辑时仅需更改数据接口部分，其余部分根据谱仪读出需求做相应调整即可。
为减缓后端数据传输压力，FPGA1需要实时对来自ADC11的数字信号进行触发判选，在所述数字信号满足第一预设条件时，判定所述数字信号为有效信号并，将所述有效信号传输至数据打包模块43进行打包，所述第一预设条件为所述数字信号幅值大于或等于预设幅值。可选地，在所述数据处理模块33中设置有触发逻辑45，所述触发逻辑45用于判断所述数字信号的幅值是否大于或等于预设幅值，在所述数字信号的幅值大于或等于预设幅值时，FPGA11产生触发信号以将所述幅值大于或等于预设幅值的数字信号作为有效信号传输至数据打包模块43进行打包；可选地，在预设时长内所述数字信号的幅值大于或等于预设幅值时，产生触发信号以将所述幅值大于或等于预设幅值的数字信号作为有效信号传输至打包模块43进行打包。若要根据所有探测器模拟波形信号实现全局触发模式，则需要利用VPX背板的星型差分总线实现采集装置全局触发信息的汇总与分发。
为减轻离线数据处理压力，所述FPGA11中的数据处理模块33还包括FIFO(FirstInput First Output，先入先出存储器)44，所述FIFO44用于匹配定时算法模型46，所述定时算法模型46在线获取数字信号的时间信息，根据所述时间信息对所述数字信号进行延时处理，输出延时后的数字信号至所述数据打包模块43。进一步地，对延时处理后的所述数字信号进行触发判选，在所述数字信号满足第一预设条件时，判定所述数字信号为有效信号并，将所述有效信号传输至数据打包模块43进行打包。在所述数字信号不满足第一预设条件时，将所述数字信号进行丢弃处理。所述数据打包模块43在将所述有效数字信号打包后可直接通过高速串行总线传输至数据汇聚模块200。
参照图3，在本发明数据传输方法的一实施例中，所述数据传输方法包括以下步骤：
步骤S10、可编程逻辑门阵列FPGA接收子板传输的数字信号；
基于上述实施例中的信号采集装置100，参照图2，ADC21对模拟波形信号23进行模数转换后得到的数字信号通过ADC接口47传输至所述FPGA11。FPGA11在接收到接收ADC21传输的数字信号后将所述数字信号通过数据处理模块33中的FIFO44进行先入先出缓存，并通过所述触发逻辑模块45对所述数字信号进行触发判选。
步骤S20、在所述数字信号满足所述第一预设条件时，保存所述数字信号；
可选地，所述第一预设条件为所述数字信号幅值大于或等于预设幅值。在所述数字信号的大于或等于预设幅值时，将所述数字信号发送至数据缓存上传模块34中的数据打包模块43进行打包处理；在所述数字信号的小于预设幅值时，将所述数字信号进行丢弃处理。
进一步地，所述数据处理模块33中还设置有定时算法模块44，所述定时算法模块44实时获取所述数字信号的时间信息，对所述数字信号进行延时处理，判断延时处理后的所述数字信号是否满足第一预设条件。在所述数字信号的大于或等于预设幅值时，将所述数字信号发送至数据缓存上传模块34中的数据打包模块43进行打包处理；在所述数字信号的小于预设幅值时，将所述数字信号进行丢弃处理。所述预设幅值可由用户根据需求自行设置，所述打包处理可以是将所述数据打包存储至数据缓存上传模块34的内部DDR12’中。
步骤S30、在所述数字信号满足第二预设条件时，将所述数字信号传输至数据汇聚模块。
可选地，所述第二预设条件为DDR存储的所述数字信号所占内存大于或等于预设内存值。
所述数据打包模块43将符合第一预设条件的数据进行打包存储至数据缓存上传模块34的内部DDR12’中后可直接通过通过高速串行总线传输至所述数据汇聚模块200，但由于每次有数据传输，FPGA11均会向数据汇聚模块200中的控制器发起中断。为了减少控制器中断次数，所述数据缓存上传模块34外接一DDR12，所述DDR12用于将打包后的数据缓存。定时检测所述DDR12中数字信号所占内存，在所述内存大于或等于预设内存值时，将所述DDR12中存储的所有数字信号一并通过高速串行总线传输至所述数据汇聚模块200。所述预设内存值可由用户根据需求自行设置。
在本实施例中，母板中的FPFA中的数据处理模块设置有触发逻辑模块以及定时算法模块，用于将接收到的子板数字信号进行触发判选以获取有效数字信号，将无效的数字信号丢弃，从而减缓了后端数据传输压力。在FPFA中的数据缓存上传模块外部连接一DDR，用于将有效信号进行存储，并在所述有效信号所占内存满足第二预设条件时，将所有的有效信号一并传输至数据汇聚模块，从而减少了控制器终端次数。
在一实施例中，参照图4，图4为本发明一实施例的信号采集装置的示意图。其结构与图1基本相同，母板10使用高密度板到板连接器25，可以支持10路子板20到母板10的高速差分线，所述连接器25用于接收子板20中的LVDS或JESD204B等协议的数据。为配合高速率数据，母板10采用4片高速的DDR12实现数据快速缓存，最后将缓存的数据通过高速串行链路发送至数据汇聚模块200。此外，母板通过高密度板到板连接器25为子板提供两路差分时钟，一路由FPGA直接提供，另一路由Buffer(时钟缓冲器)52选择本地TCXO(TemperatureCompensate X'tal(crystal)Oscillator，温度补偿型石英晶体谐振器)或背板DSTARA提供。子板20使用两个ADC21提供8路采集通道，以便适用于探测器多的谱仪。8个放大器分别通过接口lemo48与探测器连接，8路探测器信号输入后经AMP放大器22调理幅度后由ADC21测量。在本实施例中ADC21使用JESD204B接口，因此在子板20上使用了高精度PLL24提供ADC21与FPGA11的工作时钟以及JESD204B协议所需的SYSREF参考时钟。
作为一种实施方式，本发明还提出一种信号读出装置，基于上述实施例，如图5所示，图5为本发明信号读出装置的结构示意图。所述信号读出装置500包括至少一个信号采集装置100、数据汇聚模块200、数据分析软件300以及数据存储模块400。机箱控制器50接收来自信号采集装置100的数据后，通过网络传输至DAQ(Data Acquisition，数据分析软件)300中进行分析处理后，所述DAQ再将所述数据存储在磁盘阵列400中。由于信号采集装置100的通用化设计，数据对于数据汇聚模块200与DAQ300软件设计而言并无区别，因此只需进行一次软件开发。
可选地，参照图6，图6为VPX机箱背板双星拓扑结构示意图。所述数据汇聚模块200与至少一个信号采集装置100采用星型差分总线拓扑结构连接，
该结构包括两个星型网络，每个星型网络由8对高速差分总线组成，一个星型网络用于构建信号采集装置100和数据汇聚模块200之间的高速数据传输通道，另一个星型网络用于同步时钟信息和全局触发信息的扇出。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
应当注意的是，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (8)
1.一种信号采集装置，其特征在于，所述信号采集装置用于物理信号转换，所述信号采集装置包括：
母板，所述母板包括可编程逻辑门阵列FPGA；
子板，所述子板包括模数转换器ADC，至少一个与所述模数转换器ADC连接的放大器AMP以及与所述ADC连接的锁相环PLL；
VPX连接器，所述VPX连接器通过DSTARA与所述子板连接，通过DSTARB和DSTARC与所述母板连接；
其中，所述母板和所述子板通过连接器可拆卸连接，所述锁相环PLL通过所述连接器与所述可编程逻辑门阵列FPGA连接；所述子板用于将模拟波形信号转换为数字信号后传输至所述母板；
所述可编程逻辑门阵列FPGA的固件逻辑包括系统配置模块、数据接收模块、数据处理模块以及数据缓存上传模块；
所述系统配置模块，用于更改模数转换器ADC和锁相环PLL的参数，以实现在线配置；
所述数据接收模块包括ADC接口；所述ADC接口用于接收所述模数转换器ADC的数字信号；
所述数据处理模块包括先入先出存储器FIFO，所述先出存储器FIFO用于匹配定时算法模型，进而基于所述定时算法模型在线获取数字信号的时间信息，根据所述时间信息对所述数字信号进行延时处理，输出延时后的数字信号至所述数据缓存长传模块中的数据打包模块；
所述数据打包模块，用于将所述延时后的数字信号打包存储至数据缓存上传模块的内部DDR；
所述数据缓存上传模块外接有外部DDR。
2.如权利要求1所述的信号采集装置，其特征在于，所述放大器AMP包括第一接口与第二接口，所述第一接口用于接收模拟波形信号，所述第二接口与所述模数转换器ADC连接，所述放大器AMP用于将从第一接口接收到的所述模拟波形信号放大后，通过所述第二接口发送至所述ADC。
3.如权利要求1所述的信号采集装置，其特征在于，所述母板还包括输出端口，所述输出端口用于输出处理后的数据。
4.如权利要求3所述的信号采集装置，其特征在于，所述母板还包括双倍速率同步动态随机存储器DDR，所述双倍速率同步动态随机存储器DDR与所述FPGA连接；所述双倍速率同步动态随机存储器DDR用于缓存所述可编程逻辑门阵列FPGA处理后的数据，并在所述数据所占内存大于或等于预设内存时将所述数据传输至所述数据汇聚模块。
5.如权利要求1-4任一项所述的信号采集装置，其特征在于，所述放大器AMP接收模拟波形信号，并将所述模拟波形信号放大后传输至所述模数转换器；
所述模数转换器ADC将所述模拟波形信号转换为数字信号后传输至母板的可编程逻辑门阵列FPGA；
所述可编程逻辑门阵列FPGA对所述数字信号进行处理后传输至数据汇聚模块。
6.一种数据传输方法，其特征在于，所述数据传输方法应用于如权利要求1-5任一项所述的信号采集装置，所述信号采集装置用于物理信号转换，所述数据传输方法包括：
可编程逻辑门阵列FPGA接收子板传输的数字信号；
获取所述数字信号的时间信息；
对所述数字信号进行延时处理；
判断延时处理后的所述数字信号是否满足第一预设条件；
在所述数字信号满足所述第一预设条件时，保存所述数字信号；
在所述数字信号满足第二预设条件时，将所述数字信号传输至数据汇聚模块。
7.如权利要求6所述述的数据传输方法，其特征在于，所述第一预设条件为所述数字信号值大于预设值；所述第二预设条件为DDR存储的所述数字信号所占内存大于或等于预设内存值。
8.一种信号读出装置，其特征在于，所述信号读出装置包括至少一个信号采集装置、数据汇聚模块、数据分析软件以及数据存储模块，所述至少一个采集装置将采集并处理后的多路数据发送至所述数据汇聚模块，所述数据汇聚模块将所述数据发送至数据分析软件进行分析处理，所述数据分析软件将数据存储至数据存储模块；所述数据汇聚模块与所述至少一个信号采集装置采用星型差分总线拓扑结构连接，所述信号采集装置为权利要求1-5任一项所述的信号采集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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Family
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| CN202110759694.7A Active CN113485634B (zh) | 2021-07-05 | 2021-07-05 | 信号采集装置、数据传输方法及信号读出装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113485634B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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