CN113434456B - 一种分时复用的数据传输装置、方法及系统 - Google Patents
一种分时复用的数据传输装置、方法及系统 Download PDFInfo
- Publication number
- CN113434456B CN113434456B CN202110693442.9A CN202110693442A CN113434456B CN 113434456 B CN113434456 B CN 113434456B CN 202110693442 A CN202110693442 A CN 202110693442A CN 113434456 B CN113434456 B CN 113434456B
- Authority
- CN
- China
- Prior art keywords
- clock
- chip
- pll
- chips
- division multiplexing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000007726 management method Methods 0.000 claims description 41
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 claims description 15
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 claims description 15
- 238000004458 analytical method Methods 0.000 claims description 10
- 238000012216 screening Methods 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 claims description 5
- 238000012360 testing method Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000013524 data verification Methods 0.000 claims description 3
- 238000012795 verification Methods 0.000 abstract description 21
- 238000013461 design Methods 0.000 abstract description 17
- 238000011161 development Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003993 interaction Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 230000009365 direct transmission Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种分时复用的数据传输装置、方法及系统，涉及数据传输技术领域，本发明通过三个可配置的时钟管理芯片组成基本的同源时钟系统，所述同源时钟系统接入分时复用模块和若干FPGA，能够提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，适当降低system clock频率，使得每个FPGA IO可以传输2bit或者更多的数据；在FPGA之间增加分时复用模块PS IP和SP IP，通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低了芯片验证的成本，缩短了芯片设计的周期。
Description
技术领域
本发明涉及数据传输技术领域，具体是一种分时复用的数据传输装置、方法及系统。
背景技术
近年来随着5G、数据中心、AI和自动驾驶等应用快速落地，使得芯片的规模也在快速扩增，设计也日益复杂。在芯片研发的早期功能开发，全系统功能验证，高性能回归测试过程中，会使用到基于多片FPGA的原型验证环境来缩短芯片设计的周期；
现有的数据传输系统是每个FPGA的IO只传输1bit信号，即每个IO/每对差分IO上只能传输1bit FPGA内部信号；此方案支持的system clock频率较高，但是FPGA间传输的信号数量受限于FPGA的IO数量，已经很难满足于目前的芯片设计规模(模块间互联信号少则几千，多则几万)，而且功能验证对system clock的频率无太高要求；
为此，我们提出一种分时复用的数据传输装置、方法及系统。
发明内容
为了解决上述方案存在的问题，本发明提供了一种分时复用的数据传输装置、方法及系统。本发明通过适当降低system clock频率(因功能验证对system clock无太高的要求)，在硬件上引入同源同相时钟系统，FPGA设计中增加分时复用模块PS IP和SP IP，实现FPGA间巨量数据信号的交互，适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期。
本发明的目的可以通过以下技术方案实现：
一种分时复用的数据传输方法，包括如下步骤：
步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；
步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，具体表现为：
SI5345_0提供两组同源差分时钟，即clk1和clk2；
clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；
Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；
步骤三：通过分时复用模块PSIP和SP IP基于TDM技术在FPGA间进行信号传输；其中PS IP用于实现MUX功能，SP IP用于实现DEMUX功能；所述PS IP和SP IP的传输动作流程如下：
S31：系统复位解除；
S32：Idelay调整OK；
S33：Bitslip OK；
S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；
S35：自检OK，解除复位。
进一步地，通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：
S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完
成后，将三个时钟管理芯片组成基本的同源时钟系统。
进一步地，其中FPGA IO间传输速率最大为1200Mbps，Ration在32-256间配置，system clock频率最大为12.5MHz。
进一步地，该方法还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；具体分析步骤为：
V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；
V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；
V3：将PLL芯片向分时复用模块传输数据的延迟标记为Hm；将PLL芯片向分时复用模块传输数据的码率标记为Gm；其中Gm与Hm一一对应；
V4：利用公式CS=(SF×k1+Gm×k2)/(SC×k3+Hm×k4)获取得到PLL芯片的传输系数FS；其中k1、k2、k3、k4均为系数因子；
根据PLL芯片的传输系数FS由高到低对PLL芯片进行排序；根据PLL芯片的排序筛选出预设数量的PLL芯片作为时钟管理芯片；其中预设数量为3个。
进一步地，一种分时复用的数据传输装置，包括3个PLL芯片、分时复用模块和若干FPGA；3个所述PLL芯片为可配置的时钟管理芯片，分别为SI5345_0、SI5345_1和SI5345_2；3个所述PLL芯片组成基本的同源时钟系统；所述同源时钟系统接入分时复用模块和若干FPGA；FPGA之间设置有分时复用模块。
进一步地，一种分时复用的数据传输系统，包括配置参数生成模块、芯片配置模块、若干FPGA、分时复用模块以及芯片筛选模块；
所述配置参数生成模块用于根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
所述芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；
所述同源时钟系统与若干FPGA和分时复用模块相连接，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；具体表现为：
SI5345_0提供两组同源差分时钟，即clk1和clk2；
clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；
Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；
所述分时复用模块与FPGA相连接，基于TDM技术在FPGA间进行信号传输；
所述芯片筛选模块用于对PLL芯片进行参数分析，得到PLL芯片的传输系
数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片。
进一步地，所述分时复用模块包括PS IP和SP IP；所述PS IP用于实现MUX功能；所述SP IP用于实现DEMUX功能；通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输。
与现有技术相比，本发明的有益效果是：本发明通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统，能够提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，适当降低system clock频率，使得每个FPGA IO可以传输2bit或者更多的数据；在FPGA之间增加分时复用模块PS IP和SP IP，通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期；同时通过对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；从而发挥出最大的潜力提高芯片的传输效率，缩短芯片设计的周期。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种分时复用的数据传输方法的流程图。
图2为FPGA间直接传输连接方式示意图。
图3为本发明中FPGA间 TDM传输连接方式示意图。
图4为本发明一种分时复用的数据传输系统的原理框图。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
近年来随着5G、数据中心、AI和自动驾驶等应用快速落地，使得芯片的规模也在快速扩增，设计也日益复杂。在芯片研发的早期功能开发，全系统功能验证，高性能回归测试过程中，会使用到基于多片FPGA的原型验证环境来缩短芯片设计的周期；
如图2 FPGA间直接传输连接方式示意图所示；现有的数据传输是每个FPGA的IO只传输1bit信号，即每个IO/每对差分IO上只能传输1bit FPGA内部信号；此方案支持的system clock频率较高；但是FPGA间传输的信号数量受限于FPGA的IO数量，已经很难满足于目前的芯片设计规模(模块间互联信号少则几千，多则几万)，而且功能验证对systemclock的频率无太高要求；
因此，需要寻求一种提高FPGA IO间的传输速率，使得每个FPGA IO可以传输更多的数据，适当降低system clock频率；实现FPGA间巨量数据信号的交互，降低芯片验证的成本，缩短芯片设计的周期的数据传输装置、方法及系统。具体的，下面参考附图描述本申请实施例的一种分时复用的数据传输装置、方法及系统。
图1为本发明一种分时复用的数据传输方法的流程图，需要说明的是，本申请实施例的一种分时复用的数据传输方法可应用于本申请实施例的一种分时复用的数据传输装置，该分时复用的数据传输装置可被配置于电子设备。
如图1所示，一种分时复用的数据传输方法可以包括如下步骤：
步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：
S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；
步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，使得每个FPGA IO可以传输2bit或者更多的数据；具体表现为：
SI5345_0提供两组同源差分时钟，即clk1和clk2；
clk1通过SI5345_1(Zero Delay Mode)输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；
Clk2通过SI5345_2(Zero Delay Mode)输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDM clock；
根据实际应用场景的不同，FPGA IO间传输速率最大可达1200Mbps，Ration在32-256间可配置，system clock频率最大可达12.5MHz；
步骤三：通过分时复用模块PS IP和SP IP(运用TDM技术)在FPGA间进行信号传输；即通过实现MUX功能的PS IP和实现DEMUX功能的SP IP配合使用，实现FPGA间巨量信号的传输；所述PS IP和SP IP的传输动作流程如下：
S31：系统复位解除；
S32：Idelay调整OK；
S33：Bitslip OK；
S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；
S35：自检OK，解除复位；
本发明通过适当降低system clock频率(因功能验证对system clock无太高的要求)，在硬件上引入同源同相时钟系统，FPGA设计中增加分时复用模块PS IP和SP IP，实现FPGA间巨量数据信号的交互，适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期；
一种分时复用的数据传输方法，还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；具体分析步骤为：
V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；
V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；
V3：将PLL芯片向分时复用模块传输数据的延迟标记为Hm；将PLL芯片向分时复用模块传输数据的码率标记为Gm；其中Gm与Hm一一对应；
V4：利用公式CS=(SF×k1+Gm×k2)/(SC×k3+Hm×k4)获取得到PLL芯片的传输系数FS；其中k1、k2、k3、k4均为系数因子；
根据PLL芯片的传输系数FS由高到低对PLL芯片进行排序；根据PLL芯片的排序筛选出预设数量的PLL芯片作为时钟管理芯片；其中预设数量为3个；从而提高芯片的传输效率；
如图3所示，本发明公开了一种分时复用的数据传输装置，包括3个PLL芯片、分时复用模块和若干FPGA；3个所述PLL芯片为可配置的时钟管理芯片，分别为SI5345_0、SI5345_1和SI5345_2；3个所述PLL芯片组成基本的同源时钟系统；所述同源时钟系统接入分时复用模块和若干FPGA，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；
FPGA之间设置有分时复用模块，所述分时复用模块包括PS IP和SP IP，基于TDM技术在FPGA间进行信号传输；即通过实现MUX功能的PS IP和实现DEMUX功能的SP IP配合使用，实现FPGA间巨量信号的传输；
如图4所示，本发明公开了一种分时复用的数据传输系统，包括配置参数生成模块、芯片配置模块、若干FPGA、分时复用模块以及芯片筛选模块；
所述配置参数生成模块用于根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
所述芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；
所述同源时钟系统与若干FPGA和分时复用模块相连接，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；使得每个FPGA IO可以传输2bit或者更多的数据；
所述分时复用模块与FPGA相连接，基于TDM技术在FPGA间进行信号传输；所述分时复用模块包括PS IP和SP IP；所述PS IP用于实现MUX功能；所述SP IP用于实现DEMUX功能；通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；
其中芯片筛选模块用于对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；
本发明通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统，能够提供两组同源时钟，一组为system clock，另一组为高速的TDMclock，适当降低system clock频率，使得每个FPGA IO可以传输2bit或者更多的数据；在FPGA之间增加分时复用模块PS IP和SP IP，通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期；
上述公式均是去除量纲取其数值计算，公式是由采集大量数据进行软件模拟得到最接近真实情况的一个公式，公式中的预设参数和预设阈值由本领域的技术人员根据实际情况设定或者大量数据模拟获得。
本发明的工作原理：
一种分时复用的数据传输装置、方法及系统，在工作时，首先对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；从而发挥出最大的潜力提高芯片的传输效率，缩短芯片设计的周期；再根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；同源时钟系统接入分时复用模块和若干FPGA，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；使得每个FPGA IO可以传输2bit或者更多的数据；分时复用模块与FPGA相连接，基于TDM技术在FPGA间进行信号传输；通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低了芯片验证的成本，缩短了芯片设计的周期。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (3)
1.一种分时复用的数据传输方法，其特征在于，包括如下步骤：
步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：
S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；
步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDMclock，具体表现为：
SI5345_0提供两组同源差分时钟，即clk1和clk2；
clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为systemclock；system clock频率最大为12.5MHz；
clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；
步骤三：通过分时复用模块基于TDM技术在FPGA间进行信号传输；
所述分时复用模块包括PS IP和SP IP；所述PS IP用于实现MUX功能；所述SP IP用于实现DEMUX功能；所述PS IP和SP IP的传输动作流程如下：
S31：系统复位解除；
S32：Idelay调整OK；
S33：Bitslip OK；
S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；其中FPGA IO间传输速率最大为1200Mbps，Ration在32-256间配置；
S35：自检OK，解除复位；
该方法还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数FS，并根据传输系数FS选取预设数量的PLL芯片作为时钟管理芯片；具体步骤为：
V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；
V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；
V3：将PLL芯片向分时复用模块传输数据的延迟标记为Hm；将PLL芯片向分时复用模块传输数据的码率标记为Gm；其中Gm与Hm一一对应；
V4：利用公式FS＝(SF×k1+Gm×k2)/(SC×k3+Hm×k4)获取得到PLL芯片的传输系数FS；其中k1、k2、k3、k4均为系数因子；
根据PLL芯片的传输系数FS由高到低对PLL芯片进行排序；根据PLL芯片的排序筛选出预设数量的PLL芯片作为时钟管理芯片；预设数量为3个。
2.一种分时复用的数据传输装置，用于实现权利要求1所述的一种分时复用的数据传输方法，其特征在于，包括3个PLL芯片、分时复用模块和若干FPGA；3个所述PLL芯片为可配置的时钟管理芯片，分别为SI5345_0、SI5345_1和SI5345_2；
3个所述PLL芯片组成基本的同源时钟系统；所述同源时钟系统接入分时复用模块和若干FPGA；FPGA之间设置有分时复用模块。
3.一种分时复用的数据传输系统，用于执行如权利要求1所述的一种分时复用的数据传输方法，其特征在于，包括配置参数生成模块、芯片配置模块、若干FPGA、分时复用模块以及芯片筛选模块；
所述配置参数生成模块用于根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；
所述芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；
所述同源时钟系统与若干FPGA和分时复用模块相连接，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；具体表现为：
SI5345_0提供两组同源差分时钟，即clk1和clk2；
clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为systemclock；system clock频率最大为12.5MHz；
clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；
所述分时复用模块与FPGA相连接，基于TDM技术在FPGA间进行信号传输；所述分时复用模块包括PS IP和SP IP；所述PS IP用于实现MUX功能；所述SP IP用于实现DEMUX功能；
所述芯片筛选模块用于对PLL芯片进行参数分析，得到PLL芯片的传输系数FS，并根据传输系数FS选取预设数量的PLL芯片作为时钟管理芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110693442.9A CN113434456B (zh) | 2021-06-22 | 2021-06-22 | 一种分时复用的数据传输装置、方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110693442.9A CN113434456B (zh) | 2021-06-22 | 2021-06-22 | 一种分时复用的数据传输装置、方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113434456A CN113434456A (zh) | 2021-09-24 |
| CN113434456B true CN113434456B (zh) | 2024-03-15 |
Family
ID=77757092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110693442.9A Active CN113434456B (zh) | 2021-06-22 | 2021-06-22 | 一种分时复用的数据传输装置、方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113434456B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113900985B (zh) * | 2021-12-13 | 2022-05-24 | 北京国科天迅科技有限公司 | Io和spi复用芯片、复用辅助芯片和数据交互方法 |
| CN117632836A (zh) * | 2022-08-17 | 2024-03-01 | 上海合见工业软件集团有限公司 | 一种基于多fpga芯片的数据传输系统 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637157A (zh) * | 2011-02-15 | 2012-08-15 | 郑磊 | 一种片上数字模板系统dtsoc |
| CN102859912A (zh) * | 2010-04-27 | 2013-01-02 | 模式转换系统有限公司 | 涉及嵌入式时钟信号的复用和解复用的数据传输 |
| CN108475524A (zh) * | 2016-02-18 | 2018-08-31 | 英特尔公司 | 可重配置时钟控制架构 |
| CN108681518A (zh) * | 2018-05-21 | 2018-10-19 | 中国科学院国家空间科学中心 | 一种低速io时分复用系统 |
| CN109581936A (zh) * | 2018-12-31 | 2019-04-05 | 南京茂森电子技术有限公司 | 一种多传感器多通道信号同步采集系统及方法 |
| CN111651951A (zh) * | 2020-06-04 | 2020-09-11 | 思尔芯(上海)信息科技有限公司 | 一种fpga端口扩展的方法 |
-
2021
- 2021-06-22 CN CN202110693442.9A patent/CN113434456B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102859912A (zh) * | 2010-04-27 | 2013-01-02 | 模式转换系统有限公司 | 涉及嵌入式时钟信号的复用和解复用的数据传输 |
| CN102637157A (zh) * | 2011-02-15 | 2012-08-15 | 郑磊 | 一种片上数字模板系统dtsoc |
| CN108475524A (zh) * | 2016-02-18 | 2018-08-31 | 英特尔公司 | 可重配置时钟控制架构 |
| CN108681518A (zh) * | 2018-05-21 | 2018-10-19 | 中国科学院国家空间科学中心 | 一种低速io时分复用系统 |
| CN109581936A (zh) * | 2018-12-31 | 2019-04-05 | 南京茂森电子技术有限公司 | 一种多传感器多通道信号同步采集系统及方法 |
| CN111651951A (zh) * | 2020-06-04 | 2020-09-11 | 思尔芯(上海)信息科技有限公司 | 一种fpga端口扩展的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113434456A (zh) | 2021-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113434456B (zh) | 一种分时复用的数据传输装置、方法及系统 | |
| CN114826503B (zh) | Fpga内并行总线数据采样窗口的校准方法、装置 | |
| CN106156424B (zh) | 一种仿真系统 | |
| CN112711296A (zh) | 一种校准系统 | |
| CN106406174A (zh) | 一种多模块多通道采集同步系统及工作方法 | |
| CN114660523B (zh) | 一种数字通道输出同步精度测量和校准方法 | |
| CN105811970A (zh) | 一种多通道任意波形发生系统 | |
| US20120136645A1 (en) | Managing Communication Bandwidth in Co-Verification of Circuit Designs | |
| CN103439648B (zh) | 一种验证方法、装置及芯片 | |
| JP2005249788A (ja) | イベントベースの試験データをサイクルベースの試験データに変換するトランスレータツール及び方法 | |
| CN114818575A (zh) | 一种cis芯片的数模混合仿真方法及系统 | |
| CN112382224B (zh) | 一种模组的老化测试方法及系统 | |
| CN106970679A (zh) | 一种基于时间‑数字转换器电路的多芯片同步结构 | |
| CN111694790B (zh) | 一种基于fpga的反馈式级联板卡同步处理方法 | |
| CN1797001A (zh) | 用于产生高频信号的设备和方法 | |
| CN102308226A (zh) | 测试装置及测试方法 | |
| CN101834714B (zh) | 可级联通道数量巨大的同步动态测试仪器 | |
| CN1674478B (zh) | 虚容器帧分析的方法及装置 | |
| CN115129639B (zh) | Axi总线的延时调整装置 | |
| CN116609737A (zh) | 一种基于fpga的雷达的监控系统及监控方法 | |
| CN114002649A (zh) | 基于数据孪生的雷达数据采集系统及其研制方法 | |
| CN112034331B (zh) | 一种基于fpga的电路模块测试方法 | |
| CN114201435A (zh) | 时钟发生器、检测系统以及信号输出方法 | |
| CN107480376B (zh) | 一种分析Clock信号的方法 | |
| CN107124241A (zh) | 一种用于OTN中Ieee1588模块仿真的系统及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |