CN112328523B - 传输双倍速率信号的方法、装置及系统 - Google Patents

Abstract

本申请属于数据传输的技术领域，提供了一种传输双倍速率信号的方法、装置及系统，所述方法包括：若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。本申请实施例解决除频时钟与数据流之间的延时对数据传输造成影响的问题。

Description

传输双倍速率信号的方法、装置及系统

技术领域

本发明涉及数据传输的技术领域，尤其涉及一种传输双倍速率信号的方法、装置及系统。

背景技术

技术人员通常采用一种具有处理器(ARM)和可编程逻辑门阵列(FPGA)架构的可拓展处理器平台来进行产品开发。在该平台中ARM处理器部分与FPGA部分由AXI接口互联实现通信。开发者使用上述平台进行开发设计时，经常会使用到AXI接口实现大量的数据传输。通常开发者在使用到平台内存中的数据时，会调用AXI接口的DMA(直接存储器访问)IP核模块和AXIS_FIFO(带AXIS接口的FIFO数据缓存器)IP核模块，实现内存与外部设备的数据流传输。通过上述数据流传输方法得到的是单倍速率(SDR)数据流。当开发者需要通过该平台搭建输出双倍速率数据流的工程时，需要接口中随路时钟与双倍速率数据流(DDR)同时输出以实现源同步。

为实现随路时钟与双倍速率数据流同时输出，在现有技术中通常对主频时钟除频，生成一个0.5倍频的时钟作为随路时钟输出，再通过对除频时钟相移使数据与随路时钟对齐。但该方法存在缺陷：多生成一路除频时钟后难以控制该除频时钟与数据流之间的延时，以及对主频时钟除频后导致随路时钟产生严重的抖动，从而对数据传输造成影响。

发明内容

有鉴于此，本发明实施例提供了一种传输双倍速率信号的方法、装置及终端设备，以解决除频时钟与数据流之间的延时对数据传输造成影响的问题。

本发明实施例的第一方面提供了一种传输双倍速率信号的方法，所述方法应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；所述方法包括：

若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；

通过数据传输总线在向所述第一数据缓存器写入所述第一信号数据；

若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。

在一个实施示例中，所述第一数据缓存器包括第一上升沿FIFO数据缓存器和第一下降沿FIFO数据缓存器；

通过数据传输总线在主频时钟的第一周期的上升沿向所述第一上升沿FIFO数据缓存器写入所述第一信号数据；

通过数据传输总线在主频时钟的第二周期的上升沿向所述第一下降沿FIFO数据缓存器写入所述第一信号数据。

在一个实施示例中，所述数据传输总线还包括：AXI从端口转换模块、第二数据缓存器和用于将双沿数据转单沿数据的第二资源转换模块；

若所述第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制所述第二资源转换模块接收从所述用户端发送的第二信号数据；

通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制所述AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

在一个实施示例中，所述第二数据缓存器包括第二上升沿FIFO数据缓存器和第二下降沿FIFO数据缓存器；

通过数据传输总线同时向所述第二上升沿FIFO数据缓存器和所述第二下降沿FIFO数据缓存器写入所述第二信号数据。

在一个实施示例中，所述数据传输总线还包括：双向单端I/O缓冲器；

所述第一资源转换模块与所述第二资源转换模块均通过所述双向单端I/O缓冲器与所述用户端通信连接。

在一个实施示例中，所述数据传输总线为具有AXI-Stream接口的数据传输总线。

本发明实施例的第二方面提供了一种传输双倍速率信号的装置，包括：

第一数据接收模块，用于若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制AXI主端口转换模块接收内存控制器发送的第一信号数据；

第一数据写入模块，用于通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；

第一数据读取模块，用于若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。

在一个实施示例中，所述装置还包括：

第二数据接收模块，用于若第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制第二资源转换模块接收从所述用户端发送的第二信号数据；

第二数据写入模块，用于通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

第二数据读取模块，用于若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

本发明实施例的第三方面提供了一种数据通信系统，所述系统包括：内存控制器、处理器、数据传输总线以及用户端；所述内存控制器与内存连接，所述内存控制器通过所述数据传输总线与所述用户端通信连接；

所述处理器执行如第一方面所述传输双倍速率信号的方法的步骤。

在一个实施示例中，所述数据传输总线还包括直接存储器访问模块；

所述处理器通过所述直接存储器访问模块控制所述数据传输总线。

本发明实施例提供的一种传输双倍速率信号的方法、装置及终端设备，应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；所述方法包括：若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据，提前确定第一数据缓存器中的空闲空间能够完整接收一次突发传输的数据量，避免数据丢失；通过数据传输总线向所述第一数据缓存器写入所述第一信号数据，使得传输的数据能够缓存在第一数据缓存器中再传输，以保证数据的准确性，并且由于第一数据缓存器在主频时钟的上升沿进行数据写入，无需多生成一路除频时钟；若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。通过使用能够将单沿数据转双沿数据的第一资源转换模块进行数据读取，实现双倍速率数据传输，减少输出数据与随路时钟之间的延时，使数据能够更稳定的被捕获到。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的传输双倍速率信号的方法的流程示意图；

图2是本发明实施例一提供的数据传输总线的结构框图；

图3是本发明实施例一提供的M_AXIS转换模块数据传输过程的流程示意图；

图4是本发明实施例一提供的第一数据缓存器TX FIFO数据传输过程的流程示意图；

图5是本发明实施例二提供的传输双倍速率信号的方法的流程示意图；

图6是本发明实施例二提供的第二数据缓存器RX FIFO数据传输过程的流程示意图；

图7是本发明实施例二提供的S_AXIS转换模块数据传输过程的流程示意图；

图8是本发明实施例三提供的传输双倍速率信号的装置的结构示意图；

图9是本发明实施例四提供的数据通信系统的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。

实施例一

如图1所示，是本发明实施例一提供的传输双倍速率信号的方法的流程示意图。本实施例可适用于通过AXI数据传输总线对内存控制器与外部设备之间进行双倍速率信号传输的应用场景。该方法可以由传输双倍速率信号的装置执行，该装置可为处理器或微型控制芯片等；在本申请实施例中以传输双倍速率信号的装置作为执行主体进行说明，所述方法应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；该方法具体包括如下步骤：

为实现随路时钟与双倍速率数据流同时输出，在现有技术中通常对AXI总线的主频时钟除频，生成一个0.5倍频的时钟作为随路时钟输出，再通过对除频时钟相移使数据与随路时钟对齐。但该方法存在缺陷：多生成一路除频时钟后难以控制该除频时钟与数据流之间的延时，以及对主频时钟除频后导致随路时钟产生严重的抖动，从而对数据传输造成影响。为解决这一技术问题，本申请实施例通过数据传输总线在主频时钟的上升沿分别向所述第一数据缓存器写入所述第一信号数据，使得传输的数据能够缓存在第一数据缓存器中再传输，以保证数据的准确性，并且由于第一数据缓存器在主频时钟的上升沿进行数据写入，无需多生成一路除频时钟；通过使用能够将单沿数据转双沿数据的第一资源转换模块进行数据读取，实现双倍速率数据传输，减少输出数据与随路时钟之间的延时，使数据能够更稳定的被捕获到。

S110、若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据。

通常开发者在使用到具有处理器(ARM)和可编程逻辑门阵列(FPGA)架构的可拓展处理器平台的内存中的数据时，会通过数据传输总线实现内存与外部设备之间的数据流传输。当开发者需要通过该平台搭建输出双倍速率数据流的工程时，需要数据传输总线中随路时钟与双倍速率数据流(DDR)同时输出以实现源同步。为实现数据传输总线中传输双倍速率数据，数据传输总线中需包括AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块。数据传输总线中设置有用于接收数据的第一数据缓存器，通过在数据传输总线中设置第一数据缓存器，使得数据传输总线传输的数据能够缓存在第一数据缓存器中再传输，确保传输的数据的准确性。由于内存控制器与外部设备之间的数据传输通过数据传输总线完成，当内存控制器从内存中读取到相应的数据向外部设备进行发送时，该数据会到达数据传输总线的接口。当有数据到达数据传输总线的接口时，必须从接口接收数据并对数据进行突发传输。在从接口接收数据之前，需提前确定数据传输总线内第一数据缓存器中的空闲空间能够完整接收一次突发传输的数据量，避免传输的数据丢失。

具体的，可通过判断第一数据缓存器内空闲存储空间满足预设的突发传输数据量，来确定第一数据缓存器当前的内部空闲存储空间是否能够完整接收此次突发传输的数据量。在一种实施方式中，可以通过向第一数据缓存器发送具有预设的突发传输数据量的响应指令，判断第一数据缓存器内空闲存储空间是否满足预设的突发传输数据量。若传输双倍速率信号的装置接收到第一数据缓存器的响应，则说明第一数据缓存器内空闲存储空间满足预设的突发传输数据量；若传输双倍速率信号的装置在预设等待时间内未接收到第一数据缓存器的响应，则说明第一数据缓存器内空闲存储空间不满足预设的突发传输数据量。在另一种实施方式中，还可直接读取第一数据缓存器内空闲存储空间的大小信息，然后根据读取到的大小信息与预设的突发传输数据量进行比较，判断第一数据缓存器内空闲存储空间是否满足预设的突发传输数据量。

若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则说明第一数据缓存器内空闲存储空间能够完整接收此次突发传输的数据量，控制数据传输总线的AXI主端口转换模块接收内存控制器发送的第一信号数据。若所述第一数据缓存器内空闲存储空间不满足预设的突发传输数据量，则说明第一数据缓存器内空闲存储空间不能够完整接收此次突发传输的数据量，控制数据传输总线的AXI主端口转换模块不接收内存控制器发送的第一信号数据。

在一个实施示例中，所述数据传输总线为具有AXI-Stream接口的数据传输总线。AXI Stream接口是属于AXI总线协议的一种接口，适用于高速数据流。此接口包含主(Master)端口与从(Slave)端口。如图2所示为数据传输总线的结构框图。当数据传输总线为具有AXI-Stream接口的数据传输总线时，AXI主端口转换模块可为M_AXIS转换模块21。

S120、通过数据传输总线向所述第一数据缓存器写入所述第一信号数据。

AXI主端口转换模块接收内存控制器发送的第一信号数据后，为确保数据传输的准确性，需将接收到的数据缓存在数据传输总线的第一数据缓存器中。具体的，通过数据传输总线分别在随路时钟的上升沿以及下降沿向所述第一数据缓存器写入所述第一信号数据。由于第一数据缓存器在数据传输总线的随路时钟的上升沿以及下降沿均进行数据写入，无需多生成一路除频时钟，就实现双倍速率数据传输，提高数据传输速率。

在一个实施示例中，第一数据缓存器包括第一上升沿FIFO数据缓存器和第一下降沿FIFO数据缓存器。通过数据传输总线在主频时钟的第一周期的上升沿向所述第一上升沿FIFO数据缓存器写入所述第一信号数据；通过数据传输总线在主频时钟的第二周期的上升沿向所述第一下降沿FIFO数据缓存器写入所述第一信号数据。

为实现在数据传输总线的主频时钟的上升沿均进行数据写入，第一数据缓存器可包含第一上升沿FIFO数据缓存器和第一下降沿FIFO数据缓存器；通过第一上升沿FIFO数据缓存器在数据传输总线的主频时钟的第一周期的上升沿进行数据写入，通过第一下降沿FIFO数据缓存器在数据传输总线的主频时钟的第二周期的上升沿进行数据写入。如图2所示，分别在主频时钟的上升沿向所述第一数据缓存器写入所述第一信号数据的具体过程为：在主频时钟的上升沿第一上升沿FIFO数据缓存器22，即TX RISE FIFO写入第一信号数据；在主频时钟的下一上升沿第一下降沿FIFO数据缓存器23，即TX FALL FIFO写入第一信号数据。

S130、若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。

在第一数据缓存器中缓存的第一信号数据后，还需将第一数据缓存器中的所有的第一信号数据传输给外部设备(例如用户端)，以完成内存控制器与外部设备之间的数据传输。为获取用户传输所需的数据量，还需确定第一数据缓存器中的数据量是否满足用户传输所需的数据量。在一种实施方式中，可直接读取第一数据缓存器内的总数据量，然后根据读取到的总数据量与预设传输数据阈值进行比较，判断第一数据缓存器中的数据量满足预设传输数据阈值。可选的，预设传输数据阈值根据用户传输所需的数据量进行设定。

若第一数据缓存器中的数据量未满足预设传输数据阈值，则说明第一数据缓存器中的数据量不满足用户传输所需的数据量，继续等待第一数据缓存器缓存数据。若第一数据缓存器中的数据量满足预设传输数据阈值，则说明第一数据缓存器中的数据量满足用户传输所需的数据量，控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。具体的，由于外部设备只接收双倍速率数据，第一数据缓存器输出的数据为单倍速率数据。为实现将第一数据缓存器中的所有的第一信号数据传输给外部设备，数据传输总线中设有用于将单沿数据转双沿数据的第一资源转换模块。通过控制第一资源转换模块读取缓存在第一数据缓存器中的所有的第一信号数据，并将读取到的数据转换成双倍速率数据(DDR)发送给用户端，将第一数据缓存器中的所有的第一信号数据传输给外部设备，实现双倍速率数据传输。

在一个实施示例中，如图2所示，第一资源转换模块24可为ODDR资源模块。所述数据传输总线还包括双向单端I/O缓冲器25，即IOBUF模块。上述第一资源转换模块24通过所述双向单端I/O缓冲器25与所述用户端通信连接。IOBUF作为FPGA内部逻辑与外部逻辑的双向接口，通常被打包成多bit进行使用；用于将内部逻辑连接到外部双向管脚。

详细举例说明，当数据传输总线为具有AXI-Stream接口的数据传输总线时，AXI主端口转换模块可为M_AXIS转换模块21，则AXI主端口转换模块包含valid信号和ready信号，只有当AXI主端口转换模块的valid信号和ready信号同时为1时，AXI主端口转换模块才能进行数据传输。第一数据缓存器(TX FIFO)包括第一上升沿FIFO数据缓存器22，即TX RISEFIFO写入第一信号数据，和第一下降沿FIFO数据缓存器23，即TX FALL FIFO。上述步骤110至步骤130的数据传输总线在发送内存控制器数据过程的具体实现方式包括：M_AXIS转换模块数据传输过程和第一数据缓存器(TX FIFO)数据传输过程。

如图3所示，M_AXIS转换模块数据传输过程包括步骤301至步骤307：

步骤301、将第一数据缓存器(TX FIFO)写使能信号清0；

具体的，通过将第一数据缓存器(TX FIFO)写使能信号清0，实现对第一数据缓存器(TX FIFO)初始化。

步骤302、判断第一数据缓存器(TX FIFO)的剩余容量是否支持下一次AXI传输；若否，则执行步骤303；否是，则执行步骤304；

具体的，判断第一数据缓存器(TX FIFO)的剩余容量是否支持下一次AXI传输的方法可为判断第一数据缓存器内空闲存储空间满足预设的突发传输数据量，实现确定数据传输总线内第一数据缓存器中的空闲空间能够完整接收一次突发传输的数据量，避免传输的数据丢失。

步骤303、将M_AXIS转换模块的ready信号清0；

具体的，当判断第一数据缓存器(TX FIFO)的剩余容量不支持下一次AXI传输，则通过将M_AXIS转换模块的ready信号清0，表示在当前周期不能够接收一次数据传输。

步骤304、将M_AXIS转换模块的ready信号设置为1；

具体的，当判断第一数据缓存器(TX FIFO)的剩余容量支持下一次AXI传输，则通过将M_AXIS转换模块的ready信号设置为1，表示在当前周期能够接收一次数据传输。

步骤305、判断M_AXIS转换模块的valid信号是否为1；若是，则执行步骤306；若否，则执行步骤302；

具体的，当传输双倍速率信号的装置正在驱动一次有效传输时，会将M_AXIS转换模块的valid信号设置为1，从而告知AXI数据传输总线本次数据传输有效。若判断M_AXIS转换模块的valid信号为1，则M_AXIS转换模块的valid信号和ready信号均为1，表示握手，此时M_AXIS转换模块能够进行数据传输，接收内存控制器发送的第一信号数据。若判断M_AXIS转换模块的valid信号不为1，则M_AXIS转换模块的valid信号为0，ready信号为1，表示未握手，此时M_AXIS转换模块不能够进行数据传输。

步骤306、将第一数据缓存器(TX FIFO)中第一上升沿FIFO数据缓存器(TX RISEFIFO)的写使能信号(wr_en)赋值给第一下降沿FIFO数据缓存器(TX FALL FIFO)的写使能信号(wr_en)并取反。

具体的，通过将第一数据缓存器(TX FIFO)中第一上升沿FIFO数据缓存器(TXRISE FIFO)的写使能信号(wr_en)赋值给第一下降沿FIFO数据缓存器(TX FALL FIFO)的写使能信号(wr_en)并取反，确保TX RISE FIFO的写使能信号与TX FALL FIFO的写使能信号反相同步。

步骤307、设置第一上升沿FIFO数据缓存器(TX RISE FIFO)的写使能信号(wr_en)为1，数据写入TX RISE FIFO；TX FALL FIFO同上。

具体的，通过将TX RISE FIFO与TX FALL FIFO的写使能信号(wr_en)设置为1；第一个时钟周期的上升沿写TX RISE FIFO，第二个时钟周期的上升沿写TX FALL FIFO。

如图4所示，第一数据缓存器(TX FIFO)数据传输过程包括步骤401至步骤406：

步骤401、将第一数据缓存器(TX FIFO)的读使能信号rd_en清0；

具体的，通过将第一数据缓存器(TX FIFO)的读使能信号rd_en清0，实现对读使能信号初始化。

步骤402、判断TX FIFO中数据量之和是否满足预设传输数据阈值；若否，则执行步骤401；若是，执行步骤403；

具体的，判断第一数据缓存器的TX RISE FIFO与TX FALL FIFO缓存的数据量之和是否满足预设传输数据阈值。

步骤403、使能第一资源转换模块(ODDR)，开启双向单端I/O缓冲器(IOBUF)，输出数据；

具体的，使得ODDR和IOBUF能够传输数据，为通过ODDR和IOBUF将TX RISE FIFO与TX FALL FIFO中的所有的第一信号数据发送给外部设备做准备。

步骤404、将第一数据缓存器(TX FIFO)中TX RISE FIFO与TX FALL FIFO的读使能信号rd_en设置为1；

具体的，通过读使能信号置1使得TX RISE FIFO与TX FALL FIFO中的数据能够被读取。第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。

步骤405、判断是否数据输出完成；若是，则执行步骤406；若否，则执行步骤402；

步骤406、将第一数据缓存器(TX FIFO)的读使能信号rd_en清0，关闭第一资源转换模块(ODDR)和双向单端I/O缓冲器IOBUF；IOBUF准备接收数据。

本发明实施例提供的一种传输双倍速率信号的方法，应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；所述方法包括：若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据，提前确定第一数据缓存器中的空闲空间能够完整接收一次突发传输的数据量，避免数据丢失；通过数据传输总线向所述第一数据缓存器写入所述第一信号数据，使得传输的数据能够缓存在第一数据缓存器中再传输，以保证数据的准确性，并且由于第一数据缓存器在主频时钟的上升沿进行数据写入，无需多生成一路除频时钟；若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。通过使用能够将单沿数据转双沿数据的第一资源转换模块进行数据读取，实现双倍速率数据传输，减少输出数据与随路时钟之间的延时，使数据能够更稳定的被捕获到。

实施例二

如图5所示，在实施例一的基础上，本实施例还提供数据传输总线在接收用户端数据过程。数据传输总线还包括：AXI从端口转换模块、第二数据缓存器和用于将双沿数据转单沿数据的第二资源转换模块，所述过程的具体步骤包括：

S210、若所述第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制所述第二资源转换模块接收从所述用户端发送的第二信号数据。

由于内存控制器与外部设备之间的数据传输通过数据传输总线完成，当外部设备向内存控制器进行数据发送时，该数据会到达数据传输总线的接口。当有数据到达数据传输总线的接口时，必须从接口接收数据并对数据进行突发传输。在从接口接收数据之前，需提前确定数据传输总线内第二数据缓存器中的剩余数据容量能够完整接收一次总线传输数据量，避免传输的数据丢失。

具体的，可通过第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，来确定第二数据缓存器中的剩余数据容量能够完整接收一次总线传输数据量。在一种实施方式中，可以通过向第二数据缓存器发送具有预设总线传输数据量阈值的响应指令，判断第二数据缓存器内剩余数据容量是否满足预设总线传输数据量阈值。若传输双倍速率信号的装置接收到第二数据缓存器的响应，则说明第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值；若传输双倍速率信号的装置在预设等待时间内未接收到第二数据缓存器的响应，则说明内剩余数据容量不满足预设总线传输数据量阈值。在另一种实施方式中，还可直接读取第二数据缓存器内剩余数据容量的大小信息，然后根据读取到的大小信息与预设总线传输数据量阈值进行比较，判断第二数据缓存器内剩余数据容量是否满足预设总线传输数据量阈值。

若第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则说明第二数据缓存器中的剩余数据容量能够完整接收此次总线传输数据量，控制所述第二资源转换模块接收从所述用户端发送的第二信号数据。若第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则说明第二数据缓存器中的剩余数据容量不能够完整接收此次总线传输数据量，控制第二资源转换模块不接收用户端发送的第二信号数据。

具体的，由于外部设备只发送双倍速率数据，第二数据缓存器只接收单倍速率数据，为实现将外部设备发送的数据传输给第二数据缓存器，数据传输总线中设有用于将双倍速率数据转单倍速率数据的第二资源转换模块。通过控制第二资源转换模块读取外部设备发送的第二信号数据，并将读取到的数据转换成单倍速率数据发送给第二数据缓存器。

在一个实施示例中，如图2所示，第二资源转换模块26可为IDDR资源模块。所述数据传输总线还包括双向单端I/O缓冲器25，即IOBUF模块。上述第二资源转换模块26通过所述双向单端I/O缓冲器25与所述用户端通信连接。IOBUF作为FPGA内部逻辑与外部逻辑的双向接口，通常被打包成多bit进行使用；用于将内部逻辑连接到外部双向管脚。

S220、通过数据传输总线向所述第二数据缓存器写入所述第二信号数据。

第二资源转换模块接收用户端发送的第二信号数据后，为确保数据传输的准确性，需将接收到的数据缓存在数据传输总线的第二数据缓存器中。具体的，第二资源转换模块通过数据传输总线在主频时钟的一个时钟周期内的上升沿同时向所述第二数据缓存器写入所述第二信号数据。由于第二数据缓存器在数据传输总线的主频时钟的上升沿进行数据写入，无需多生成一路除频时钟，提高数据传输速率。

在一个实施示例中，第二数据缓存器包括第二上升沿数据缓存器和第二下降沿数据缓存器。通过数据传输总线在主频时钟的一个时钟周期的上升沿向所述第二上升沿数据缓存器写入所述第二信号数据；同时通过数据传输总线在主频时钟的同一个时钟周期的上升沿向所述第二下降沿数据缓存器写入所述第二信号数据。

为实现在数据传输总线的主频时钟的一个时钟周期内进行数据写入，第二数据缓存器可包含第二上升沿数据缓存器和第二下降沿数据缓存器；通过第二上升沿数据缓存器在数据传输总线的主频时钟的上升沿进行数据写入，第二下降沿数据缓存器在数据传输总线的主频时钟的同一周期的上升沿也同时进行数据写入。如图2所示，在主频时钟的第一周期的上升沿向第二上升沿数据缓存器27(RX RISE FIFO)写入第二信号数据；在主频时钟的第一周期的上升沿向第二下降沿数据缓存器28(RX FALL FIFO)写入第二信号数据。

S230、若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制所述AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

在第二数据缓存器中缓存了第二信号数据后，还需将第二数据缓存器中的所有的第二信号数据通过AXI从端口转换模块传输给内存控制器，以完成内存控制器与外部设备之间的数据传输。为获取总线传输所需的数据量，还需确定第二数据缓存器中的数据量是否满足总线传输所需的数据量。在一种实施方式中，可直接读取第二数据缓存器内的总数据量，然后根据读取到的总数据量与预设总线传输数据量阈值进行比较，判断第二数据缓存器中的数据量满足预设总线传输数据量阈值。

若第二数据缓存器中的数据量未满足预设总线传输数据量阈值，则说明第二数据缓存器中的数据量不满足总线传输所需的数据量，继续等待第二数据缓存器缓存数据。若第二数据缓存器中的数据量满足预设总线传输数据量阈值，则说明第二数据缓存器中的数据量满足总线传输所需的数据量，控制AXI从端口转换模块从第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给内存控制器。

在一个实施示例中，所述数据传输总线为具有AXI-Stream接口的数据传输总线。AXI Stream接口是属于AXI总线协议的一种接口，适用于高速数据流。此接口包含主(Master)端口与从(Slave)端口。如图2所示为数据传输总线的结构框图。当数据传输总线为具有AXI-Stream接口的数据传输总线时，AXI从端口转换模块可为S_AXIS转换模块29。

详细举例说明，当数据传输总线为具有AXI-Stream接口的数据传输总线时，AXI从端口转换模块可为S_AXIS转换模块29，则AXI从端口转换模块包含valid信号和ready信号，只有当AXI主端口转换模块的valid信号和ready信号同时为1时，AXI从端口转换模块才能进行数据传输。第二数据缓存器(RX FIFO)包括第二上升沿FIFO数据缓存器27，即RX RISEFIFO和第二下降沿FIFO数据缓存器28，即RX FALL FIFO，写入第二信号数据。上述步骤210至步骤230的数据传输总线在接收用户端数据过程的具体实现方式包括：第二数据缓存器(RX FIFO)数据传输过程和S_AXIS转换模块数据传输过程。

如图6所示，第二数据缓存器(RX FIFO)数据传输过程包括步骤601至步骤606：

步骤601、将第二数据缓存器(RX FIFO)写使能信号(wr_en)清0，关闭第二资源转换模块IDDR；

具体的，通过将第二数据缓存器(RX FIFO)写使能信号清0以及关闭第二资源转换模块IDDR，实现对第二数据缓存器(RX FIFO)和第二资源转换模块IDDR初始化。

步骤602、判断第二数据缓存器(RX FIFO)的剩余容量是否支持下一次AXI传输；若否，则执行步骤601；若是，则执行步骤603；

具体的，判断第二数据缓存器(RX FIFO)的剩余容量是否支持下次AXI传输的方法可为第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，实现确定数据传输总线内第二数据缓存器内剩余数据容量能够完整接收一次总线传输数据量，避免传输的数据丢失。

步骤603、使能第二资源转换模块(IDDR)，开启双向单端I/O缓冲器(IOBUF)，接收数据；

具体的，当第二数据缓存器(RX FIFO)的剩余容量支持下一次AXI传输时，通过使能第二资源转换模块(IDDR)以及开启双向单端I/O缓冲器(IOBUF)，使得IDDR和IOBUF能够传输数据，为IDDR和IOBUF接收外部设备发送的第二信号数据并发送给第二数据缓存器做准备。

步骤604、将第二数据缓存器(RX FIFO)中RX RISE FIFO与RX FALL FIFO的写使能信号(wr_en)设置为1；

具体的，通过写使能信号(wr_en)置1使得第二资源转换模块(IDDR)接收到的第二信号数据能在随路时钟的上升沿写入RX RISE FIFO与RX FALL FIFO。

步骤605、判断是否数据输出完成；若是，则执行步骤606；若否，则执行步骤602；

步骤606、将第二数据缓存器(RX FIFO)的写使能信号(wr_en)清0，关闭第二资源转换模块(IDDR)和双向单端I/O缓冲器IOBUF。

具体的，当判断数据输出完成时，通过将第二数据缓存器(RX FIFO)的写使能信号(wr_en)清0，关闭第二数据缓存器的数据写入功能。

如图7所示，S_AXIS转换模块数据传输过程包括步骤701至步骤708：

步骤701、将第二数据缓存器(RX FIFO)的读使能信号rd_en清0；

具体的，通过将第一数据缓存器(TX FIFO)的读使能信号rd_en清0，实现对读使能信号初始化。

步骤702、判断S_AXIS转换模块的ready信号是否为1；若否，则执行步骤701；若是，则执行步骤703；

具体的，当传输双倍速率信号的装置正在驱动一次有效传输时，会将S_AXIS转换模块的ready信号设置为1，表示在当前周期能够进行一次数据传输。

步骤703、判断RX FIFO中数据量之和是否满足AXI传输所需数据量；若否，则执行步骤702；若是，则执行步骤704；

具体的，判断RX FIFO中数据量之和是否满足AXI传输所需数据量，可通过判断第二数据缓存器的RX RISE FIFO与RX FALL FIFO缓存的数据量之和是否满足预设总线传输数据量阈值实现。

步骤704、将S_AXIS转换模块的valid信号设置为1；

具体的，当传输双倍速率信号的装置正在驱动一次有效传输时，会将S_AXIS转换模块的valid信号设置为1，从而告知AXI数据传输总线本次数据传输有效。若判断valid信号和ready信号均为1，表示握手，此时S_AXIS转换模块能够进行数据传输，传输第二信号数据。

步骤705、将第二数据缓存器(RX FIFO)中第二上升沿数据缓存器(RX RISE FIFO)的读使能信号(rd_en)赋值给第二下降沿数据缓存器(RX FALL FIFO)的读使能信号(rd_en)并取反。

具体的，通过将第二数据缓存器(RX FIFO)中第二上升沿数据缓存器(RX RISEFIFO)的读使能信号(rd_en)赋值给第二下降沿数据缓存器(RX FALL FIFO)的读使能信号(rd_en)并取反，确保RX RISE FIFO的读使能信号与RX FALL FIFO的读使能信号反相同步。

步骤706、设置第二上升沿数据缓存器(RX RISE FIFO)的读使能信号(rd_en)为1，数据赋值给S_AXIS data；RX FALL FIFO同上。

具体的，通过将RX RISE FIFO与RX FALL FIFO的读使能信号设置为1，使得S_AXIS转换模块读取RX RISE FIFO与RX FALL FIFO中缓存的所有第二信号数据。

步骤707、判断SLAVE AXI传输是否完成；若是，则执行步骤708；若否，则执行步骤703。

步骤708、将S_AXIS转换模块的valid信号清0。

实施例三

如图8所示的是本发明实施例三提供的传输双倍速率信号的装置。在实施例一的基础上，本发明实施例还提供了一种传输双倍速率信号的装置8，该装置包括：

第一数据接收模块801，用于若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；

第一数据写入模块802，用于通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；

第一数据读取模块803，用于若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。本发明实施例提供的一种传输双倍速率信号的装置，

在一个实施示例中，所述装置还包括：

第二数据接收模块，用于若所述第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制所述第二资源转换模块接收从所述用户端发送的第二信号数据；

第二数据写入模块，用于通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

第二数据读取模块，用于若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制所述AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

应当理解的是，图8示出的传输双倍速率信号的装置的结构框图中，各单元用于执行图1对应的实施例中的各步骤，而对于图1对应的实施例中的各步骤已在上述实施例中进行详细解释，具体请参阅图1以及图1所对应的实施例中的相关描述，此处不再赘述。

实施例四

图9是本发明实施例四提供的数据通信系统的结构示意图。所述系统包括：内存控制器91、处理器92、数据传输总线93以及用户端94；所述内存控制器91通过所述数据传输总线93与所述用户端94通信连接；

所述处理器92执行实施例一或实施例二所述传输双倍速率信号的方法的步骤。具体的，该处理器可为可拓展处理器平台的ARM处理器。

在一个实施示例中，所述数据传输总线93还包括直接存储器访问模块(AXI_DMA)；所述处理器92通过所述直接存储器访问模块(DMA)控制所述数据传输总线93。可选的，该数据传输总线93可为AXIS转DDR模块。当需从内存中调取数据以及写入数据时，需要内存控制器91对内存中的数据进行读取和写入，内存控制器91中可包括内存和内存控制器控制器。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本发明所提供的实施例中，应该理解到，所揭露的装置/终端设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/终端设备实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括电载波信号和电信信号。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (8)

1.一种传输双倍速率信号的方法，其特征在于，所述方法应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；所述方法包括：

若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；

通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；

若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端；

所述第一数据缓存器包括第一上升沿FIFO数据缓存器和第一下降沿FIFO数据缓存器；

在数据传输总线的主频时钟的上升沿均进行数据写入，通过数据传输总线在主频时钟的第一周期的上升沿向所述第一上升沿FIFO数据缓存器写入所述第一信号数据；

通过数据传输总线在主频时钟的第二周期的上升沿向所述第一下降沿FIFO数据缓存器写入所述第一信号数据。

2.如权利要求1所述的传输双倍速率信号的方法，其特征在于，所述数据传输总线还包括：AXI从端口转换模块、第二数据缓存器和用于将双沿数据转单沿数据的第二资源转换模块；

若所述第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制所述第二资源转换模块接收从所述用户端发送的第二信号数据；

通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制所述AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

3.如权利要求2所述的传输双倍速率信号的方法，其特征在于，所述第二数据缓存器包括第二上升沿FIFO数据缓存器和第二下降沿FIFO数据缓存器；

通过数据传输总线同时向所述第二上升沿FIFO数据缓存器和所述第二下降沿FIFO数据缓存器写入所述第二信号数据。

4.如权利要求2所述的传输双倍速率信号的方法，其特征在于，所述数据传输总线还包括：双向单端I/O缓冲器；

所述第一资源转换模块与所述第二资源转换模块均通过所述双向单端I/O缓冲器与所述用户端通信连接。

5.如权利要求1至4任一项所述的传输双倍速率信号的方法，其特征在于，所述数据传输总线为具有AXI-Stream接口的数据传输总线。

6.一种传输双倍速率信号的装置，其特征在于，包括：

第一数据接收模块，用于若第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制AXI主端口转换模块接收内存控制器发送的第一信号数据；

第一数据写入模块，用于通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；

第一数据读取模块，用于若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端；

所述装置还包括：

第二数据接收模块，用于若第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制第二资源转换模块接收从所述用户端发送的第二信号数据；

第二数据写入模块，用于在数据传输总线的主频时钟的上升沿均进行数据写入，通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

第二数据读取模块，用于若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。

7.一种数据通信系统，其特征在于，所述系统包括：内存控制器、处理器、数据传输总线以及用户端；所述内存控制器与内存连接，所述内存控制器通过所述数据传输总线与所述用户端通信连接；

所述处理器执行如权利要求1至5任一项所述传输双倍速率信号的方法的步骤。

8.如权利要求7所述的数据通信系统，其特征在于，所述数据传输总线还包括直接存储器访问模块；

所述处理器通过所述直接存储器访问模块控制所述数据传输总线。