CN101034384A - 一种能同时进行读写操作的dma控制器及传输方法 - Google Patents
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Abstract
本发明公开了一种能同时进行读写操作的DMA控制器及传输方法，适用于具备两个或两个以上总线的系统；DMA控制器包括DMA控制模块，至少两个总线接口、读/写控制寄存器和同时读写使能状态寄存器。方法包括：a、确定进行读/写操作的总线接口；b、探询所述进行读/写数据的总线接口是否都能进行传输，如果读/写数据的总线接口均能进行传输，则进行c；否则继续b；c从所述读数据的总线接口上读取数据放入FIFO中，同时将FIFO中的数据通过所述写数据的总线接口送入总线。采用了本发明的技术方案后，DMA控制器能够同时进行读操作和写操作，提高了DMA传输效率；在采用优化方案后，还能进一步提高总线利用率和内存效率。
Description
技术领域
本发明涉及DMA(Direct Memory Access Control，直接内存访问)传输，具体涉及一种能同时进行读写操作的DMA控制器及传输方法。
背景技术
在含有中央处理器(CPU)的嵌入式系统中，为了提高内存和CPU使用效率，在大量内存数据有规律的操作时，通常采用直接内存访问(DirectMemory Access Control，DMA)的方式对数据进行操作。而DMA的操作是通过DMA控制器(DMA Controller，DMAC)来实现的。对于总线系统而言，DMA控制器既是总线的从设备，又与CPU一样是总线的主设备(Master)。
现有的DMA控制器与CPU共同作为总线的主设备。如图1所示，当有输入设备需要进行DMA传输时，其通过DMA请求触发器向DMA控制器发出请求。在此之前CPU已经将地址等控制信息配给DMA控制器内的地址寄存器中。当DMA控制器接到DMA传输请求时，其向CPU发起总线占用请求。CPU通常在执行完当前的指令后将总线控制权交给DMA控制器。此时DMA控制器的控制、状态寄存器发生变化，表明已获得总线控制权，并且发起一次DMA传输。通常DMA传输是从外设的数据缓冲区取数放到总线上的存储器中。在传输的过程中，计数器不断计数，直到计数器的记到传输长度时停止计数并改变控制、状态寄存器的内容。DMA控制器此时向CPU归还总线控制权。
在现有技术中，DMA控制器不能同时进行读操作和写操作，在进行DMA传输时需要先将数据从源设备读进DMA控制器的缓存中，然后再写进目的设备，因此传输效率比较低。而且在现有的DMA传输中，如果外设比如UART(Universal Asynchronous Receiver/Transmitter通用异步收发器)等仅有字节类型的缓存，则DMA控制器仅用总线的低8位进行传输，DMA控制器与外设间的数据传输如图2、3所示，降低了总线的利用率，并且也导致DMA传输效率低。
另外，在现有技术中，外设发起的DMA传输通常是从外设的缓存中取数据放到总线上的存储器中；比如当有外设需要进行DMA传输时，当其缓存装满数据后，其通过DMA请求触发器向DMA控制器发起DMA传输请求。在此之前CPU已经将地址等控制信息配给DMA控制器内的地址寄存器中，当DMA控制器接到DMA传输请求时，其向CPU发起总线占用请求。CPU通常在执行完当前指令后将总线控制权交给DMA控制器。此时DMA控制器的控制、状态寄存器发生变化，表明已获得总线控制权，开始进行DMA传输。传输中用一个计数器对传输的数据量进行计数，当计数达到外设缓存空间大小时，DMA控制器向CPU归还总线控制权，完成本次DMA传输；即一次DMA传输只能完成一次外设的DMA传输请求。当外设再次需要进行DMA传输时，就再发起一次DMA传输。虽然内存中缓存空间相对而言较大，但每次还是只能传输相当于外设缓存空间大小的数据量，不能充分利用内存中缓存的空间。由于每次DMA传输的数据量受到外设缓存空间大小的限制，所以在传输大量数据时，往往需要发起多次DMA传输，而每次DMA传输都必须等待CPU将总线控制权交给DMA控制器，因此传输效率低。另外，每进行一次DMA传输，就会对内存进行一次访问。而内存的效率由被访问次数决定，访问得越频繁，内存效率越低，而系统效率又与内存效率直接相关，这样的工作方式在某种程度上降低了系统的工作效率。
发明内容
针对以上不足，本发明要解决的技术问题是提供一种能同时进行读写操作的DMA控制器，可提高DMA传输效率，适用于具备两个或两个以上总线的系统，包括DMA控制模块，用于控制DMA传输；其特征在于：还包括至少两个总线接口、读/写控制寄存器和同时读写使能状态寄存器；
所述同时读写使能状态寄存器，用于存放表示同时读写使能状态的数值，包括“要同时读写”的值，和“不要同时读写”的值；
所述读/写控制寄存器，用于存放进行读/写数据的总线接口；
所述DMA控制模块当所述读写使能状态寄存器的值为“要同时读写数据”时，判断所述读/写控制寄存器所指示的进行读/写数据的总线接口是否都能进行传输；如果能，则从所述读数据的总线接口上读取数据，同时通过所述写数据的总线接口将所读取的数据送入总线。
进一步的，所述的DMA控制器还包括一个先进先出寄存器FIFO；
所述DMA控制模块从所述读数据的总线接口上读取数据后将其放入FIFO中；同时通过所述写数据的总线接将FIFO中的数据送入总线。
进一步的，所述DMA控制模块判断所述读/写数据的总线接口是否都能进行传输是指：
对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将要传输的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储数据的空间。
进一步的，DMA控制模块监控FIFO中剩余空间的情况，当其剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当其剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。
进一步的，所述的DMA控制器包括多个通道；各通道每次传输的数据量对应于所连接的总线接口；将每次传输的数据量为32字节的通道称为标准通道；将每次传输的数据量不到32字节的通道称为非标准通道；各通道分别通过不同的总线接口连接在不同硬件上。
进一步的，所述DMA控制模块在进行非标准通道和标准通道之间的DMA传输时，启动所述数据拼拆模块对在非标准通道进行DMA传输的数据在所述FIFO中进行拼接或拆分，使每次读、写操作的数据量分别与源、目的硬件的缓存类型一致；并且，当接收到数据拼拆模块的拼接完毕消息时，将FIFO中拼接好的数据发送给目的硬件；当接收到数据拼拆模块的拆分完毕消息时，从源硬件中读取数据放入FIFO；当接收到数据拼拆模块的可发送消息时，将FIFO中拆好的数据块发送给目的硬件；
所述数据拼拆模块当源硬件的缓存类型比目的地址的小时，将从源硬件到达FIFO的数据进行拼接，当到达FIFO的数据量达到目的硬件的缓存类型大小时发给DMA控制模块拼接完毕消息；当源硬件的缓存类型比目的硬件的大时，所述数据拼拆模块从到达FIFO的数据里拆分出符合目的硬件缓存类型大小的数据块，每拆一次发给DMA控制模块一个可发送消息；当发送的数据量达到源硬件的缓存类型大小后发给DMA控制模块拆分完毕消息。
进一步地，所述数据拼拆模块还包括一个计数器，用于在拼接时对到达FIFO的数据量或FIFO接收数据的次数进行计数；在拆分时对从FIFO发送的数据量或FIFO发送数据的次数进行计数。
进一步地，所述DMA控制模块当外设与DMA控制器间传输的字节数达到外设缓存空间大小时，给外设完成本次外设与DMA控制器间的DMA传输请求的信号；当DMA控制器与内存间传输的字节数达到内存缓存空间大小时，向CPU发出通道完成传输中断请求。
进一步地，所述的DMA控制器还包括：
外设缓存大小寄存器，用于存放外设的缓存空间大小的数值；
内存缓存大小寄存器，用于存放内存中缓存空间大小的数值；
第一计数器，用于在一次外设与DMA控制器间的DMA传输中对外设与DMA控制器间传输的字节数进行计数；
第二计数器，用于在一次DMA传输中对DMA控制器与内存间传输的字节数进行计数；
所述DMA控制模块通过判断第一计数器的计数值是否小于外设缓存大小寄存器中的数值，来判断外设与DMA控制器间传输的字节数是否达到外设缓存空间的大小；通过比较第二计数器的计数值是否小于内存缓存大小寄存器中的数值，来判断DMA控制器与内存间传输的字节数是否达到内存缓存空间的大小。
本发明要解决的又一技术问题是提供一种同时进行读写的DMA传输方法，适用于具备两个或两个以上总线的系统，可提高DMA传输效率，包括：
(a)要同时进行读写的DMA传输时，确定进行读/写操作的总线接口；
(b)探询所述进行读/写数据的总线接口是否都能进行传输，如果读/写数据的总线接口均能进行传输，则进行步骤(c)；否则继续步骤(b)；
(c)从所述读数据的总线接口上读取数据放入FIFO中，同时将FIFO中的数据通过所述写数据的总线接口送入总线。
进一步地，所述步骤(b)中，探询所述进行读/写数据的总线接口是否都能进行传输的方法为：
对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将大于或等于一次读操作数据量的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储一次写操作数据量的数据的空间。
进一步地，所述步骤(c)中，当FIFO的剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当FIFO的剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。
采用了本发明的技术方案后，对于具备两个或两个以上总线的系统，DMA控制器能够同时进行读操作和写操作，提高了DMA传输效率；在采用优化方案后，还能进一步提高总线利用率和内存效率。
附图说明
图1是现有技术中DMA控制器的工作原理示意图；
图2是现有技术中DMA控制器接收数据的示意图；
图3是现有技术中DMA控制器发送数据的示意图；
图4是本发明的DMA控制器的具体实施示意图；
图5是本发明的DMA控制器接收数据并进行拼接的示意图；
图6是本发明的DMA控制器拆分并发送数据的示意图。
具体实施方式
下面将对本发明的技术方案进行更详细的说明。
本发明提供了一种能同时进行读/写操作的DMA控制器，如图4所示，适用于具备两个或两个以上总线的系统，包括DMA控制模块、至少两个总线接口、至少两个通道、数据拼拆模块、FIFO(First In First Out先进先出寄存器)、寄存器组及第一、第二计数器。
在本发明的DMA控制器中，不同的硬件根据自身缓存类型的大小与相应容量(或大小)的总线接口相连，而各通道根据所连接的总线接口容量的不同，每次传输的数据量不一样，有的每次能传输32字节，比如与用于和内存交换数据的总线接口相连的通道，称为标准通道；有的每次只能传输8个字节，比如与用于和UART(Universal Asynchronous Receiver/Transmitter通用异步收发器)交换数据的总线接口相连的通道，称为非标准通道。因此，不同硬件各自对应于不同的通道，或者说DMA控制器中各通道分别通过不同的总线接口连接在不同硬件上。
所述寄存器组包括：
同时读写使能状态寄存器，用于存放表示同时读写使能状态的数值；比如1表示要同时读写，其它数值表示不要同时读写。
读/写控制寄存器，用于指示进行读/写数据的总线接口。
外设缓存大小寄存器，用于存放外设的缓存空间大小的数值。
内存缓存大小寄存器，用于存放内存中缓存空间大小的数值。
所述计数器包括：
第一计数器，用于在一次外设与DMA控制器间的DMA传输中对外设与DMA控制器间传输的字节数进行计数；
第二计数器，用于在一次DMA传输中对DMA控制器与内存间传输的字节数进行计数。
当需要在DMA传输中同时读写时，所述同时读写使能状态寄存器被CPU配置为“要同时读写数据”的值，同时所述读/写控制寄存器也由CPU进行配置，指示要进行读/写数据的总线接口。
DMA控制模块当所述读写使能状态寄存器的值为“要同时读写数据”时，判断所述读/写控制寄存器所指示的读/写数据的总线接口是否都能进行传输，具体为：对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将大于或等于一次读操作数据量的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储一次写操作数据量的数据的空间。
如果读/写数据的总线接口均能进行传输，则从所述读数据的总线接口上读取数据放入FIFO中，同时将FIFO中的数据通过所述写数据的总线接口送入总线，即写数据。
该DMA控制器可以同时读写，因此既支持存储器到外设和外设到存储器的传输，又能支持存储器间的DMA传输，甚至还可以实现外设间的DMA传输，实现了DMA控制器的灵活应用；而且此时需要的FIFO容量比较小。
当所述读写使能状态寄存器的值为“不要同时读写数据”时，可以同现有技术一样进行处理。
所述FIFO用于匹配读操作和写操作的传输速率。这里所述的匹配是指：DMA控制模块监控FIFO中剩余空间的情况，当其剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当其剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。比如是从一个容量为32字节的总线接口读数据，当FIFO中剩余空间小于32字节时，就暂停读数据；等到进行写操作后，FIFO的空间又等于或大于32字节时再开始读数据。
因此所述匹配不仅包括当读/写速度不一样——即读/写总线接口大小不一样时的匹配，也包括读/写期间源数据未准备好或目的存储空间不足时对读/写操作的匹配。
所述DMA控制模块在进行非标准通道和标准通道之间的DMA传输时，启动所述数据拼拆模块对在非标准通道进行DMA传输的数据在所述FIFO中进行拼接或拆分，使每次读、写操作的数据量分别与源、目的硬件的缓存类型一致；并且，当接收到数据拼拆模块的拼接完毕消息时，将FIFO中拼接好的数据发送给目的硬件；当接收到数据拼拆模块的拆分完毕消息时，从源硬件中读取数据放入FIFO；当接收到数据拼拆模块的可发送消息时，将FIFO中拆好的数据块发送给目的硬件。
当目的硬件为内存时，说明源硬件的缓存类型比目的地址的小，此时所述数据拼拆模块将从源硬件到达FIFO的数据进行拼接，当到达FIFO的数据量达到目的硬件的缓存类型大小时发给DMA控制模块拼接完毕消息；当源硬件为内存时，说明源硬件的缓存类型比目的硬件的大，所述数据拼拆模块从到达FIFO的数据里拆分出符合目的硬件缓存类型大小的数据块，每拆一次发给DMA控制模块一个可发送消息；当发送的数据量达到源硬件的缓存类型大小后发给DMA控制模块拆分完毕消息。
所述数据拼拆模块还可以包括一个计数器，用于在拼接时对到达FIFO的数据量或FIFO接收数据的次数进行计数；在拆分时对从FIFO发送的数据量或FIFO发送数据的次数进行计数。
比如UART之类的外设的缓存类型仅有字节类型，原先DMA控制器每次只能用总线中的低8位传输数据。而在本发明中，从外设取数据时，如图5所示，DMA控制器从外设缓存中以字节形式读取数据到FIFO中，每读取一次就计数一次，当计数达到32字节或4次时，发给DMA控制模块拼接完毕消息，DMA控制模块将FIFO中的数据以字的形式写入内存；而向外设发送数据时，如图6所示，DMA控制器从内存中以字的形式读取数据到FIFO中，然后从FIFO中以字节的形式将数据发送给硬件，每发送一次就计数一次，当计数达到32字节或4次时，发给DMA控制模块拆分完毕消息；DMA控制模块再去内存里读下面32字节的数据。
所述DMA控制模块还在进行DMA传输期间，控制所述第一、第二计数器进行计数；并通过判断第一计数器的计数值是否小于外设缓存大小寄存器中的数值，来判断外设与DMA控制器间传输的字节数是否达到外设缓存空间的大小，达到时给外设完成本次外设与DMA控制器间的DMA传输请求的信号；还用于通过比较第二计数器的计数值是否小于内存缓存大小寄存器中的数值，来判断DMA控制器与内存间传输的字节数是否达到内存缓存空间的大小，达到时向CPU发出通道完成传输中断请求。
本发明还提供了一种在上述DMA控制器中同时进行读写的DMA传输方法，包括：
(a)CPU配置同时读写使能状态寄存器为“要同时读写”的值，通知所述DMA控制模块需要进行同时读写的DMA传输；CPU同时将要进行读/写操作的总线接口存放进读/写控制寄存器。
(b)所述DMA控制模块根据所述读/写控制寄存器中的值找到相应的读/写操作的总线接口。
(c)所述DMA控制模块探询所述进行读/写数据的总线接口是否都能进行传输，具体为：对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将大于或等于一次读操作数据量的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储一次写操作数据量的数据的空间。
如果读/写数据的总线接口均能进行传输，则进行步骤(d)；否则继续步骤(c)，即继续探询。
(d)所述DMA控制模块从所述读数据的总线接口上读取数据放入FIFO中，同时将FIFO中的数据通过所述写数据的总线接口送入总线，即写数据。在此过程中，DMA控制模块监控FIFO中剩余空间的情况，当其剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当其剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。
Claims (12)
1、一种能同时进行读写操作的直接内存访问DMA控制器，适用于具备两个或两个以上总线的系统，包括DMA控制模块，用于控制DMA传输；其特征在于：还包括至少两个总线接口、读/写控制寄存器和同时读写使能状态寄存器；
所述同时读写使能状态寄存器，用于存放表示同时读写使能状态的数值，包括“要同时读写”的值，和“不要同时读写”的值；
所述读/写控制寄存器，用于存放进行读/写数据的总线接口；
所述DMA控制模块当所述读写使能状态寄存器的值为“要同时读写数据”时，判断所述读/写控制寄存器所指示的进行读/写数据的总线接口是否都能进行传输；如果能，则从所述读数据的总线接口上读取数据，同时通过所述写数据的总线接口将所读取的数据送入总线。
2、如权利要求1所述的DMA控制器，其特征在于：还包括一个先进先出寄存器FIFO；
所述DMA控制模块从所述读数据的总线接口上读取数据后将其放入FIFO中；同时通过所述写数据的总线接将FIFO中的数据送入总线。
3、如权利要求1所述的DMA控制器，其特征在于：所述DMA控制模块判断所述读/写数据的总线接口是否都能进行传输是指：
对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将要传输的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储数据的空间。
4、如权利要求2所述的DMA控制器，其特征在于：DMA控制模块监控FIFO中剩余空间的情况，当其剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当其剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。
5、如权利要求2所述的DMA控制器，其特征在于：包括多个通道；各通道每次传输的数据量对应于所连接的总线接口；将每次传输的数据量为32字节的通道称为标准通道；将每次传输的数据量不到32字节的通道称为非标准通道；各通道分别通过不同的总线接口连接在不同硬件上。
6、如权利要求5所述的DMA控制器，其特征在于：
所述DMA控制模块在进行非标准通道和标准通道之间的DMA传输时，启动所述数据拼拆模块对在非标准通道进行DMA传输的数据在所述FIFO中进行拼接或拆分，使每次读、写操作的数据量分别与源、目的硬件的缓存类型一致；并且，当接收到数据拼拆模块的拼接完毕消息时，将FIFO中拼接好的数据发送给目的硬件；当接收到数据拼拆模块的拆分完毕消息时，从源硬件中读取数据放入FIFO；当接收到数据拼拆模块的可发送消息时，将FIFO中拆好的数据块发送给目的硬件；
所述数据拼拆模块当源硬件的缓存类型比目的地址的小时，将从源硬件到达FIFO的数据进行拼接，当到达FIFO的数据量达到目的硬件的缓存类型大小时发给DMA控制模块拼接完毕消息；当源硬件的缓存类型比目的硬件的大时，所述数据拼拆模块从到达FIFO的数据里拆分出符合目的硬件缓存类型大小的数据块，每拆一次发给DMA控制模块一个可发送消息；当发送的数据量达到源硬件的缓存类型大小后发给DMA控制模块拆分完毕消息。
7、如权利要求6所述的DMA控制器，其特征在于：所述数据拼拆模块还包括一个计数器，用于在拼接时对到达FIFO的数据量或FIFO接收数据的次数进行计数；在拆分时对从FIFO发送的数据量或FIFO发送数据的次数进行计数。
8、如权利要求1所述的DMA控制器，其特征在于：所述DMA控制模块当外设与DMA控制器间传输的字节数达到外设缓存空间大小时，给外设完成本次外设与DMA控制器间的DMA传输请求的信号；当DMA控制器与内存间传输的字节数达到内存缓存空间大小时，向CPU发出通道完成传输中断请求。
9、如权利要求8所述的DMA控制器，其特征在于，还包括：
外设缓存大小寄存器，用于存放外设的缓存空间大小的数值；
内存缓存大小寄存器，用于存放内存中缓存空间大小的数值；
第一计数器，用于在一次外设与DMA控制器间的DMA传输中对外设与DMA控制器间传输的字节数进行计数；
第二计数器，用于在一次DMA传输中对DMA控制器与内存间传输的字节数进行计数；
所述DMA控制模块通过判断第一计数器的计数值是否小于外设缓存大小寄存器中的数值，来判断外设与DMA控制器间传输的字节数是否达到外设缓存空间的大小；通过比较第二计数器的计数值是否小于内存缓存大小寄存器中的数值，来判断DMA控制器与内存间传输的字节数是否达到内存缓存空间的大小。
10、一种同时进行读写的DMA传输方法，适用于具备两个或两个以上总线的系统，包括：
(a)要同时进行读写的DMA传输时，确定进行读/写操作的总线接口；
(b)探询所述进行读/写数据的总线接口是否都能进行传输，如果读/写数据的总线接口均能进行传输，则进行步骤(c)；否则继续步骤(b)；
(c)从所述读数据的总线接口上读取数据放入FIFO中，同时将FIFO中的数据通过所述写数据的总线接口送入总线。
11、如权利要求10所述的方法，其特征在于，所述步骤(b)中，探询所述进行读/写数据的总线接口是否都能进行传输的方法为：
对于读数据的总线接口，判断其是否空闲，以及与其连接的源硬件是否已将大于或等于一次读操作数据量的数据准备好；对于写数据的总线接口，要判断其是否空闲，以及与其连接的目的硬件是否有存储一次写操作数据量的数据的空间。
12、如权利要求10所述的方法，其特征在于，所述步骤(c)中，当FIFO的剩余空间大于或等于一次读操作读取的数据量时，从所述读数据的总线接口读取数据；当FIFO的剩余空间小于一次读操作读取的数据量时，暂停从所述读数据的总线接口读取数据，直到FIFO剩余空间大小够存放一次读取的数据量。
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