CN117149675A - 接口转换电路、方法、集成芯片、电子设备及存储介质 - Google Patents
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Abstract
本发明提供一种接口转换电路、方法、集成芯片、电子设备及存储介质，应用于数据传输技术领域，包括：接口控制器件，用于通过预设波特率，确定目标周期计数条件，并在计数器的值满足目标周期计数条件时，周期性获取主机端发送的目标数据；第一先进先出器件用于获取目标数据中的指令数据，其中，指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；高级微控制器总线架构直接内存访问器件，用于根据开始地址范围信息，确定目标总线，并通过目标总线，执行指令数据对应的读操作或写操作。本发明提高了数据传输的效率。
Description
技术领域
本发明涉及数据传输技术领域，尤其涉及一种接口转换电路、方法、集成芯片、电子设备及存储介质。
背景技术
通用异步收发器（Universal Asynchronous Receiver/Transmitter，简称UART）作为常用接口，在大部分的现场可编程门阵列（Field Programmable Gate Array，简称FPGA）板卡上均有设置。然而，在相关技术中，利用UART接口传输时，仍存在数据传输效率较低的问题。
因此，现在亟需一种接口转换电路、方法、集成芯片、电子设备及存储介质来解决上述问题。
发明内容
针对现有技术存在的问题，本发明提供一种接口转换电路、方法、集成芯片、电子设备及存储介质。
本发明提供一种接口转换电路，包括接口控制器件、第一先进先出器件和高级微控制器总线架构直接内存访问器件，其中：
所述接口控制器件，用于通过预设波特率，确定目标周期计数条件，并在计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；
所述第一先进先出器件用于获取所述目标数据中的指令数据，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
所述高级微控制器总线架构直接内存访问器件，用于根据所述开始地址范围信息，确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
根据本发明提供的一种接口转换电路，所述第一先进先出器件包括指令写入子器件和数据缓存子器件，所述第一先进先出器件用于将所述目标数据中的指令数据写入所述指令写入子器件，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述数据缓存子器件。
根据本发明提供的一种接口转换电路，所述接口控制器件包括波特率配置子器件和计数器子器件，其中：
所述波特率配置子器件，用于根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
所述计数器子器件，用于在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
根据本发明提供的一种接口转换电路，所述波特率配置子器件还用于根据接收到的波特率调整参数，对所述预设波特率的数值进行调整，并根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
根据本发明提供的一种接口转换电路，所述高级微控制器总线架构直接内存访问器件还包括内核子器件，所述内核子器件是由多种总线模式对应的直接内存访问引擎构成的，所述高级微控制器总线架构直接内存访问器件中构建有各个所述总线模式对应的直接内存访问引擎与所述开始地址范围信息之间的映射关系。
根据本发明提供的一种接口转换电路，所述接口转换电路还包括调试器件，所述调试器件用于将接收到的调试指令转换为调试数据描述符，并将所述调试数据描述符和所述调试指令对应的调试数据存储至所述内核子器件。
根据本发明提供的一种接口转换电路，所述高级微控制器总线架构直接内存访问器件还包括直接内存访问控制子器件，其中：
所述直接内存访问控制子器件，用于在确定所述指令数据为所述写指令时，将所述指令写入子器件中的所述写指令转换为第一直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第一直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎进行数据写入操作；
所述直接内存访问控制子器件，还用于在确定所述指令数据为读指令时，将所述指令写入子器件中的读指令转换为第二直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第二直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎执行数据读操作。
根据本发明提供的一种接口转换电路，所述直接内存访问控制子器件，还用于在确定所述指令数据为所述写指令时，将所述写指令对应的写数据的数据位宽转换为进行所述高级微控制器总线架构直接内存访问器件对应的数据位宽，得到转换后的写数据。
根据本发明提供的一种接口转换电路，所述接口转换电路还包括第二先进先出器件，用于所述指令数据为读指令时，获取由所述直接内存访问控制子器件通过对应的所述直接内存访问引擎读取得到读数据。
根据本发明提供的一种接口转换电路，所述多种总线模式至少包括高级高性能总线模式、高级外设总线模式和高级可扩展接口总线模式。
本发明还提供一种基于上述接口转换电路的接口转换方法，包括：
根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；
将所述目标数据中的指令数据写入第一先进先出器件中，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
根据所述开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
本发明提供的一种接口转换方法，所述将所述目标数据中的指令数据写入第一先进先出器件中，包括：
将所述目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述第一先进先出器件中的数据缓存子器件。
根据本发明提供的一种接口转换方法，所述根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据，包括：
根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
根据本发明提供的一种接口转换方法，所述方法还包括：
接收第一输入，所述第一输入包括对所述预设波特率进行调整的操作；
响应于所述第一输入，生成对应的波特率调整参数，并根据所述波特率调整参数对所述预设波特率的数值进行调整，以根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
本发明还提供一种集成芯片，包括具有上述接口转换电路的通用异步收发器。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述接口转换方法。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述接口转换方法。
本发明提供的接口转换电路、方法、集成芯片、电子设备及存储介质，通过预设波特率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足目标周期计数条件时，周期性获取主机端发送的目标数据，进而将目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定指令数据为写指令时，将写指令对应的写数据缓存到第一先进先出器件中的数据缓存子器件，最后再根据指令数据中的开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，从而通过目标总线执行指令数据对应的读操作或写操作，提高了数据传输的效率。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图进行简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的接口转换电路的结构示意图；
图2为本发明提供的基于通用异步收发器的接口转换电路的整体框架示意图；
图3为本发明提供的接口控制器件的数据采集周期的示意图；
图4为本发明提供的接口转换方法的流程示意图；
图5为本发明提供的基于接口转换电路的集成芯片架构示意图；
图6为本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
UART作为一种常用的串行通信接口，在大部分的FPGA板卡中均有设置。但在实际项目中发现，暂时没有UART到高级微控制器总线架构（Advanced Microcontroller BusArchitecture，简称AMBA）主设备（Master）转换功能，而相关技术中，Xilinx提供的只有高级可扩展接口（Advanced eXtensible Interface，简称AXI）从设备（Slave）到UART的转换功能，并且存在如下缺点：1、只能作为AXI-Slave，以从设备实现转换功能使用；2、波特率设置受限，只能通过图形用户界面（Graphical User Interface，简称GUI）选择有限的波特率，即只能在固定的几种波特率中进行选取；3、目前UART接口没有突发脉冲（Burst）功能，每次只能传输一对地址和数据，存在传输效率低下的问题；4、没有通用性，不能应用于其他型号的FPGA；5、调试功能（Debug）仍由第三方逻辑实现，包括JTAG接口（JointTestActionGroup）及片内静态随机存取存储器（Static Random-Access Memory，简称SRAM）。
针对目前相关技术中存在的问题，本发明提供了一种UART到AMBA-Master的硬件接口转换电路，使得主机端可以作为主设备，通过UART接口访问FPGA板卡内所有挂载到AMBA总线上的资源,同时，可根据读写指令中的开始地址范围来区别不同的输出总线模式，从而支持多种总线形式的转换，并兼任各种平台，如Xilinx、Intel。
图1为本发明提供的接口转换电路的结构示意图，如图1所示，本发明提供了一种接口转换电路，应用于通用异步收发器，包括接口控制器件101、第一先进先出器件102和高级微控制器总线架构直接内存访问器件103，其中：
所述接口控制器件101，用于通过预设波特率，确定目标周期计数条件，并在计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；
所述第一先进先出器件102用于获取所述目标数据中的指令数据，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
所述高级微控制器总线架构直接内存访问器件103，用于根据所述开始地址范围信息，确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
图2为本发明提供的基于通用异步收发器的接口转换电路的整体框架示意图，接口转换电路（本发明将其命名为UART2AMBA）的具体结构可参考图2所示，在本发明中，接口控制器件（UART Parse）101对UART接口进行控制（如数据传输的速率控制）、帧格式解析及帧格式封装等，UART的帧格式包括写格式和读格式，其中，写格式可参考表1所示：
表1 UART的写格式内容
读格式可参考表2所示：
表2 UART的读格式内容
读格式和写格式中各个字段的解析内容可参考表3所示：
表3 UART的帧格式中各字段的解析内容
在本发明中，可参考表1至表3所示，寻址地址空间可配置，支持8bit至64bit，数据长度可以为256byte。
进一步地，在本发明中，UART接口通过接收端对主机端发送的数据进行采集时，接口控制器件101需要对UART接口的采样过程进行控制，以实现波特率的任意配置及支持。在本发明中，预设波特率可根据实际需求进行设置，与目前相关技术中的最大区别在于，本发明不再局限在几种波特率中进行选取（如波特率9600、波特率115200等），基于任意设置的预设波特率（根据实际需求设置即可），接口控制器件101将会根据这个预设波特率，判断计数器是否满足计数条件（即目标周期计数条件），从而确定一个数据采集的稳定期，对UART接口的数据采集过程进行控制，确保接收端正确读取和解析来自UART接口的数据，以保证数据的可靠传输和正确性。
在上述实施例的基础上，所述第一先进先出器件包括指令写入子器件和数据缓存子器件，所述第一先进先出器件用于将所述目标数据中的指令数据写入所述指令写入子器件，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述数据缓存子器件。
当接口控制器件101对主机端发送的目标数据进行解析之后，确定目标数据为读/写操作，此时通过第一先进先出（First In first Out，简称FIFO）器件102（可记为RFIFO）进行相应处理。在本发明中，RFIFO由两个FIFO组成，分别为命令提示符（Command，简称CMD）FIFO（即指令写入子器件）和数据（Data）FIFO（即数据缓存子器件）组成。具体地，RFIFO将读/写指令数据写入CMD-FIFO中，当目标数据为写指令时，还需将写指令对应的写数据缓存至DATA-FIFO中，并且，RFIFO将读写指令写入CMD-FIFO，将写数据缓存到DATA-FIFO的过程中，跨越AMBA时钟域（CLK）。
进一步地，CMD-FIFO的数据格式可参考表4所示：
表4 CMD-FIFO的数据格式
其中，CMD-FIFO中的数据格式共计80bit，深度为8，端口内容可参考表5所示：
表5 CMD-FIFO的端口内容
DATA-FIFO的数据位宽为8bit，端口内容可参考表6所示：
表6 DATA-FIFO的端口内容
在本发明中，将目标数据中的指令数据与写数据（如指令数据为写指令时，存在写数据）分别发送至对应的FIFO中进行处理，从而可以同时传输地址和数据，提供了Burst读写功能，提高了总线读写效率，避免占用过多系统总线带宽。
进一步地，高级微控制器总线架构直接内存访问（Direct Memory Access，DMA）器件103（可记为AMBA-DMA），根据RFIFO中的读写指令，进行相应的AMBA总线操作，由于AMBA-DMA中已预先构建各个总线模式对应的直接内存访问引擎与开始地址范围信息之间的映射关系，因此，在本发明中，AMBA-DMA根据指令数据中的开始地址范围信息，确定待进行读/写操作的目标总线，进而使得UART接口实现不同总线模式的转换功能。最后，对于读操作获取到的数据，由接口控制器件101接收之后，通过发送端发送至主机端。
本发明提供的接口转换电路，通过预设波特率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足目标周期计数条件时，周期性获取主机端发送的目标数据，进而将目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定指令数据为写指令时，将写指令对应的写数据缓存到第一先进先出器件中的数据缓存子器件，最后再根据指令数据中的开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，从而通过目标总线执行指令数据对应的读操作或写操作，提高了数据传输的效率。
在上述实施例的基础上，所述接口控制器件包括波特率配置子器件和计数器子器件，其中：
所述波特率配置子器件，用于根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
所述计数器子器件，用于在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
图3为本发明提供的接口控制器件的数据采集周期的示意图，可参考图3所示，在本发明中，UART接口通过发送和接收数据位来实现数据通信，每个数据位之间需要有指定的时间间隔，即波特率（Baud rate），波特率由UART的控制器或波特率生成器设置，并决定了数据传输的速率。具体地，本发明根据波特率和时钟频率（FS）之间的比值作为单个bit接收的计数周期数（即目标计数周期值），这个值可以用来判断在给定的时钟频率下，每个数据位或符号所占用的时钟周期数，公式如下：
Cnt =FS/Baud rate；
当计数器==Cnt/2时（本发明将预设比例设置为0.5，以构建对应的目标周期计数条件），表示当前已经过了计数器总数一半的时钟周期，在这个时刻，UART 端口上的数据通常会稳定，并且可以被准确读取。因此，本发明通过判断计数器在每个数据采集周期的计数值是否满足目标周期计数条件，从而确定是否达到数据采集的稳定期，进而在确定达到稳定期时，进行数据采集，可保障正确无误的采集数据，实现波特率的任意配置及支持。
在上述实施例的基础上，所述波特率配置子器件还用于根据接收到的波特率调整参数，对所述预设波特率的数值进行调整，并根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
在本发明中，预设波特率可根据实际的传输效率需求进行任意设置，只需满足硬件支持的最高波特率即可任意设置；同时，预设波特率的数值也可在任何时刻进行调整，在保证数据采集过程的稳定性的同时也能提高数据传输过程的灵活性。
在上述实施例的基础上，所述高级微控制器总线架构直接内存访问器件还包括内核子器件，所述内核子器件是由多种总线模式对应的直接内存访问引擎构成的，所述高级微控制器总线架构直接内存访问器件中构建有各个所述总线模式对应的直接内存访问引擎与所述开始地址范围信息之间的映射关系。
在本发明中，内核子器件（可记为DMA-Core）是由多个总线形式的直接内存访问（DMA）引擎（驱动）构成，AMBA-DMA 根据不同的开始地址范围来决定输出的总线模式，且各个总线所在的开始地址范围可任意配置，在本发明中，可参考图2所示，开始地址范围的配置过程可由配置模块（CFG）完成，具体地，配置模块中关于开始地址范围的主要配置信息可参考表7所示：
表7 开始地址范围的配置信息
进一步地，所述多种总线模式至少包括高级高性能总线模式、高级外设总线模式和高级可扩展接口总线模式。
在本发明中，DMA-Core中设置有多种总线模式，包括高级高性能总线模式（Advanced High Performance Bus，简称AHB）、高级外设总线模式（Advanced PeripheralBus，简称APB）和高级可扩展接口总线模式（Advanced eXtensible Interface，简称AXI），其中，AXI总线模式包括AXI4-FULL总线模式（AXI）、AXI4-Lite（AXIL）总线模式和AXI4-Stream（AXI-Stream）总线模式，使得主机端可以作为主设备通过UART接口访问FPGA板卡内所有挂载到AMBA总线上的资源，同时根据不同开始地址范围来区别不同的输出总线模式，从而支持等多种总线形式的数据传输。在本发明中，内核子器件的接口信息可参考表8所示：
表8 内核子器件的接口信息
在上述实施例的基础上，所述接口转换电路还包括调试器件，所述调试器件用于将接收到的调试指令转换为调试数据描述符，并将所述调试数据描述符和所述调试指令对应的调试数据存储至所述内核子器件。
在相关技术中，如Xilinx或Intel自带的在线调试软件chipscope及signaltap调试工具，均是使用FPGA内部SRAM实现的，在实际应用中有很大局限性，特别是在大型应用中，FPGA资源已很紧张，Debug（调试）资源会严重影响FPGA布局布线。为了节约Debug时的硬件资源消耗，在本发明中，将DDR部分空间作为FPGA内部信号的存储空间，并且不会增加芯片面积及时序。可参考图2所示，调试器件将接收到的Debug指令转换为DMA描述符（即调试数据描述符），并将接收到的Debug数据直接送入DMA-Core中，在存储完毕后，通过UARTRead命令直接读取结果，以便于后续的处理。本发明将Debug空间放入DDR区域，避免产生资源不够、影响系统布局布线及时序等问题，其中，调试模块的配置信息可参考表9所示：
表9 调试模块的配置信息
在上述实施例的基础上，所述高级微控制器总线架构直接内存访问器件还包括直接内存访问控制子器件，其中：
所述直接内存访问控制子器件，用于在确定所述指令数据为所述写指令时，将所述指令写入子器件中的所述写指令转换为第一直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第一直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎进行数据写入操作；
所述直接内存访问控制子器件，还用于在确定所述指令数据为读指令时，将所述指令写入子器件中的读指令转换为第二直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第二直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎执行数据读操作。
在本发明中，直接内存访问控制子器件（记为DMA Ctrl）首先根据接口控制器件的分析结果，判断指令数据对应的读/写操作。当指令数据为写指令时，将CMD-FIFO中的写指令转换为DMA描述符（即第一直接内存访问描述符）进而发送到DMA-Core中，并启动相应的DMA引擎以进行写传输。在上述实施例的基础上，所述直接内存访问控制子器件，还用于在确定所述指令数据为所述写指令时，将所述写指令对应的写数据的数据位宽转换为进行所述高级微控制器总线架构直接内存访问器件对应的数据位宽，得到转换后的写数据。
在本发明中，由于UART和AMBA的数据传输方式不同，所以在它们之间进行数据传输时，需要进行数据位宽的转换。在UART与AMBA之间建立通信时，需要将串行的UART数据转换成并行的AMBA数据，或者将并行的AMBA数据转换成串行的UART数据。
进一步地，本发明通过数据转换子器件（Data Switch），将UART 数据位宽转换为AMBA数据位宽，最后，再通过直接内存访问控制子器件将写数据写入对应的DMA中。
当指令数据为读指令时，直接内存访问控制子器件将CMD-FIFO 中的读指令转换为对应的DMA描述符（即第二直接内存访问描述符），并发送到DMA-Core中，并启动对应的DMA进行读传输，即采用相应的总线形式读取数据，最后直接内存访问控制子器件将读回的数据写入第二先进先出器件（记为TFIFO）中。在本发明中，主机端可以通过UART接口，通过接口转换电路，结合不同总线模式的开始地址，直接访问AMBA总线上任意总线资源，支持任意波特率且不限平台，具体可参考表10：
表10 不同总线分配的地址空间
本发明提供的UART接口转换电路，支持所有五种总线转换，并分配了不同的地址空间，从而提高了系统的可靠性和安全性。
在上述实施例的基础上，所述接口转换电路还包括第二先进先出器件，用于所述指令数据为读指令时，获取由所述直接内存访问控制子器件通过对应的所述直接内存访问引擎读取得到读数据。
在本发明中，直接内存访问控制子器件根据读指令和对应的内存地址配置直接内存访问引擎，从而确定相应的总线模式；然后，通过该总线模式读取指定地址处的数据，一旦完成数据读取，第二先进先出器件（即TFIFO）将读取得到的读数据进行保存；最后，第二先进先出器件将读数据提供给UART接口，以便后续的处理，从而实现读数据的交互过程。在本发明中，第二先进先出器件将读取得到的数据进行缓存，并跨越UART时钟域，其中，第二先进先出器件的接口信息可参考表11：
表11 第二先进先出器件的接口信息
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图4为本发明提供的接口转换方法的流程示意图，如图4所示，本发明提供了一种基于上述各实施例所述的接口转换电路的接口转换方法，包括：
步骤401，根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据。
在本发明中，首先，在接口控制器件中设置预设波特率，即定义数据传输的速率，例如每秒钟传输的位数；然后，根据预设波特率，接口控制器件可以计算出目标周期计数条件，该目标周期计数条件用于控制数据采样的过程。在本发明中，接口控制器件内部有一个计数器，用于计算时间，当计数器的值达到目标周期计数条件时，表示可以进行数据获取操作，周期性地接收从主机端发送过来的目标数据。
在本发明中，UART接口通过主机端进行数据采集时，接口控制器件需要对UART接口的采样过程进行控制，以实现波特率的任意配置及支持。在本发明中，预设波特率可根据实际需求进行设置，与目前相关技术中的最大区别在于，本发明不再局限在几种波特率中进行选取（如波特率9600、波特率115200等），基于任意设置的预设波特率（根据实际需求设置即可），接口控制器件将会根据这个预设波特率，判断计数器是否满足计数条件（即目标周期计数条件），从而确定一个数据采集的稳定期，对UART接口的数据采集过程进行控制，确保接收端正确读取和解析来自UART接口的数据，以保证数据的可靠传输和正确性。
步骤402，将所述目标数据中的指令数据写入第一先进先出器件中，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
具体地，所述将所述目标数据中的指令数据写入第一先进先出器件中，包括：
将所述目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述第一先进先出器件中的数据缓存子器件。
在本发明中，接口控制器件从主机端接收到目标数据后，会根据协议解析目标数据，并提取出指令数据；然后，它将该指令数据写入第一FIFO中的指令写入子器件，该子器件专门用于缓存指令数据，以便后续的处理。由于指令数据可能是读指令或写指令，所以在第一FIFO中处理指令数据时需要区分两者，当确定指令数据为写指令时，写指令对应的数据将被缓存到第一FIFO中的数据缓存子器件中，以便后续的处理。
步骤403，根据所述开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
在本发明中，高级微控制器总线架构直接内存访问（AMBA-DMA）器件根据第一FIFO中的读写指令，进行相应的AMBA总线操作，由于AMBA-DMA中已预先构建各个总线模式对应的直接内存访问引擎与开始地址范围信息之间的映射关系，因此，在本发明中，AMBA-DMA根据指令数据中的开始地址范围信息，确定待进行读/写操作的目标总线，进而使得UART接口实现不同总线模式的转换功能。对于读操作获取到的数据，由AMBA-DMA将读回的数据发送至接口控制器件，进而通过UART的发送端将读回的数据发送至主机端。
本发明提供的接口转换方法，通过预设波特率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足目标周期计数条件时，周期性获取主机端发送的目标数据，进而将目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定指令数据为写指令时，将写指令对应的写数据缓存到第一先进先出器件中的数据缓存子器件，最后再根据指令数据中的开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，从而通过目标总线执行指令数据对应的读操作或写操作，提高了数据传输的效率。
在上述实施例的基础上，所述根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据，包括：
根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
在本发明中，UART接口通过发送和接收数据位来实现数据通信，每个数据位之间需要有指定的时间间隔，即波特率（Baud rate），波特率由UART的控制器或波特率生成器设置，并决定了数据传输的速率。具体地，本发明根据波特率和时钟频率（FS）之间的比值作为单个bit接收的计数周期数（即目标计数周期值），这个值可以用来判断在给定的时钟频率下，每个数据位或符号所占用的时钟周期数，公式如下：
Cnt =FS/Baud rate；
当计数器==Cnt/2时（本发明将预设比例设置为0.5，以构建对应的目标周期计数条件），表示当前已经过了计数器总数一半的时钟周期，在这个时刻，UART 端口上的数据通常会稳定，并且可以被准确读取。因此，本发明通过判断计数器在每个数据采集周期的计数值是否满足目标周期计数条件，从而确定是否达到数据采集的稳定期，进而在确定达到稳定期时，进行数据采集，可保障正确无误的采集数据，实现波特率的任意配置及支持。
在上述实施例的基础上，所述方法还包括：
接收第一输入，所述第一输入包括对所述预设波特率进行调整的操作；
响应于所述第一输入，生成对应的波特率调整参数，并根据所述波特率调整参数对所述预设波特率的数值进行调整，以根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
在本发明中，通过获取外部输入的预设波特率调整操作指令，使得预设波特率可根据实际的传输效率需求进行任意设置，只需满足硬件支持的最高波特率即可任意设置；同时，预设波特率的数值也可在任何时刻进行调整，在保证数据采集过程的稳定性的同时也能提高数据传输过程的灵活性。
本发明还提供一种集成芯片，包括具有上述各实施例所述的接口转换电路的通用异步收发器，所述接口转换电路，用于根据指令数据中的开始地址范围信息，确定对应的目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
图5为本发明提供的基于接口转换电路的集成芯片架构示意图，可参考图5所示，以FPGA进行说明，通过接口转换电路实现了UART对AMBA总线转换的全面支持，包括支持Burst读写；通过地址范围区分不同的总线，支持多种总线形式，如AXI、AXI-Stream、APB和AHB并存；同时，可根据实际需求任意配置波特率，并可作为低面积损耗的Debug方案，将整体系统布局布线及时序的影响降低到最低。需要说明的是，在本发明中，接口转换电路不限于FPGA，如AISC（Application Specific Integrated Circuit）芯片也同样适用。
本发明提供的集成芯片，确定目标周期计数条件，并在接口控制器件中的计数器的值满足目标周期计数条件时，周期性获取主机端发送的目标数据，进而将目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定指令数据为写指令时，将写指令对应的写数据缓存到第一先进先出器件中的数据缓存子器件，最后再根据指令数据中的开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，从而通过目标总线执行指令数据对应的读操作或写操作，提高了数据传输的效率。
图6为本发明提供的电子设备的结构示意图，如图6所示，该电子设备可以包括：处理器（Processor）601、通信接口（Communications Interface）602、存储器（Memory）603和通信总线604，其中，处理器601，通信接口602，存储器603通过通信总线604完成相互间的通信。处理器601可以调用存储器603中的逻辑指令，以执行接口转换方法，该方法包括：通过预设波特率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；将所述目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述第一先进先出器件中的数据缓存子器件，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；根据所述开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
此外，上述的存储器603中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法所提供的接口转换方法。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各实施例提供的接口转换方法。所述非暂态计算机可读存储介质可可以是处理器能够存取的任何可用介质或数据存储设备，包括但不限于磁性存储器，例如软盘、硬盘、磁带、磁光盘（MO）等、光学存储器，例如CD、DVD、BD、HVD等，以及半导体存储器，例如ROM、EPROM、EEPROM、非易失性存储器（NAND FLASH）、固态硬盘（SSD）等。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (17)
1.一种接口转换电路，其特征在于，包括接口控制器件、第一先进先出器件和高级微控制器总线架构直接内存访问器件，其中：
所述接口控制器件，用于根据预设波特率和时钟频率，确定目标周期计数条件，并在计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；
所述第一先进先出器件用于获取所述目标数据中的指令数据，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
所述高级微控制器总线架构直接内存访问器件，用于根据所述开始地址范围信息，确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
2.根据权利要求1所述的接口转换电路，其特征在于，所述第一先进先出器件包括指令写入子器件和数据缓存子器件，所述第一先进先出器件用于将所述目标数据中的指令数据写入所述指令写入子器件，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述数据缓存子器件。
3.根据权利要求1所述的接口转换电路，其特征在于，所述接口控制器件包括波特率配置子器件和计数器子器件，其中：
所述波特率配置子器件，用于根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
所述计数器子器件，用于在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
4.根据权利要求3所述的接口转换电路，其特征在于，所述波特率配置子器件还用于根据接收到的波特率调整参数，对所述预设波特率的数值进行调整，并根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
5.根据权利要求2所述的接口转换电路，其特征在于，所述高级微控制器总线架构直接内存访问器件还包括内核子器件，所述内核子器件是由多种总线模式对应的直接内存访问引擎构成的，所述高级微控制器总线架构直接内存访问器件中构建有各个所述总线模式对应的直接内存访问引擎与所述开始地址范围信息之间的映射关系。
6.根据权利要求5所述的接口转换电路，其特征在于，所述接口转换电路还包括调试器件，所述调试器件用于将接收到的调试指令转换为调试数据描述符，并将所述调试数据描述符和所述调试指令对应的调试数据存储至所述内核子器件。
7.根据权利要求5所述的接口转换电路，其特征在于，所述高级微控制器总线架构直接内存访问器件还包括直接内存访问控制子器件，其中：
所述直接内存访问控制子器件，用于在确定所述指令数据为所述写指令时，将所述指令写入子器件中的所述写指令转换为第一直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第一直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎进行数据写入操作；
所述直接内存访问控制子器件，还用于在确定所述指令数据为读指令时，将所述指令写入子器件中的读指令转换为第二直接内存访问描述符，并根据所述指令数据中的所述开始地址范围信息，将所述第二直接内存访问描述符发送至所述内核子器件中，以启动对应的直接内存访问引擎执行数据读操作。
8.根据权利要求7所述的接口转换电路，其特征在于，所述直接内存访问控制子器件，还用于在确定所述指令数据为所述写指令时，将所述写指令对应的写数据的数据位宽转换为进行所述高级微控制器总线架构直接内存访问器件对应的数据位宽，得到转换后的写数据。
9.根据权利要求7所述的接口转换电路，其特征在于，所述接口转换电路还包括第二先进先出器件，用于所述指令数据为读指令时，获取由所述直接内存访问控制子器件通过对应的所述直接内存访问引擎读取得到读数据。
10.根据权利要求5所述的接口转换电路，其特征在于，所述多种总线模式至少包括高级高性能总线模式、高级外设总线模式和高级可扩展接口总线模式。
11.一种基于权利要求1至10任一项所述的接口转换电路的接口转换方法，其特征在于，包括：
根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据；
将所述目标数据中的指令数据写入第一先进先出器件中，其中，所述指令数据中包括有待进行读/写操作的总线对应的开始地址范围信息；
根据所述开始地址范围信息，在高级微控制器总线架构直接内存访问器件中确定目标总线，并通过所述目标总线，执行所述指令数据对应的读操作或写操作。
12.根据权利要求11所述的接口转换方法，其特征在于，所述将所述目标数据中的指令数据写入第一先进先出器件中，包括：
将所述目标数据中的指令数据写入第一先进先出器件中的指令写入子器件中，并在确定所述指令数据为写指令时，将所述写指令对应的写数据缓存到所述第一先进先出器件中的数据缓存子器件。
13.根据权利要求11所述的接口转换方法，其特征在于，所述根据预设波特率和时钟频率，确定目标周期计数条件，并在接口控制器件中的计数器的值满足所述目标周期计数条件时，周期性获取主机端发送的目标数据，包括：
根据时钟频率和所述预设波特率之间的比值，获取目标计数周期值，并根据所述目标计数周期值和预设比例，确定所述目标周期计数条件；
在每个计数周期内，当确定所述计数器的值满足所述目标周期计数条件时，对所述主机端发送的数据进行采样，获取所述目标数据。
14.根据权利要求13所述的接口转换方法，其特征在于，所述方法还包括：
接收第一输入，所述第一输入包括对所述预设波特率进行调整的操作；
响应于所述第一输入，生成对应的波特率调整参数，并根据所述波特率调整参数对所述预设波特率的数值进行调整，以根据调整后的预设波特率和所述时钟频率，生成新的目标计数周期值。
15.一种集成芯片，其特征在于，包括具有权利要求1至10任一项所述的接口转换电路的通用异步收发器。
16.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求11至14任一项所述接口转换方法。
17.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求11至14任一项所述接口转换方法。
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