CN109522251A - 一种基于PXIe总线的高速同步串口卡及其工作方法 - Google Patents

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Abstract

一种基于PXIe总线的高速同步串口卡，包括FPGA门阵列单元、DDR内存颗粒单元和串口收发芯片单元；其工作方法为初始化、等待任务状态、根据任务状态执行相应的数据判断、读取数据及数据写入；实现了板卡内DDR的数据写入及同步串口输出；实现了同步串口数据的接收，存入DDR后可通过PXIe总线读取DDR内的数据；实现了高速串口与PXIe总线数据的交互。

Description

一种基于PXIe总线的高速同步串口卡及其工作方法
技术领域
本发明涉及通讯协议转换器的技术领域，具体说是一种基于PXIe（PCI expressextensions for Instrumentation串行计算机扩展总线）总线的高速同步串口卡及其工作方法。
背景技术
PXIe基于是Compact PCI标准，在其基础上增加了时钟和同步触发总线。PXIe为每一个设备提供单独的传输通道，同时它所增加的时钟和同步触发信号以及拥有特殊的接口物理特性使得其在测量、通信、工业自动化等领域拥有更大的技术优势。PXIe相对PXI（PCIexpress extensions for Instrumentation，面向仪器系统的PCI扩展）最显著的改进和优势就在于它融入PCI Express的特点，采用串行传输，点到点的总线拓扑结构。PCI Express技术可以集成到背板中，同时维持与具有广泛应用基础的现有系统的后向兼容性。除了x1、x4和x8链路外，系统控制器插槽还支持高达x16 的PCI Express链路，可以为PXIe背板提供最高6GB/s的带宽。利用PCI Express技术，PXIe将PXI中的可用带宽提高了45倍多，即从132MB/s提高到6GB/s；与此同时，还可以维持与PXI模块间的软件、硬件兼容性。
同步数据链路控制SDLC（Synchronous Data Link Control）协议是一种 IBM公司提出的数据链路层协议，适用于系统网络体系结构。执行SDLC协议的同步RS-422总线采用全双工传输方式实现总线间设备的通讯，这种通讯方式曾一度被美国军事设备上所使用，后来也发展到了我国，并在早期的军用型号任务和测试设备中广泛应用。
如今随着系统的集成性越来越高，系统对内对外需要交互的数据量越来越大，以往经常使用到的诸如ISA、PCI等总线的数据吞吐率已不能满足当今的系统使用。对于当前的高速同步串口卡，板卡对外的通讯总线速率限制了同步串口的通讯速度，然而，PXIe作为目前比较主流的串行高速总线协议，可以实现大数据量的传输，结合使用高速同步串口，可以完成系统高速数据通信的需求。
发明内容
本发明的目的在于提供一种基于PXIe总线的高速同步串口卡及其工作方法，它可以克服现有技术的不足，是一种结构简单、易于实现的结构及方法。
本发明的技术方案：一种基于PXIe总线的高速同步串口卡，其特征在于它包括FPGA（Field－Programmable Gate Array，现场可编程门阵列）门阵列单元、DDR（DoubleData Rate SDRAM，双倍速率同步动态随机存储器）内存颗粒单元和串口收发芯片单元；所述串口收发芯片单元、FPGA门阵列单元和DDR内存颗粒单元之间依次呈双向数据连接。
所述FPGA门阵列单元采用Xilinx公司生产的XC7K325TFFG676芯片；所述XC7K325TFFG676芯片有普通IO接口和Memory控制接口；所述普通IO接口用于连接FPGA门阵列单元和串口收发芯片单元；所述Memory控制接口用于实现在FPGA门阵列单元外部挂接DDR内存颗粒单元。
所述FPGA门阵列单元的XC7K325TFFG676芯片带用于连接PXIe总线的GTX接口和Memory接口，实现了FPGA门阵列单元与PXIe总线之间的数据交换和DDR内存颗粒单元内数据读写；所述GTX接口即为PCIe接口。
所述DDR内存颗粒单元采用MICRON公司的MT41K128M16JT-125IT芯片；所述FPGA门阵列单元的MIG IP核可作为带DDR内存颗粒单元的存储器IP核，用于实现DDR数据的读写控制及存储。
所述串口收发芯片单元采用ADI公司的RS-422电平转换芯片LTM2881，是一款电流隔离型全双工RS485/RS422 μModule收发器。
所述串口收发芯片单元由两个电平转换芯片LTM2881组成；每一个电平转换芯片LTM2881都与FPGA门阵列单元中的普通IO接口呈双向连接。
一种基于PXIe总线的高速同步串口卡的工作方法，其特征在于它包括以下步骤：
（1）基于PXIe总线的高速同步串口卡（以下简称串口卡）开始工作，完成初始化后，进入等待任务状态，若任务为“FPGA门阵列单元检测并读取同步串口信号”时，则运行步骤（2）-（5）；当任务为“PXIe总线读取数据”时，则运行步骤（6）；当任务为“要求PXIe总线控制数据输出”时，则运行步骤（7）；
（2）串口收发芯片单元将串口RS422电平信号转为TTL电平信号，将其引入到FPGA门阵列单元的XC7K325TFFG676芯片的普通IO口中，当FPGA门阵列单元检测到有同步串口信号接入，且此时串口卡的工作任务为读取同步串口信号时，将此串口数据通过FPGA门阵列单元内部编写的SDLC协议程序进行解析，若该数据符合SDLC协议，则为有效数据；
（3）FPGA门阵列单元将有效的串口信号数据保存到DDR内存颗粒单元；
（4）当串口卡接收到外部“发送数据”指令时，将由FPGA门阵列单元的SDLC协议程序对数据进行同步化处理，并将处理后的数据发送到同步串口，完成串口卡的工作；
（5）当串口卡没有接收到外部“发送数据”指令时，则继续访问外部设备，直到接收到“发送数据”指令，重复步骤（4）；
（6）当PXIe总线需要对串口数据进行读取时，串口卡此时根据“是否接收到PCIe总线数据请求”，进行操作；当接收到请求时，FPGA门阵列单元将从DDR内存颗粒单元中读取已存储的数据，并将其传输到PXIe总线上，完成串口卡的工作；
（7）利用FPGA门阵列单元XC7K325TFFG676的PCIe接口连接PXIe总线信号；当PXIe总线需要对同步数据进行写入时，此时，FPGA门阵列单元将PCIe接口输入的数据写入DDR内存颗粒单元，同时串口卡要实时扫描“是否接收到发送数据的外部指令”，若是，则由FPGA门阵列单元的SDLC协议程序对PCIe接口输入的数据进行同步化处理，并发送到同步串口，完成串口卡的工作；执行过程同步骤（4）和（5）。
本发明的优越性在于：能够实现通过PXIe总线将数据写入板卡内DDR，并将DDR内的数据通过4Mbps的同步串口输出，同时实现同步串口数据的接收，存入DDR后可通过PXIe总线读取DDR内的数据，从而实现高速串口与PXIe总线数据的交互。
附图说明
图1为本发明所涉一种基于PXIe总线的高速同步串口卡的整体结构示意框图。
图2为本发明所涉一种基于PXIe总线的高速同步串口卡的使用门阵列GTX接口连接PCIe x4总线的电路原理示意图。
图3为本发明所涉一种基于PXIe总线的高速同步串口卡工作方法的流程示意图。
具体实施方式
实施例：一种基于PXIe总线的高速同步串口卡，如图1所示，其特征在于它包括FPGA门阵列单元、DDR内存颗粒单元和串口收发芯片单元；所述串口收发芯片单元、FPGA门阵列单元和DDR内存颗粒单元之间依次呈双向数据连接。
所述FPGA门阵列单元采用Xilinx公司生产的XC7K325TFFG676芯片；所述XC7K325TFFG676芯片有普通IO接口和Memory控制接口；所述普通IO接口用于连接FPGA门阵列单元和串口收发芯片单元；所述Memory控制接口用于实现在FPGA门阵列单元外部挂接DDR内存颗粒单元。
所述FPGA门阵列单元的XC7K325TFFG676芯片带用于连接PXIe总线的GTX接口和Memory接口，实现了FPGA门阵列单元与PXIe总线之间的数据交换和DDR内存颗粒单元内数据读写；所述GTX接口即为PCIe接口，如图2所示。
所述DDR内存颗粒单元采用MICRON公司的MT41K128M16JT-125IT芯片；所述FPGA门阵列单元的MIG IP核可作为带DDR内存颗粒单元的存储器IP核，用于实现DDR数据的读写控制及存储。
所述串口收发芯片单元采用ADI公司的RS-422电平转换芯片LTM2881，是一款电流隔离型全双工RS485/RS422 μModule收发器。
所述串口收发芯片单元由两个电平转换芯片LTM2881组成；每一个电平转换芯片LTM2881都与FPGA门阵列单元中的普通IO接口呈双向连接。
一种基于PXIe总线的高速同步串口卡的工作方法，如图3所示，其特征在于它包括以下步骤：
（1）基于PXIe总线的高速同步串口卡（以下简称串口卡）开始工作，完成初始化后，进入等待任务状态，若任务为“FPGA门阵列单元检测并读取同步串口信号”时，则运行步骤（2）-（5）；当任务为“PXIe总线读取数据”时，则运行步骤（6）；当任务为“要求PXIe总线控制数据输出”时，则运行步骤（7）；
（2）串口收发芯片单元将串口RS422电平信号转为TTL电平信号，将其引入到FPGA门阵列单元的XC7K325TFFG676芯片的普通IO口中，当FPGA门阵列单元检测到有同步串口信号接入，且此时串口卡的工作任务为读取同步串口信号时，将此串口数据通过FPGA门阵列单元内部编写的SDLC协议程序进行解析，若该数据符合SDLC协议，则为有效数据；
（3）FPGA门阵列单元将有效的串口信号数据保存到DDR内存颗粒单元；
（4）当串口卡接收到外部“发送数据”指令时，将由FPGA门阵列单元的SDLC协议程序对数据进行同步化处理，并将处理后的数据发送到同步串口，完成串口卡的工作；
（5）当串口卡没有接收到外部“发送数据”指令时，则继续访问外部设备，直到接收到“发送数据”指令，重复步骤（4）；
（6）当PXIe总线需要对串口数据进行读取时，串口卡此时根据“是否接收到PCIe总线数据请求”，进行操作；当接收到请求时，FPGA门阵列单元将从DDR内存颗粒单元中读取已存储的数据，并将其传输到PXIe总线上，完成串口卡的工作；
（7）利用FPGA门阵列单元XC7K325TFFG676的PCIe接口连接PXIe总线信号；当PXIe总线需要对同步数据进行写入时，此时，FPGA门阵列单元将PCIe接口输入的数据写入DDR内存颗粒单元，同时串口卡要实时扫描“是否接收到发送数据的外部指令”，若是，则由FPGA门阵列单元的SDLC协议程序对PCIe接口输入的数据进行同步化处理，并发送到同步串口，完成串口卡的工作；执行过程同步骤（4）和（5）。
下面结合实施例及其附图对本发明进一步详细说明。
本发明设计的一种基于PXIe总线的高速同步串口卡的结构框图如图1所示，设备主要包括高性能FPGA门阵列单元、DDR内存颗粒单元和高速串口收发芯片单元。
FPGA门阵列单元采用Xilinx公司生产的XC7K325TFFG676，此芯片是Xilinx公司推出的Kintex-7系列中的一款。其性能是Virtex-6的一倍，功耗却降低一半。该系列完全支持PCI Express 2.0标准，串行高速输入输出SRIO总线通过HDMI接口提供稳定、可靠的高速传输能力，为产品的快速成型提供极大的便利。
DDR内存颗粒单元采用MICRON公司的MT41K128M16JT – 125 IT芯片。
串口收发芯片单元采用ADI公司的LTM2881，此芯片是一款完整的电流隔离型全双工RS485/RS422 μModule收发器。它无需使用外部元件，单个电源通过一个集成、隔离、低噪声、高效5V输出DC/DC转换器为接口的两侧供电。此芯片最高的传输速率可达20Mbps。
由图1可以看出，系统通过LTM2881将RS-422电平信号转为TTL电平信号引入到FPGA门阵列XC7K325TFFG676的普通IO 口中，同时在门阵列XC7K325TFFG676的Memory控制接口中挂载DDR芯片MT41K128M16JT-125IT。使用门阵列XC7K325TFFG676的PCIe接口连接PXIe总线信号。通过使用Xilinx公司提供的PCIe和MIG IP核，板卡可以实现与PXIe总线的数据交和对DDR数据的读写。通过使用SDLC协议编解协议程序，可以实现对同步串口数据的编写及解析。图2所示为使用门阵列GTX接口连接PCIe x4总线的电路原理图，图中将GTX接口的RX与TX信号直接引入到PCIe连接器中，并将PCIe中的CLK信号引入到GTX中。
图3所示为板卡系统工作流程图。首先，系统开始工作后首先进行初始化，之后进入等待状态，当板卡的FPGA接收到RS-422同步串口数据后进入分支②中，通过FPGA门阵列内部编写的SDLC协议的解析，如果接收到的数据符合SDLC协议，则门阵列将通讯数据存储到DDR中。当PXIe总线需要对数据进行读取时，系统进入分支流程③，FPGA控制将DDR内存储的数据读取出来，之后传输到PXIe总线上。当PXIe总线控制数据输出时，系统进入分支流程①，FPGA先将PCIe输入的数据写入DDR内存中，再通过门阵列内部的SDLC协议程序对数据进行同步化处理，最后发送到同步串口中。
以上实施例仅是对本发明一种基于PXIe总线的高速同步串口卡的具体应用例子，并不、限制本申请权利要求。凡是在本申请权利要求技术方案上进行的修改和非本质改进的，均在本申请权利要求保护范围之内。
本发明未述及之处适用于现有技术。

Claims (7)

1.一种基于PXIe总线的高速同步串口卡，其特征在于它包括FPGA门阵列单元、DDR内存颗粒单元和串口收发芯片单元；所述串口收发芯片单元、FPGA门阵列单元和DDR内存颗粒单元之间依次呈双向数据连接。
2.根据权利要求1所述一种基于PXIe总线的高速同步串口卡，其特征在于所述FPGA门阵列单元采用Xilinx公司生产的XC7K325TFFG676芯片；所述XC7K325TFFG676芯片有普通IO接口和Memory控制接口；所述普通IO接口用于连接FPGA门阵列单元和串口收发芯片单元；所述Memory控制接口用于实现在FPGA门阵列单元外部挂接DDR内存颗粒单元。
3.根据权利要求2所述一种基于PXIe总线的高速同步串口卡，其特征在于所述FPGA门阵列单元的XC7K325TFFG676芯片带用于连接PXIe总线的GTX接口和Memory接口，实现了FPGA门阵列单元与PXIe总线之间的数据交换和DDR内存颗粒单元内数据读写；所述GTX接口即为PCIe接口。
4.根据权利要求1所述一种基于PXIe总线的高速同步串口卡，其特征在于所述DDR内存颗粒单元采用MICRON公司的MT41K128M16JT-125IT芯片；所述FPGA门阵列单元的MIG IP核可作为带DDR内存颗粒单元的存储器IP核，用于实现DDR数据的读写控制及存储。
5.根据权利要求1所述一种基于PXIe总线的高速同步串口卡，其特征在于所述串口收发芯片单元采用ADI公司的RS-422电平转换芯片LTM2881，是一款电流隔离型全双工RS485/RS422 μModule收发器。
6.根据权利要求5所述一种基于PXIe总线的高速同步串口卡，其特征在于所述串口收发芯片单元由两个电平转换芯片LTM2881组成；每一个电平转换芯片LTM2881都与FPGA门阵列单元中的普通IO接口呈双向连接。
7.一种基于PXIe总线的高速同步串口卡的工作方法，其特征在于它包括以下步骤：
（1）基于PXIe总线的高速同步串口卡（以下简称串口卡）开始工作，完成初始化后，进入等待任务状态，若任务为“FPGA门阵列单元检测并读取同步串口信号”时，则运行步骤（2）-（5）；当任务为“PXIe总线读取数据”时，则运行步骤（6）；当任务为“要求PXIe总线控制数据输出”时，则运行步骤（7）；
（2）串口收发芯片单元将串口RS422电平信号转为TTL电平信号，将其引入到FPGA门阵列单元的XC7K325TFFG676芯片的普通IO口中，当FPGA门阵列单元检测到有同步串口信号接入，且此时高速同步串口卡的工作任务为读取同步串口信号时，将此串口数据通过FPGA门阵列单元内部编写的SDLC协议程序进行解析，若该数据符合SDLC协议，则为有效数据；
（3）FPGA门阵列单元将有效的串口信号数据保存到DDR内存颗粒单元；
（4）当高速同步串口卡接收到外部“发送数据”指令时，将由FPGA门阵列单元的SDLC协议程序对数据进行同步化处理，并将处理后的数据发送到同步串口，完成高速同步串口卡的工作；
（5）当高速同步串口卡没有接收到外部“发送数据”指令时，则继续访问外部设备，直到接收到“发送数据”指令，重复步骤（4）；
（6）当PXIe总线需要对串口数据进行读取时，高速同步串口卡此时根据“是否接收到PCIe总线数据请求”，进行操作；当接收到请求时，FPGA门阵列单元将从DDR内存颗粒单元中读取已存储的数据，并将其传输到PXIe总线上，完成高速同步串口卡的工作；
（7）利用FPGA门阵列单元XC7K325TFFG676的PCIe接口连接PXIe总线信号；当PXIe总线需要对同步数据进行写入时，此时，FPGA门阵列单元将PCIe接口输入的数据写入DDR内存颗粒单元，同时高速同步串口卡要实时扫描“是否接收到发送数据的外部指令”，若是，则由FPGA门阵列单元的SDLC协议程序对PCIe接口输入的数据进行同步化处理，并发送到同步串口，完成高速同步串口卡的工作；执行过程同步骤（4）和（5）。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109947376A (zh) * 2019-04-04 2019-06-28 上海威固信息技术股份有限公司 一种基于fpga实现的多协议接口固态存储系统
CN111124987A (zh) * 2019-12-30 2020-05-08 京信通信系统（中国）有限公司 一种基于pcie的数据传输控制系统和方法
CN114116563A (zh) * 2021-10-25 2022-03-01 天津市英贝特航天科技有限公司 基于pcie总线的高速同步串口模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103279437A (zh) * 2013-06-03 2013-09-04 北京无线电测量研究所 一种基于PXI Express总线的实时数据记录装置
CN103324132A (zh) * 2013-05-31 2013-09-25 陕西海泰电子有限责任公司 基于pxi总线的多通道动态信号采集卡
CN207867496U (zh) * 2018-02-06 2018-09-14 西安凌北电子科技有限公司 一种基于PXIe总线的多路串口卡

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103324132A (zh) * 2013-05-31 2013-09-25 陕西海泰电子有限责任公司 基于pxi总线的多通道动态信号采集卡
CN103279437A (zh) * 2013-06-03 2013-09-04 北京无线电测量研究所 一种基于PXI Express总线的实时数据记录装置
CN207867496U (zh) * 2018-02-06 2018-09-14 西安凌北电子科技有限公司 一种基于PXIe总线的多路串口卡

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109947376A (zh) * 2019-04-04 2019-06-28 上海威固信息技术股份有限公司 一种基于fpga实现的多协议接口固态存储系统
CN109947376B (zh) * 2019-04-04 2024-02-09 上海威固信息技术股份有限公司 一种基于fpga实现的多协议接口固态存储系统
CN111124987A (zh) * 2019-12-30 2020-05-08 京信通信系统（中国）有限公司 一种基于pcie的数据传输控制系统和方法
CN111124987B (zh) * 2019-12-30 2021-06-22 京信通信系统（中国）有限公司 一种基于pcie的数据传输控制系统和方法
CN114116563A (zh) * 2021-10-25 2022-03-01 天津市英贝特航天科技有限公司 基于pcie总线的高速同步串口模块
CN114116563B (zh) * 2021-10-25 2023-08-29 天津市英贝特航天科技有限公司 基于pcie总线的高速同步串口模块

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