CN117687947A - 基于PCIe读取位流的方法及装置 - Google Patents
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Abstract
本发明公开了一种基于PCIe读取位流的方法及装置，所述方法包括：对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；基于所述第一子位流，将读取的所述目标子位流输出。利用本发明公开的方法，可以解决现有技术中基于PCIe协议加载数据的方式无法满足PCIe协议规定的启动时间的问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种基于PCIe读取位流的方法及装置。
背景技术
传统的基于PCIe(peripheral component interconnext express，高速串行计算机扩展总线标准)对位流进行快速加载时，需要EDA(Electronic Design Automation，电子设计自动化)软件对整体位流进行分割，例如可以将整体位流分割成两个子位流，分别命名为第一区域位流和第二区域位流。其中第一区域位流包含有用于加载第二区域位流的逻辑数据，该逻辑数据可以包括启动PCIe的逻辑数据，加载第二区域位流的控制逻辑数据，而加载第二区域位流的控制逻辑数据可以是PROM(Programmable read-only memory，可编程只读存储器)控制逻辑数据。这样，在对整体位流进行加载时，通过加载第一区域位流可以实现第二区域位流的加载。
而PROM控制逻辑数据占用的逻辑资源比较大，从而使得包含PROM控制逻辑数据的第一区域位流所占用的资源也比较大，从而使得第一区域位流在进行加载启动时要满足PCIe协议规定的120ms启动时间变得困难。
发明内容
本发明提供一种基于PCIe读取位流的方法及装置，用以解决现有技术中基于PCIe协议加载数据的方式无法满足PCIe协议规定的启动时间的问题。
为了解决上述技术问题，第一方面，本发明提供一种基于PCIe读取位流的方法，该方法包括：对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；
基于所述第一子位流，将读取的所述目标子位流输出。
可选地，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取，包括：
通过预设的外部控制器对至少一个目标子位流进行读取，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流。
可选地，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取，包括：
通过预设的外部控制器对至少一个目标子位流进行读取；
通过所述外部控制器对读取的至少一个所述目标子位流进行并串转换，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换。
可选地，所述基于所述第一子位流，将读取的所述目标子位流输出，包括：
启动所述第一子位流中的接口控制数据块；
通过所述接口控制数据块将串并转换后的所述第一目标子位流通过预设的接口输出。
可选地，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换，包括：
基于所述PCIe数据块中的PCIe协议，通过串并转换数据块的时钟信号接收块接收目标时钟子位流；
基于所述PCIe数据块中的PCIe协议，通过所述串并转换数据块的数据信号接收块接收目标数据子位流；
基于所述目标时钟子位流，对所述目标数据子位流进行串并转换。
可选地，所述通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换，包括：
基于SPI协议，通过串并转换数据块对所述第一目标子位流进行串并转换。
第二方面，本发明提供一种基于PCIe读取位流的装置，该装置包括：启动模块，用于对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；
读取模块，用于基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；
输出模块，用于基于所述第一子位流，将读取的所述目标子位流输出。
与现有技术相比，本发明提供的一种基于PCIe读取位流的方法及装置，具有以下有益效果：
通过使数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间，可以避免在启动PROM进行数据读取时，PROM控制逻辑数据占用的逻辑资源比较大，从而使得包含PROM控制逻辑数据的第一区域位流所占用的资源也比较大，进而使得第一区域位流在进行加载启动时要满足PCIe协议规定的120ms启动时间变得困难的问题；且通过使得第一子位流的加载时间小于PCIe协议的规定时间，可以在通过加载第一子位流，进而启动第一子位流加载目标子位流的数据时，使得加载第一子位流数据的时间可以满足PCIe协议规定的启动时间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一部分实施例，而不是全部的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，根据这些附图获得的其他的附图，都属于本申请保护的范围。
图1是本申请实施例提供的一种基于PCIe读取位流的方法的流程图；
图2是本申请实施例提供的另一种基于PCIe读取位流的方法的流程图；
图3是本申请实施例提供的一种串并转换的时序图；
图4是本申请实施例提供的一种基于PCIe读取位流的装置的结构示意图；
图5是本申请实施例提供的一种基于PCIe读取位流的设备的结构示意图；
图6是本申请实施例提供的一种计算机可读存储介质的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
在本发明实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，另外，在本申请实施例的描述中，“多个”是指两个或多于两个，其它量词与之类似应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
实施例1
如图1所示为本发明实施例提供的一种基于PCIe读取位流的方法的流程图，该方法应用于主服务端，包括以下步骤。
步骤S101，对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块。
其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间。
需要说明的是，PCIe数据块可以为能够启动PCIe协议所包含的所有数据，例如PCIe数据块可以为能够启动PCIe协议的代码集成数据块；数据控制逻辑块可以为能够对数据进行读取所包含的所有数据，例如数据控制逻辑块可以为可编程逻辑控制器数据控制逻辑块，还可以为DMA(Direct Memory Access，直接存储器访问)数据控制逻辑块等，该数据控制逻辑块中的数据可以为能够进行数据读取的代码集成数据块。
需要说明的是，数据控制逻辑块的加载时间和启动PROM进行数据读取时的加载时间为读取相同数量的数据的加载时间。
步骤S102，基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取。
需要说明的是，目标子位流的数量可以根据用户需要进行确定，例如，用户需要一次性加载全部数据，则可以将目标子位流的数量设置为一个；用户需要尽快得到数据的显示，则可以将目标子位流的数量设置为多个，以加快每个目标子位流的加载速度。
可以理解的是，数据控制逻辑块对多个目标子位流进行读取时，可以依次对每个目标子位流进行读取。
可以理解的是，通过加载并启动步骤S101中的第一子位流的PCIe数据块和数据控制逻辑块，可以使得数据控制逻辑块通过PCIe协议对目标子位流进行读取，从而可以加快目标子位流的加载速度。
步骤S103，基于所述第一子位流，将读取的所述目标子位流输出。
具体的，读取的目标子位流可以输出至需要输出的地方，例如可以将目标子位流输出至用户终端，也可以将目标子位流输出至其他服务端，还可以将目标子位流输出至预设的数据加载接口，待其他服务端或者用户终端需要时将数据输出。
进一步具体的，目标子位流输出的方式可以为任何可以实现的方式，例如，若需要将目标子位流输出至服务端，则目标子位流的输出方式可以是rcp(remote file copy，远程文件拷贝)方式，可以是wget(World Wide Web get，万维网页获取)命令方式，还可以是rsync(remote sync，远程同步)方式等；若需要将目标子位流输出至用户终端，则目标子位流的输出方式可以为通过端口传输。
可以理解，通过使数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间，可以避免在启动PROM进行数据读取时，PROM控制逻辑数据占用的逻辑资源比较大，从而使得包含PROM控制逻辑数据的第一区域位流所占用的资源也比较大，进而使得第一区域位流在进行加载启动时要满足PCIe协议规定的120ms启动时间变得困难的问题；且通过使得第一子位流的加载时间小于PCIe协议的规定时间，可以在通过加载第一子位流，进而启动第一子位流加载目标子位流的数据时，使得加载第一子位流数据的时间可以满足PCIe协议规定的启动时间。
在一种可选的实现方式中，如图2所示为本申请实施例提供的另一种基于PCIe读取位流的方法的流程图，步骤S102包括：
步骤S1021，通过预设的外部控制器对至少一个目标子位流进行读取，得到至少一个第一目标子位流；
步骤S1022，基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流。
需要说明的是，预设的外部控制器可以是任意能够对目标子位流进行读取的外部控制器，例如可以是MCU(Microcontroller Unit，微控制单元)或者CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)等。
可以理解的是，外部控制器可以将所读取的目标子位流发送至主服务端，外部控制器目标子位流的传输方式可以是任意方式，例如可以是rcp方式，也可以是wget方式，还可以是rsync方式，外部控制器对目标子位流进行读取的方式可以是任意方式，例如，外部控制器可以通过接口读取数据。
可以理解的是，通过外部控制器对目标子位流进行读取并将目标子位流传输至主服务端时，主服务端可以通过数据控制逻辑块接收目标子位流，而数据控制逻辑块接收目标子位流的过程工作在PCIe协议下，但是外部控制器的工作过程并不工作在PCIe协议下，相较于现有技术中通过工作于PCIe协议下的PROM进行数据读取而言，本实现方式中的数据读取过程并不工作于PCIe协议下，因此本实现方式中通过启动第一子位流中读取目标子位流的时间会大大减少，从而使得启动第一子位流的加载时间能够充分满足PCIe协议规定的120ms时间限制。
在一种可选的实现方式中，步骤S102包括：
通过预设的外部控制器对至少一个目标子位流进行读取；
通过所述外部控制器对读取的至少一个所述目标子位流进行并串转换，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换。
可以理解的是，将目标子位流读取至外部控制器的方式可以为并行读取的方式，由于外部控制器对目标子位流进行读取时通常距离目标子位流较近，利用并行读取的方式并不十分耗费通信成本，且多位数据进行并行传输可以使得传输速度很快。
进一步可以理解的是，由于外部控制器需要将目标子位流传输至主服务端，而主服务端的第一子位流中的数据控制逻辑块对目标子位流进行接收，而接收的目标子位流为串行数据时，每次接收的数据量较小，从而使得接收数据所占用的第一子位流中的逻辑资源较少，从而可以有效减少第一子位流的启动时间，进而使得第一子位流的启动时间可以满足PCIe协议规定的时间。
需要说明的是，实现并串转换的方式可以是任意能够将并行数据转换为串行数据的方式，例如可以双口RAM(random access memory，随机存取存储器)串并转换方式、FIFO(First in,First out，先进先出)串并转换方式、或者移位寄存器串并转换方式等。
具体的，在接口为并行接口时，主服务端需要将接收得到的串行的数据转换为并行数据，进而将该并行数据通过并行接口传输至用户终端。
进一步具体的，串并转换可以是任意能够将串行数据转换为并行数据的方式，例如串并转换方式可以为双端口RAM串并转换方式、FIFO串并转换方式、移位寄存器串并转换方式、或者计数器串并转换方式等。
在一种可选的实现方式中，步骤S103包括：
步骤S1031，启动所述第一子位流中的接口控制数据块；
步骤S1032，通过所述接口控制数据块将串并转换后的所述第一目标子位流通过预设的接口输出。
可以理解的是，本实现方式中的接口控制数据块可以控制目标子位流发送至接口，进而可以通过接口将数据传输至用户终端或者其他服务器等，作为具体的示例，接口控制数据块可以包括若干代码控制指令，进而通过这些代码控制指令控制将目标子位流传输至接口。
在一种可选的实现方式中，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换，包括：
基于所述PCIe数据块中的PCIe协议，通过串并转换数据块的时钟信号接收块接收目标时钟子位流；
基于所述PCIe数据块中的PCIe协议，通过所述串并转换数据块的数据信号接收块接收目标数据子位流；
基于所述目标时钟子位流，对所述目标数据子位流进行串并转换。
需要说明的是，本实现方式中通过目标时钟子位流对目标数据子位流进行串并转换的方式可以是任意能够串并转换的方式。
作为一个具体的示例，如图3所示为本申请实施例提供的一种串并转换的时序图，其中，sys_clk为系统时钟信号，serial_rxclk为对系统时钟信号二分频之后的时钟信号，该时钟信号也即为本实现方式中的目标时钟子位流，serial_rxd为本实现方式中的目标数据子位流，rx_valid为使能信号，rx_data为本实现方式中并串转换得到的并行数据的数据位宽，rx_data[31：0]表征得到的并行数据的位宽为32位，具体的，图3中的数据开始标记位A为serial_rxd中的标记位1'b0(即serial_rxd低电平时serial_rxclk开始计数)，数据结束标记位B为serial_rxd中的标记位3'b010(即serial_rxd到达低高低电平serial_rxclk结束计数)，这样，在serial_rxclk计数经过32个时钟信号时(也即经过32个上升沿)，rx_valid使能(也即rx_valid信号出现上升沿)，此时结束计数，输出32位位宽的数据。
可以理解的是，通过串并转换数据块的时钟信号接收块和数据信号接收块将串行数据转换为并行数据，由于时钟信号接收块和数据信号接收块占据的逻辑资源较少，可以使得串并转换数据块所占据的第一子位流的逻辑资源较少，从而使得启动第一子位流的启动时间更短。
在一种可选的实现方式中，所述通过所述数据控制逻辑块的串并转换数据块对所述目标子位流进行串并转换，包括：
基于SPI协议，通过串并转换数据块对所述目标子位流进行串并转换。
需要说明的是，SPI(Serial Peripheral Interface，串行外围接口)协议需要4根数据线进行数据传输，这4根数据线连接于外部控制器与主服务端之间，这4根数据线分别为：MISO(Bus Master Output/Slave Input，总线主输出/从输入)数据线，用于在从模式下发送数据，在主模式下接收数据；MOSI(Bus Master Input/Slave Output，总线主输入/从输出)数据线，用于在主模式下发送数据，在从模式下接收数据；SCK(CMOS clock，CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)时钟)数据线：串口时钟，用于作为主设备的输出，从设备的输入；NSS(N Slave Select，从器件选组)数据线，用于选择主从设备，进而可以理解本实现方式中串并转换的方式为基于这四根数据线所传输的数据进行串并转换。由于基于SPI协议的数据传输及串并转换为本领域中较为成熟的技术，此处不进行详细说明。
可以理解的是，由于基于SPI协议传输数据的速度较快，因此基于本实现方式进行串并转换时可以有效加快串并转换的速度。
实施例2
基于上述基于PCIe读取位流的方法，本发明实施例提供一种基于PCIe读取位流的装置，如图4所示，该装置包括：
启动模块410，用于对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；
读取模块420，用于基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；
输出模块430，用于基于所述第一子位流，将读取的所述目标子位流输出。
关于上述基于PCIe读取位流的装置中各模块实现上述技术方案的其他细节，可参见上述发明实施例中提供的基于PCIe读取位流的方法中的描述，此处不再赘述。
基于上述基于PCIe读取位流的方法，如图5所示，本发明实施例还提供了一种基于PCIe读取位流的设备的结构示意图，该识别设备包括处理器51和与该处理器51耦合的存储器52。存储器52存储有计算机程序，计算机程序被处理器51执行时，使得处理器51执行上述实施例中的基于PCIe读取位流的方法的步骤。
关于上述基于PCIe读取位流的设备中处理器51实现上述技术方案的其他细节，可参见上述发明实施例中提供的基于PCIe读取位流的方法中的描述，此处不再赘述。
其中，处理器51还可以称为CPU(Central Processing Unit，中央处理单元)，处理器51可能是一种集成电路芯片，具有信号的处理能力；处理器51还可以是通用处理器、DSP(Digital Signal Process，数字信号处理器)、ASIC(Application Specific IntegratedCircuit，专用集成电路)、FPGA(Field Programmable Gata Array，现场可编程门阵列)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，其中通用处理器可以是微处理器或者该处理器51也可以是任何常规的处理器等。
如图6所示，本发明实施例还提供了一种计算机可读存储介质的结构示意图，该存储介质上存储有可读的计算机程序61；其中，该计算机程序61可以以软件产品的形式存储在上述存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、磁碟或者光盘、ROM(Read-Only Memory，只读存储器)、RAM(Random Access Memory，随机存取存储器)等各种可以存储程序代码的介质，或者是计算机、服务器、手机、平板等终端设备。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述包的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个包或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或包的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的包可以是或者也可以不是物理上分开的，作为包显示的部件可以是或者也可以不是物理包，即可以位于一个地方，或者也可以分布到多个网络包上。可以根据实际的需要选择其中的部分或者全部包来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能包可以集成在一个处理包中，也可以是各个包单独物理存在，也可以两个或两个以上包集成在一个包中。上述集成的包既可以采用硬件的形式实现，也可以采用软件功能包的形式实现。所述集成的包如果以软件功能包的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。
所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。
以上对本申请所提供的技术方案进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (10)
1.一种基于PCIe读取位流的方法，其特征在于，包括：
对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；
基于所述第一子位流，将读取的所述目标子位流输出。
2.根据权利要求1所述的基于PCIe读取位流的方法，其特征在于，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取，包括：
通过预设的外部控制器对至少一个目标子位流进行读取，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流。
3.根据权利要求1所述的基于PCIe读取位流的方法，其特征在于，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取，包括：
通过预设的外部控制器对至少一个目标子位流进行读取；
通过所述外部控制器对读取的至少一个所述目标子位流进行并串转换，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换。
4.根据权利要求3所述的基于PCIe读取位流的方法，其特征在于，所述基于所述第一子位流，将读取的所述目标子位流输出，包括：
启动所述第一子位流中的接口控制数据块；
通过所述接口控制数据块将串并转换后的所述第一目标子位流通过预设的接口输出。
5.根据权利要求3所述的基于PCIe读取位流的方法，其特征在于，所述基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换，包括：
基于所述PCIe数据块中的PCIe协议，通过串并转换数据块的时钟信号接收块接收目标时钟子位流；
基于所述PCIe数据块中的PCIe协议，通过所述串并转换数据块的数据信号接收块接收目标数据子位流；
基于所述目标时钟子位流，对所述目标数据子位流进行串并转换。
6.根据权利要求3所述的基于PCIe读取位流的方法，其特征在于，所述通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换，包括：
基于SPI协议，通过串并转换数据块对所述第一目标子位流进行串并转换。
7.一种基于PCIe读取位流的装置，其特征在于，包括：
启动模块，用于对第一子位流进行加载，启动所述第一子位流中的PCIe数据块和数据控制逻辑块，其中，所述第一子位流的加载时间小于所述PCIe数据块中PCIe协议的规定时间，且所述数据控制逻辑块的加载时间小于启动PROM进行数据读取时的加载时间；
读取模块，用于基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块对至少一个目标子位流进行读取；
输出模块，用于基于所述第一子位流，将读取的所述目标子位流输出。
8.根据权利要求7所述的基于PCIe读取位流的装置，其特征在于，所述读取模块，还用于：
通过预设的外部控制器对至少一个目标子位流进行读取，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流。
9.根据权利要求7所述的基于PCIe读取位流的装置，其特征在于，所述读取模块，还用于：
通过预设的外部控制器对至少一个目标子位流进行读取；
通过所述外部控制器对读取的至少一个所述目标子位流进行并串转换，得到至少一个第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块接收所述外部控制器传输的至少一个所述第一目标子位流；
基于所述PCIe数据块中的PCIe协议，通过所述数据控制逻辑块的串并转换数据块对所述第一目标子位流进行串并转换。
10.根据权利要求9所述的基于PCIe读取位流的装置，其特征在于，所述输出模块还用于：
启动所述第一子位流中的接口控制数据块；
通过所述接口控制数据块将串并转换后的所述第一目标子位流通过预设的接口输出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311536306.4A CN117687947A (zh) | 2023-11-17 | 2023-11-17 | 基于PCIe读取位流的方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311536306.4A CN117687947A (zh) | 2023-11-17 | 2023-11-17 | 基于PCIe读取位流的方法及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117687947A true CN117687947A (zh) | 2024-03-12 |
Family
ID=90125427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311536306.4A Pending CN117687947A (zh) | 2023-11-17 | 2023-11-17 | 基于PCIe读取位流的方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117687947A (zh) |
-
2023
- 2023-11-17 CN CN202311536306.4A patent/CN117687947A/zh active Pending
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