CN114490501B - 一种基于FPGA的Pattern文件下发加速方法及系统 - Google Patents

Abstract

本发明提出了一种基于FPGA的Pattern文件下发加速方法及系统，方法包括：在测试机主机中，从Pattern文件中解析出涉及到的每个业务板的地址信息，基于地址信息生成第一地址信息，并将地址信息发送至相应的业务板；将Pattern文件转换为二进制文件，与第一地址信息一并下发至主控板FPGA；主控板FPGA根据第一地址信息将二进制文件下发至相应的各个业务板；业务板FPGA根据地址信息对二进制文件中的数据进行解析和筛选，保留所需通道的通道数据。本发明提出的方案利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信次数，有效提高芯片测试的效率。

Description

一种基于FPGA的Pattern文件下发加速方法及系统

技术领域

本发明涉及半导体芯片测试领域，特别涉及一种基于FPGA的Pattern文件下发加速方法及系统。

背景技术

ATE(Automatic Test Equipment)是自动测试设备，它是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。半导体芯片ATE用于检测集成电路的功能和性能的完整性，是集成电路生产制造流程中确保集成电路品质的重要设备，其对集成电路测试通常需经过测试程序设计、程序编译、向量加载、测试执行四个步骤，而Pattern文件则是贯穿集成电路测试的各个步骤。

Pattern文件也被称为测试向量、测试图形，严格上来说，Pattern文件的每一行被称为向量(Vector)，由多行Vector组成一个测试Pattern。Pattern文件的本质就是真值表(Truth Table)，其包含的主要内容是输入电平与期望输出电平的符号组合，也包含了为了实现某些复杂功能的微指令。

Pattern文件的生成一般有两种方式，一种方式是测试工程师可以通过解读产品手册的真值表来生成测试需要的Pattern。还有一种方式是通过取得设计过程中的仿真文件，然后利用工具转化成ATE可以识别的Pattern格式。通常的仿真文件包括WGL，STIL，VCD等等。转换工具一般有第三方供应商提供，或每家ATE厂商会提供转化自家测试机使用的工具。

芯片测试工程中的Pattern文件的向量行数少则几行，多则可能达到上亿行。并且在使用的信号脚比较多的情况下Pattern文件会有几十G甚至上百G大小。如此庞大的数据处理都由测试机主机的CPU来处理，速度极慢，提高Pattern文件下发的速度是提升测试机性能的关键部分。

现有技术中，Pattern文件的处理方案，都是基于测试机主机的CPU，十分依赖于主机CPU性能。但主机CPU的处理能力有限，特别是在Pattern文件中信号脚比较多或者测试工程Site个数比较多的情况下，CPU处理的数据极为庞大，加之与FPGA通信的次数增多会导致下载速度更慢，从而严重影响对芯片工程的调试效率和量产效率。

因此，急需一种Pattern文件下发加速方案来解决Pattern文件下发速度慢的问题。

发明内容

有鉴于此，本发明提出了一种基于FPGA的Pattern文件下发加速方法及系统，具体方案如下：

一种基于FPGA的Pattern文件下发加速方法，适用于包括主控板和业务板的ATE设备中，所述主控板中设置有主控板FPGA，所述业务板中设置有业务板FPGA；

所述方法包括如下：

在预设测试机主机中，获取待下发的Pattern文件，从中解析出涉及到的每个业务板的地址信息，基于所述地址信息生成第一地址信息，并将所述地址信息发送至相应的业务板；

其中，所述Pattern文件包括多个通道数据，每个业务板需要从所述Pattern文件中获取所需通道的通道数据；

将所述Pattern文件转换为二进制文件，将所述二进制文件和所述第一地址信息一并下发至所述主控板FPGA；

所述主控板FPGA根据所述第一地址信息将所述二进制文件下发至相应的各个业务板；

在每个业务板中，业务板FPGA根据所述地址信息对所述二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发。

在一个具体实施例中，所述地址信息包括数据地址和数据位置；

业务板FPGA基于所述数据位置确定该业务板所需的通道数据在所述二进制文件某一行向量中的具体位置；

业务板FPGA基于所述数据地址得知已获取通道数据在该业务板中的具体存储位置。

在一个具体实施例中，所述测试机主机通过解析所述Pattern文件的第一行，获取所述数据位置；

并在下发所述二进制文件之前，以寄存器通信的方式将所述数据地址和所述数据位发送至业务板。

在一个具体实施例中，所述主控板FPGA基于所述第一地址信息确定需要发送的业务板；

并将所述二进制文件分块处理为多块子文件，每一块子文件对应多行的行向量，将多块子文件同时发送至相应的业务板。

在一个具体实施例中，所述Pattern文件中还包括非数字数据；

在预设的映射表中，每个所述非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；

在各个业务板获取到所需通道的通道数据后，所述测试机主机将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；

在每个业务板中，根据所述第一地址从所述存储空间中获取第一数据。

在一个具体实施例中，所述非数字数据包括周期名称；

存在预设的周期映射表，在所述周期映射表中，每个周期名称对应一个第一周期地址，且按照每个第一地址在预设的存储空间中存储有相应的第一周期数据，所述第一周期数据记载了该周期的周期长度。

在一个具体实施例中，所述主控板采用广播的方式，将每一块子文件发送至相应的业务板。

一种基于FPGA的Pattern文件下发加速系统，包括如下：

测试机主机，用于获取待下发的Pattern文件，从中解析出涉及到的每个业务板的地址信息，基于所述地址信息生成第一地址信息，并将所述地址信息发送至相应的业务板；其中，所述Pattern文件包括多个通道数据，每个业务板需要从所述Pattern文件中获取所需通道的通道数据；

以及，将所述Pattern文件转换为二进制文件，将所述二进制文件和所述第一地址信息一并下发至主控板；

主控板，设置有主控板FPGA，用于通过所述主控板FPGA根据所述第一地址信息将所述二进制文件下发至相应的各个业务板；

业务板，设置有业务板FPGA，用于通过所述业务板FPGA根据所述地址信息对所述二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发。

在一个具体实施例中，所述地址信息包括数据地址和数据位置；

业务板FPGA基于所述数据位置确定该业务板所需通道数据在所述二进制文件某一行向量中的具体位置；

业务板FPGA基于所述数据地址得知已获取通道数据在该业务板中的具体存储位置。

在一个具体实施例中，所述Pattern文件中还包括非数字数据；

在预设的映射表中，每个所述非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；

在各个业务板获取到所需通道的通道数据后，所述测试机主机将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；

在每个业务板中，根据所述第一地址从所述存储空间中获取第一数据。

有益效果：

本发明提出了一种基于FPGA的Pattern文件下发加速方法及系统，利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信次数，有效提高芯片测试的效率。

附图说明

图1为本发明实施例的Pattern文件下发加速方法流程示意图；

图2为本发明实施例的行向量示例图；

图3为本发明实施例的Pattern文件示例图；

图4为本发明实施例的周期映射表示例图；

图5为本发明实施例的指令映射表示例图；

图6为本发明实施例的数据传输流程图；

图7为本发明实施例的筛选结果示例图；

图8为本发明实施例的Pattern文件下发加速系统结构示意。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-测试机主机；2-主控板FPGA；3-业务板FPGA。

具体实施方式

在下文中，将更全面地描述本发明公开的各种实施例。本发明公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明公开的各种实施例限于在此公开的特定实施例的意图，而是应将本发明公开理解为涵盖落入本发明公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

在本发明公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种基于FPGA的Pattern文件下发加速方法，充分利用ATE设备中的FPGA资源和FPGA广播通信的优势来提高Pattern数据的解析和下发时间，从而提高芯片工程的调试效率和量产效率。

本实施例提供的一种基于FPGA的Pattern文件下发加速方法，适用于包括测试机主机、主控板、背板和多个业务板的ATE设备中。其中，主控板中设置有主控板FPGA，业务板中设置有业务板FPGA，主控板通过背板与多个业务板建立通信连接。

加速方法流程框图说明书附图1所示，一种基于FPGA的Pattern文件下发加速方法，包括如下步骤：

101、在预设测试机主机中，获取待下发的Pattern文件，从中解析出涉及的每个业务板的地址信息，基于地址信息生成第一地址信息，并将地址信息发送至相应的业务板；

102、将Pattern文件转换为二进制文件，将二进制文件和第一地址信息一并下发至主控板FPGA；

103、主控板FPGA根据第一地址信息将二进制文件下发至相应的各个业务板；

104、在每个业务板中，业务板FPGA根据地址信息对二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发。

业务板获取相应通道的通道数据，当ATE设备开始运行Pattern文件时，业务板FPGA控制待测芯片输出相应通道的波形。

本实施例的Pattern文件下发加速方法，利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，提高芯片测试的效率。

在步骤101中，测试机主机会初步解析Pattern文件中的数据，从中筛选出业务板的地址信息等。业务板只有获取地址信息才能得知待获取数据的数据位置以及存储位置。

在一个Pattern文件中，包括一行或多行的行向量，每一行行向量都包括通道数据，行向量格式如说明书附图2所示。Pattern文件中的一个行向量一般具有几十到上百个通道的通道数据，有的甚至能实现到上千个通道的通道数据。每个业务板上的通道数由该业务板的资源所决定。通道可以理解为信号脚，通道数越多则信号脚数越多，数据处理起来也就越复杂。传统的通道数据只能依赖于主机CPU进行分发处理，十分占用主机CPU的内存，通道数过多会严重干扰ATE设备的运行。

业务板需要获取并存储某些通道的通道数据，则需要知晓该通道在行向量中的位置以及获取后存储到何处。在本实施例中，地址信息包括数据地址和数据位置。数据位置是指某业务板FPGA所需的通道数据在Pattern文件某一行向量中的具体地址。数据地址是指某业务板FPGA将获取的通道数据进行存储的存储位置。本质上，数据位置是一个通道数据在行向量中的第几位，数据地址是一个具体的存储位置。

由于测试机主机会将Pattern文件转换为二进制格式，最终行向量会变成一组二进制数据。在附图2中，该行向量转换为二进制数据即为110010，DIO_CH64的数据位置即为3，因为在110010这一串数据中，DIO_CH64的数据在第3位。业务板FPGA基于数据位置确定该业务板所需通道数据在二进制文件某一行向量中的具体位置。

数据地址指的是FPGA挂载的存储器地址，是由测试机主机上控制的。测试机主机会在Pattern文件下发前获取各个业务板的存储空间信息，以分配存储地址供通道数据存储。测试机主机能够知晓有哪些地址空间还可以使用，哪些地址空间已经被占用，进而从中筛选出适合存储通道数据的地址空间，并通知业务板FPGA把通道数据缓存到该地址空间。业务板FPGA基于数据地址得知已获取通道数据在该业务板中的具体存储位置。

Pattern文件的第一行为表头，表头会标注每一列所代表的数据。说明书附图3提供了一种Pattern文件，WFT表示周期，sequence可表示为指令，DIO_CHX表示通道X的通道数据。测试机主机通过解析Pattern文件的第一行，获取能够各通道在行向量中的数据位置。例如，DIO_CH64的数据在第3位，DIO_CH64的数据位置即为3。

关于数据地址，测试机主机通过获取各个业务板中的存储空间信息，从中筛选出适合存储通道数据的存储空间，得到数据地址。在下发二进制文件之前，测试机主机以寄存器通信的方式将每一个业务板的数据地址和数据位置发送至对应的业务板。

在本实施例中，测试机主机会将Pattern文件转换成二进制文件。根据数据是否为数字形式，可将Pattern文件中的数据信息划分为数字数据和非数字数据。数字数据即为数字形式，可以很容易转换为二进制形式，如说明书附图2行向量中的通道数据，可以转换为110010。然而，非数字数据则很难转换为二进制形式，如附图2中的指令nop和周期TS0，由于包含字母这一非数字数据，无法进行二进制转换。

基于此，本实施例设计了映射表，关于周期、指令等非数字数据的处理都可理解为采用映射表的方式进行处理。

在预设的映射表中，每个非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；在各个业务板获取到所需通道的通道数据后，测试机主机将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；在每个业务板中，根据第一地址从存储空间中获取第一数据。示例性的，预设存储空间为业务板FPGA的RAM。针对非数字数据，测试机主机只要告知业务板相关地址，业务板FPGA即可从对应的RAM空间中获取数据。

关于周期，存在周期映射表，如说明书附图4所示。在周期映射表中，每个周期名称对应一个第一周期地址，且按照每个第一地址在预设的存储空间中存储有相应的第一周期数据，第一周期数据记载了该周期的周期长度。在附图4中，预设的存储空间为业务板FPGA的RAM中，因此周期长度即为FPGARAM周期数据。周期TS0的周期地址为1，对应的周期长度为200ns。

关于指令，存在指令映射表，如说明书附图5所示。在指令映射表中，每个指令名称对应一个第一指令地址，且每一第一指令地址在预设的存储空间中存储有相应的第一指令数据，第一指令数据不同于第一周期数据，不需要过多的参数。指令名称即为第一指令数据，因此，指令映射表只需要指令名称和指令地址两列参数即可。知晓指令地址，即可知晓该指令地址对应的指令。

由于ATE设备是按行执行，所以现有的分发方式是将Pattern文件一行一行发送。当Pattern文件包括大量的行向量，会与设备进行大量次数的通信，行向量越多，通信次数越多，严重影响Pattern文件的分发效率。而一次性将整个Pattern文件全部分发至各个业务板，则可能会存在业务板存储空间不够的问题。在本实施例中，将二进制文件分成多块，以分块的方式进行分发。

具体地，主控板FPGA基于第一地址信息确定需要发送的业务板；并将二进制文件分块处理为多块子文件，每一块子文件对应多行的行向量，将多块子文件同时发送至相应的业务板，以将二进制文件分块发送至相应的业务板。主控板FPGA根据第一地址信息判断每块子文件发送到哪些业务板。

优选地，主控板FPGA采用广播的方式，将每一块子文件同时发送至相应的业务板，以减少通信次数，提升Pattern文件的分发效率。利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信。

业务板FPGA接收子文件，根据数据位置从子文件中提取通道数据，并根据数据地址将提取的通道数据保存至相应的存储空间。业务板FPGA对Pattern数据进行解析和筛选，从而只保存对应通道的通道数据。

针对附图2的行向量，各通道数据在测试机主机、主控板和业务板之间的数据传输关系如说明书附图6所示。各业务板解析并保留的通道数据如说明书附图7所示。

本实施例提供了一种基于FPGA的Pattern文件下发加速方法，利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信次数，有效提高芯片测试的效率。

实施例2

本发明实施例2公开了一种基于FPGA的Pattern文件下发加速系统，实施例1的一种基于FPGA的Pattern文件下发加速方法系统化，系统的具体结构如说明书附图8所示，具体方案如下：

一种基于FPGA的Pattern文件下发加速系统，包括如下：

测试机主机1，用于获取待下发的Pattern文件，从中解析出涉及的每个业务板的地址信息，基于地址信息生成第一地址信息，并将地址信息发送至相应的业务板；其中，Pattern文件包括多个通道数据，每个业务板需要从Pattern文件中获取所需通道的通道数据；

以及，将Pattern文件转换为二进制文件，将二进制文件和第一地址信息一并下发至主控板FPGA2；

主控板，设置有主控板FPGA2，用于通过主控板FPGA2根据第一地址信息将二进制文件下发至相应的各个业务板；

业务板，设置有业务板FPGA3，用于通过业务板FPGA3根据地址信息对二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发。

其中，地址信息包括数据地址和数据位置；

业务板FPGA3基于数据位置确定该业务板所需通道数据在二进制文件某一行向量中的具体位置；

业务板FPGA3基于数据地址得知已获取通道数据在该业务板中的具体存储位置。

其中，Pattern文件中还包括非数字数据；

在预设的映射表中，每个非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；在各个业务板获取到所需通道的通道数据后，测试机主机1将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；在每个业务板中，根据第一地址从存储空间中获取第一数据。

本实施例公开了一种基于FPGA的Pattern文件下发加速系统，将实施例1的加速方法系统化，使其更具实用性。

本发明提出了一种基于FPGA的Pattern文件下发加速方法及系统，利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信次数，从而提高芯片工程的调试效率和量产效率。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (8)

1.一种基于FPGA的Pattern文件下发加速方法，其特征在于，适用于包括主控板和业务板的ATE设备中，所述主控板中设置有主控板FPGA，所述业务板中设置有业务板FPGA；

所述方法包括如下：

在预设测试机主机中，获取待下发的Pattern文件，从中解析出涉及到的每个业务板的地址信息，基于所述地址信息生成第一地址信息，并将所述地址信息发送至相应的业务板；

其中，所述Pattern文件包括多个通道数据，每个业务板需要从所述Pattern文件中获取所需通道的通道数据；

将所述Pattern文件转换为二进制文件，将所述二进制文件和所述第一地址信息一并下发至所述主控板FPGA；

所述主控板FPGA根据所述第一地址信息将所述二进制文件下发至相应的各个业务板；

在每个业务板中，业务板FPGA根据所述地址信息对所述二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发；

其中，所述Pattern文件中还包括非数字数据；

在预设的映射表中，每个所述非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；

在各个业务板获取到所需通道的通道数据后，所述测试机主机将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；

在每个业务板中，根据所述第一地址从所述存储空间中获取第一数据。

2.根据权利要求1所述的Pattern文件下发加速方法，其特征在于，所述地址信息包括数据地址和数据位置；

业务板FPGA基于所述数据位置确定该业务板所需的通道数据在所述二进制文件某一行向量中的具体位置；

业务板FPGA基于所述数据地址得知已获取通道数据在该业务板中的具体存储位置。

3.根据权利要求2所述的Pattern文件下发加速方法，其特征在于，所述测试机主机通过解析所述Pattern文件的第一行，获取所述数据位置；

并在下发所述二进制文件之前，以寄存器通信的方式将所述数据地址和所述数据位置发送至业务板。

4.根据权利要求1所述的Pattern文件下发加速方法，其特征在于，所述主控板FPGA基于所述第一地址信息确定需要发送的业务板；

并将所述二进制文件分块处理为多块子文件，每一块子文件对应多行的行向量，将多块子文件同时发送至相应的业务板。

5.根据权利要求1所述的Pattern文件下发加速方法，其特征在于，所述非数字数据包括周期名称；

存在预设的周期映射表，在所述周期映射表中，每个周期名称对应一个第一周期地址，且按照每个第一地址在预设的存储空间中存储有相应的第一周期数据，所述第一周期数据记载了该周期的周期长度。

6.根据权利要求4所述的Pattern文件下发加速方法，其特征在于，所述主控板采用广播的方式，将每一块子文件发送至相应的业务板。

7.一种基于FPGA的Pattern文件下发加速系统，其特征在于，包括如下：

测试机主机，用于获取待下发的Pattern文件，从中解析出涉及到的每个业务板的地址信息，基于所述地址信息生成第一地址信息，并将所述地址信息发送至相应的业务板；其中，所述Pattern文件包括多个通道数据，每个业务板需要从所述Pattern文件中获取所需通道的通道数据；

以及，将所述Pattern文件转换为二进制文件，将所述二进制文件和所述第一地址信息一并下发至主控板；

主控板，设置有主控板FPGA，用于通过所述主控板FPGA根据所述第一地址信息将所述二进制文件下发至相应的各个业务板；

业务板，设置有业务板FPGA，用于通过所述业务板FPGA根据所述地址信息对所述二进制文件中的数据进行解析和筛选，仅保留该业务板所需通道的通道数据，完成Pattern文件的下发；

其中，所述Pattern文件中还包括非数字数据；

在预设的映射表中，每个所述非数字数据对应一个第一地址，且按照每个第一地址在预设的存储空间中存储有相应的第一数据；

在各个业务板获取到所需通道的通道数据后，所述测试机主机将Pattern文件中非数字数据对应的第一地址下发到相应的业务板中；

在每个业务板中，根据所述第一地址从所述存储空间中获取第一数据。

8.根据权利要求7所述的Pattern文件下发加速系统，其特征在于，所述地址信息包括数据地址和数据位置；

业务板FPGA基于所述数据位置确定该业务板所需通道数据在所述二进制文件某一行向量中的具体位置；

业务板FPGA基于所述数据地址得知已获取通道数据在该业务板中的具体存储位置。

Images