CN109491854A - 一种基于FPGA的SoC原型验证方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的SoC原型验证方法，所采用的原型验证系统由母板和子板两部分构成，所述母板的FPGA包含SoC待测模块(1)以及母板接口控制模块(2)；子板通过测试连接器(3)与母板连接；子板FPGA包含子板接口控制模块(4)以及测试接口(5)；母板接口控制模块(2)利用时分复用技术将待测模块信号压缩发送到子板接口控制模块(4)，子板接口控制模块(4)提取并解析信号分配到测试接口(5)，测试接口(5)与测试设备连接。本方法摆脱了原型验证系统FPGA存储资源有限，使用内建逻辑分析仪工具ChipScope受到测试信号位宽、采样深度限制，由于不需使用ChipScope，可以显著降低FPGA存储资源使用率，缩短FPGA实现过程，对提高验证测试效率有很高实用价值。

Description

一种基于FPGA的SoC原型验证方法
技术领域
本发明涉及一种SoC原型验证方法，特别是一种基于FPGA的SoC原型验证方法。
背景技术
基于FPGA的原型验证由于可以显著提高SoC验证效率，缩短SoC研发周期，已经成为SoC主流的验证方法之一。但随着SoC规模不断增大，在以往方法中，原型验证受于FPGA存储资源的限制，导致使用ChipScope时测试信号位宽、采样深度受到了约束，从而使基于FPGA的原型验证的测试信号能见度显著下降。为了观测更多的信号，不得不反复修改ChipScope，反复综合、布局布线，降低了原型验证效率，大大降低了SoC原型验证的价值。SoC为片上系统，ChipScope为FPGA内建逻辑分析调试工具。
发明内容
本发明的目的在于提供一种基于FPGA的SoC原型验证方法，解决传统方法在原型验证过程中测试信号能见度低的问题。
一种基于FPGA的SoC原型验证方法的具体步骤为：
第一步搭建SoC原型验证系统
SoC原型验证系统，包括：SoC待测模块、母板接口控制模块、测试板连接器、子板接口控制模块和测试接口。
SoC待测模块与母板接口控制模块连接，母板接口控制模块与测试板连接器连接，测试板连接器与子板接口控制模块连接，子板接口控制模块与测试接口连接。测试接口为多个。
SoC待测模块的功能为：模拟SoC芯片功能，并把待测信号与母板接口控制模块连接。
母板接口控制模块的功能为：把SoC待测信号压缩后通过测试板连接器发送到测试子板。
子板接口控制模块的功能为：接收母板发送到测试子板的数据，解析后发送到测试接口。
第二步处理SoC待测信号
根据原型验证所需的测试内容提取待测信号，并且待测信号根据所述的不同时钟域分组，时钟声明为Clk_test[N-1:0]，其中N-1为时钟域个数。
母板接口控制模块为每个时钟域的待测信号输入压缩比例控制时钟Clk_compress[N-1:0]，根据Clk_compress母板接口控制模块利用时分复用方式将同一时钟域的多个待测信号进行压缩处理，若第M组待测信号位宽为10，压缩处理后信号位宽降为：10/压缩比例；压缩比例为Clk_compress[M-1]与Clk_test[M-1]的比值；压缩比例在预定范围内自定义，上限由Clk_compress达到的最大频率决定；母板接口控制模块的输出包括：压缩后的待测数据以及Clk_compress[N-1:0]。
子板接口控制模块根据Clk_compress[N-1:0]对接收到的待测数据进行解压缩，并把待测数据输出到相应测试接口。
根据输入的按时钟域分组后待测的信号以及输入压缩比时钟Clk_compress，利用接口控制IP生成函数自动生成相应母板接口控制IP和相应的子板接口控制IP。
第三步实现及烧写母板子板FPGA
根据FPGA的完整实现流程，完成SoC原型代码以及母板接口控制模块在母板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写。
完成子板接口控制模块在子板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写。
第四步测试SoC原型
SoC待测模块模拟SoC芯片功能，并把待测信号与母板接口控制模块连接。通过测试接口与逻辑分析仪连接，利用逻辑分析仪，对SoC待测信号进行测试。
至此，完成了基于FPGA的SoC原型验证。
本方法摆脱了由于原型验证平台的FPGA存储资源有限，导致使用内建逻辑分析仪工具ChipScope时测试信号位宽、采样深度的限制，同时由于不需使用ChipScope，从而可以显著降低原型验证平台的FPGA存储资源，缩短FPGA的实现时间，对提高原型验证测试效率具有很高的实用价值。本发明被应用在多个信号处理SoC芯片型号研制过程中，显著提高了原型验证的效率，为缩短SoC芯片开发周期，提高SoC芯片一次成功率起到了优良的效果。
附图说明
图1一种基于FPGA的SoC原型验证方法所述的SoC原型验证系统示意图。
1.soc待测模块 2.母板接口控制模块 3.测试板连接器 4.子板接口控制模块 5.测试接口
具体实施方式
一种基于FPGA的SoC原型验证方法的具体步骤为：
第一步搭建SoC原型验证系统
SoC原型验证系统，包括：Soc待测模块1、母板接口控制模块2、测试板连接器3、子板接口控制模块4和测试接口5。
Soc待测模块1与母板接口控制模块2连接，母板接口控制模块2与测试板连接器3连接，测试板连接器3与子板接口控制模块4连接，子板接口控制模块4与测试接口5连接。测试接口5为多个。
Soc待测模块1的功能为：模拟SoC芯片功能，并把待测信号与母板接口控制模块2连接。
母板接口控制模块2的功能为：把SoC待测信号压缩后通过测试板连接器3发送到测试子板。
子板接口控制模块4的功能为：接收母板发送到测试子板的数据，解析后发送到测试接口5。
第二步处理SoC待测信号
根据原型验证所需的测试内容提取待测信号，并且待测信号根据所述的不同时钟域分组，时钟声明为Clk_test[N-1:0]，其中N-1为时钟域个数。
母板接口控制模块2为每个时钟域的待测信号输入压缩比例控制时钟Clk_compress[N-1:0]，根据Clk_compress母板接口控制模块2利用时分复用方式将同一时钟域的多个待测信号进行压缩处理，若第M组待测信号位宽为10，压缩处理后信号位宽降为：10/压缩比例；压缩比例为Clk_compress[M-1]与Clk_test[M-1]的比值；压缩比例在预定范围内自定义，上限由Clk_compress达到的最大频率决定；母板接口控制模块2的输出包括：压缩后的待测数据以及Clk_compress[N-1:0]。
子板接口控制模块4根据Clk_compress[N-1:0]对接收到的待测数据进行解压缩，并把待测数据输出到相应测试接口5。
根据输入的按时钟域分组后待测的信号以及输入压缩比时钟Clk_compress，利用接口控制IP生成函数自动生成相应母板接口控制IP和相应的子板接口控制IP。
第三步实现及烧写母板子板FPGA
根据FPGA的完整实现流程，完成SoC原型代码以及母板接口控制模块2在母板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写。
完成子板接口控制模块4在子板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写。
第四步测试SoC原型
Soc待测模块1模拟SoC芯片功能，并把待测信号与母板接口控制模块2连接。通过测试接口5与逻辑分析仪连接，利用逻辑分析仪，对SoC待测信号进行测试。
至此，完成了基于FPGA的SoC原型验证。

Claims (1)

1.一种基于FPGA的SoC原型验证方法，其特征在于该方法的具体步骤为：
第一步 搭建SoC原型验证系统
SoC原型验证系统，包括：Soc待测模块(1)、母板接口控制模块(2)、测试板连接器(3)、子板接口控制模块(4)和测试接口(5)；
Soc待测模块(1)与母板接口控制模块(2)连接，母板接口控制模块(2)与测试板连接器(3)连接，测试板连接器(3)与子板接口控制模块(4)连接，子板接口控制模块(4)与测试接口(5)连接；测试接口(5)为多个；
Soc待测模块(1)的功能为：模拟SoC芯片功能，并把待测信号与母板接口控制模块(2)连接；
母板接口控制模块(2)的功能为：把SoC待测信号压缩后通过测试板连接器(3)发送到测试子板；
子板接口控制模块(4)的功能为：接收母板发送到测试子板的数据，解析后发送到测试接口(5)；
第二步 处理SoC待测信号
根据原型验证所需的测试内容提取待测信号，并且待测信号根据所述的不同时钟域分组，时钟声明为Clk_test[N-1:0]，其中N-1为时钟域个数；
母板接口控制模块(2)为每个时钟域的待测信号输入压缩比例控制时钟Clk_compress[N-1:0]，根据Clk_compress母板接口控制模块(2)利用时分复用方式将同一时钟域的多个待测信号进行压缩处理，若第M组待测信号位宽为10，压缩处理后信号位宽降为：10/压缩比例；压缩比例为Clk_compress[M-1]与Clk_test[M-1]的比值；压缩比例在预定范围内自定义，上限由Clk_compress达到的最大频率决定；母板接口控制模块(2)的输出包括：压缩后的待测数据以及Clk_compress[N-1:0]；
子板接口控制模块(4)根据Clk_compress[N-1:0]对接收到的待测数据进行解压缩，并把待测数据输出到相应测试接口(5)；
根据输入的按时钟域分组后待测的信号以及输入压缩比时钟Clk_compress，利用接口控制IP生成函数自动生成相应母板接口控制IP和相应的子板接口控制IP；
第三步 实现及烧写母板子板FPGA
根据FPGA的完整实现流程，完成SoC原型代码以及母板接口控制模块(2)在母板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写；
完成子板接口控制模块(4)在子板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写；
第四步 测试SoC原型
Soc待测模块(1)模拟SoC芯片功能，并把待测信号与母板接口控制模块(2)连接；通过测试接口(5)与逻辑分析仪连接，利用逻辑分析仪，对SoC待测信号进行测试；
至此，完成了基于FPGA的SoC原型验证。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111061662A (zh) * 2019-12-06 2020-04-24 思尔芯(上海)信息科技有限公司 一种基于连接器扩展fpga互联io的编译系统及方法
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN114742000A (zh) * 2022-03-18 2022-07-12 北京遥感设备研究所 基于FPGA集群的SoC芯片验证系统、验证方法、装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1858596A (zh) * 2006-04-03 2006-11-08 华为技术有限公司 一种芯片通用测试装置及其构建方法
US20090031159A1 (en) * 2007-07-24 2009-01-29 King Wayne Luk On-chip logic analyzer using compression
CN101364950A (zh) * 2008-09-28 2009-02-11 华为技术有限公司 传输时分复用报文的方法和装置
CN103235749A (zh) * 2013-03-26 2013-08-07 江南大学 一种基于FPGA的传感器网络SoC原型验证平台
CN103617140A (zh) * 2013-11-25 2014-03-05 北京航空航天大学 一种神经电信号压缩感知处理验证系统及其构建方法
CN104536867A (zh) * 2015-01-22 2015-04-22 浪潮(北京)电子信息产业有限公司 实现多片现场可编程门阵列调试的系统及方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1858596A (zh) * 2006-04-03 2006-11-08 华为技术有限公司 一种芯片通用测试装置及其构建方法
US20090031159A1 (en) * 2007-07-24 2009-01-29 King Wayne Luk On-chip logic analyzer using compression
CN101364950A (zh) * 2008-09-28 2009-02-11 华为技术有限公司 传输时分复用报文的方法和装置
CN103235749A (zh) * 2013-03-26 2013-08-07 江南大学 一种基于FPGA的传感器网络SoC原型验证平台
CN103617140A (zh) * 2013-11-25 2014-03-05 北京航空航天大学 一种神经电信号压缩感知处理验证系统及其构建方法
CN104536867A (zh) * 2015-01-22 2015-04-22 浪潮(北京)电子信息产业有限公司 实现多片现场可编程门阵列调试的系统及方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张术利: "基于FPGA的SoC原型验证的设计与实现", 《电子技术》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111061662A (zh) * 2019-12-06 2020-04-24 思尔芯(上海)信息科技有限公司 一种基于连接器扩展fpga互联io的编译系统及方法
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN112732636B (zh) * 2021-01-11 2023-05-30 北京东土军悦科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN114742000A (zh) * 2022-03-18 2022-07-12 北京遥感设备研究所 基于FPGA集群的SoC芯片验证系统、验证方法、装置

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