CN114626330A - 一种数模混合电路仿真方法及装置 - Google Patents

Abstract

本申请实施例提供了一种数模混合电路仿真方法及装置，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息，为黑盒电路确定仿真配置信息，在将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路后，利用仿真配置信息对包括待测模拟电路和待测数字电路的待测电路进行仿真，其中待测模拟电路具有与黑盒模拟电路相同的输入管脚信息和输出管脚信息，待测数字电路具有与黑盒数字电路相同的输入接口信息和输出接口信息。也就是说，本申请实施例中，可以将仿真系统的搭建设置在待测模拟电路和待测数字电路的设计阶段，减少了电路的设计完成节点和电路的仿真操作节点之前的时长，缩短了芯片的开发周期。

Description

一种数模混合电路仿真方法及装置

技术领域

本申请涉及集成电路领域，特别是涉及一种数模混合电路仿真方法及装置。

背景技术

在芯片设计领域，随着芯片集成度的不断增加，以及市场需求的多样化，将数字电路和模拟电路集成在一个芯片中的设计逐渐在芯片市场中占据了更多的位置。这种情况给芯片验证仿真带来了更大的困难，虽然市场上的主流仿真电子设计自动化(Electronicdesign automation，EDA)工具和国产EDA工具中，都对应有提供数模混合电路仿真的功能，但这些功能都是在完成数字电路和模拟电路的基础上进行的，使得仿真验证的开始阶段需要在数字电路和模拟电路设计阶段全部完成之后进行，从而大大延长了芯片的开发周期。

发明内容

为解决上述技术问题，本申请实施例提供一种数模混合电路仿真方法及装置，可以在数字电路和模拟电路设计阶段实现仿真系统的搭建，节省仿真时间，缩短芯片的开发周期。

本申请实施例提供了一种数模混合电路仿真方法，包括：

获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息；所述黑盒电路的电路信息包括所述黑盒模拟电路的输入管脚信息和输出管脚信息，所述黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻；所述电路信息还包括所述黑盒数字电路的输入接口信息和输出接口信息；

为所述黑盒电路确定仿真配置信息；

将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息；所述待测模拟电路具有与所述黑盒模拟电路相同的输入管脚信息和输出管脚信息，所述待测数字电路具有与所述黑盒数字电路相同的输入接口信息和输出接口信息；

利用更新后的仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真。

可选的，所述将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息，包括：

在所述黑盒数字电路的verilog网表的存储位置将所述黑盒数字电路的verilog网表替换为待测数字电路的verilog网表；

在所述黑盒模拟电路的网表的存储位置将所述黑盒模拟电路的网表替换为待测模拟电路的网表；

将所述仿真配置信息中的黑盒数字电路的verilog网表的存储位置更新为所述黑盒模拟电路的网表的存储位置，将所述仿真配置信息中的待测数字电路的verilog网表的存储位置替换为所述待测模拟电路的网表的存储位置。

可选的，为所述黑盒电路确定的仿真配置信息和所述更新后的仿真配置信息还包括：仿真系统顶层网表的存储位置、所述黑盒数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，所述激励电路用于提供激励信号；所述黑盒数字电路的外包测试项层verilog代码的存储位置和所述待测数字电路的外包测试项层verilog代码的存储位置相同。

可选的，所述方法还包括：

根据所述仿真配置信息和所述待测数字电路的verilog网表的存储位置，以及所述待测模拟电路的网表，得到仿真配置脚本；

则，所述利用所述仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路仿真，包括：

运行所述仿真配置脚本，以调用所述仿真EDA工具对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真操作。

可选的，所述获取所述黑盒数字电路的输入接口信息和输出接口信息，包括：获取基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息；根据所述声明信息生成所述黑盒数字电路的verilog网表；

所述获取所述黑盒模拟电路的输入管脚信息和输出管脚信息，包括：获取所述黑盒模拟电路的电路信息，根据所述电路信息生成所述黑盒模拟电路的网表。

本申请实施例提供了一种数模混合电路仿真装置，包括：

电路信息获取单元，用于获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息；所述黑盒电路的电路信息包括所述黑盒模拟电路的输入管脚信息和输出管脚信息，所述黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻；所述电路信息还包括所述黑盒数字电路的输入接口信息和输出接口信息；

配置信息确定单元，用于为所述黑盒电路确定仿真配置信息；

电路替换单元，用于将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息；所述待测模拟电路具有与所述黑盒模拟电路相同的输入管脚信息和输出管脚信息，所述待测数字电路具有与所述黑盒数字电路相同的输入接口信息和输出接口信息；

仿真单元，用于利用更新后的仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路仿真。

可选的，所述电路替换单元，包括：

第一电路替换子单元，用于在所述黑盒数字电路的verilog网表的存储位置将所述黑盒数字电路的verilog网表替换为待测数字电路的verilog网表；

第二电路替换子单元，用于在所述黑盒模拟电路的网表的存储位置将所述黑盒模拟电路的网表替换为待测模拟电路的网表；

配置信息替换子单元，用于将所述仿真配置信息中的黑盒数字电路的verilog网表的存储位置更新为所述黑盒模拟电路的网表的存储位置，将所述仿真配置信息中的待测数字电路的verilog网表的存储位置替换为所述待测模拟电路的网表的存储位置。

可选的，为所述黑盒电路确定的仿真配置信息和所述更新后的仿真配置信息还包括：仿真系统顶层网表的存储位置、所述黑盒数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，所述激励电路用于提供激励信号；所述黑盒数字电路的外包测试项层verilog代码的存储位置和所述待测数字电路的外包测试项层verilog代码的存储位置相同。

可选的，所述装置还包括：

脚本确定单元，用于根据所述仿真配置信息和所述待测数字电路的verilog网表的存储位置，以及所述待测模拟电路的网表，得到仿真配置脚本；

则，所述仿真单元具体用于：

运行所述仿真配置脚本，以调用所述仿真EDA工具对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真操作。

可选的，所述电路信息获取单元，包括：

数字电路获取子单元，用于获取基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息；根据所述声明信息生成所述黑盒数字电路的verilog网表；

模拟电路获取子单元，用于获取所述黑盒模拟电路的电路信息，根据所述电路信息生成所述黑盒模拟电路的网表。

本申请实施例提供了一种数模混合电路仿真方法及装置，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息，黑盒电路的电路信息包括黑盒模拟电路的输入管脚信息和输出管脚信息，黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻，电路信息还包括黑盒数字电路的输入接口信息和输出接口信息，为黑盒电路确定仿真配置信息，在将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路后，基于待测模拟电路的存储位置和黑盒数字电路的存储位置更新仿真配置信息，可以利用更新后的仿真配置信息对包括待测模拟电路和待测数字电路的待测电路进行仿真，其中待测模拟电路具有与黑盒模拟电路相同的输入管脚信息和输出管脚信息，待测数字电路具有与黑盒数字电路相同的输入接口信息和输出接口信息。也就是说，本申请实施例中，可以预先根据待测模拟电路的输入管脚信息和输出管脚信息建立黑盒模拟电路，根据待测数字电路的输入接口信息和输出接口信息建立黑盒数字电路，并为黑盒电路确定仿真配置信息，这样将仿真系统的搭建设置在待测模拟电路和待测数字电路的设计阶段，在待测模拟电路和待测数字电路设计完成后，可以利用已经搭建的测试系统进行仿真操作，减少了待测模拟电路和待测数字电路的设计完成节点和待测模拟电路和待测数字电路的仿真操作节点之前的时长，缩短了芯片的开发周期。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种数模混合电路仿真方法的流程图；

图2为本申请实施例提供的一种黑盒数字电路的接口声明示意图；

图3为本申请实施例提供的一种黑盒模拟电路的示意图；

图4为本申请实施例提供的一种仿真系统的示意图；

图5为本申请实施例提供的一种仿真环境结构示意图；

图6为本申请实施例提供的一种数模混合电路仿真装置的结构框图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，数模混合电路仿真流程是利用相应EDA工具的图形化界面读入模拟电路原理图和数字电路设计文件，然后创建测试环境和设置激励，最后运行仿真并查看仿真结果。虽然EDA工具提供了该数模混合电路仿真的方式，但是由于从使用EDA工具开始读入设计开始，就要求数字电路和模拟电路已经是完备的设计，因此就限制了仿真验证的开始阶段需要在数字电路和模拟电路设计阶段全部完成之后进行，仿真工程师只能等数字电路和模拟电路设计全部完成之后才能开始，这样会增加芯片的开发周期。

基于以上技术问题，本申请实施例提供了一种数模混合电路仿真方法及装置，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息，黑盒电路的电路信息包括黑盒模拟电路的输入管脚信息和输出管脚信息，黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻，电路信息还包括黑盒数字电路的输入接口信息和输出接口信息，为黑盒电路确定仿真配置信息，在将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路后，基于待测模拟电路的存储位置和黑盒数字电路的存储位置更新仿真配置信息，可以利用更新后的仿真配置信息对包括待测模拟电路和待测数字电路的待测电路进行仿真，其中待测模拟电路具有与黑盒模拟电路相同的输入管脚信息和输出管脚信息，待测数字电路具有与黑盒数字电路相同的输入接口信息和输出接口信息。也就是说，本申请实施例中，可以预先根据待测模拟电路的输入管脚信息和输出管脚信息建立黑盒模拟电路，根据待测数字电路的输入接口信息和输出接口信息建立黑盒数字电路，并为黑盒电路确定仿真配置信息，这样将仿真系统的搭建设置在待测模拟电路和待测数字电路的设计阶段，在待测模拟电路和待测数字电路设计完成后，可以利用已经搭建的测试系统进行仿真操作，减少了待测模拟电路和待测数字电路的设计完成节点和待测模拟电路和待测数字电路的仿真操作节点之前的时长，缩短了芯片的开发周期。

下面结合附图，通过实施例来详细说明本申请实施例中数模混合电路仿真方法及装置的具体实现方式。

参考图1所示，为本申请实施例提供的一种数模混合电路仿真方法的流程图，该方法可以包括以下步骤：

S101，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息。

本申请实施例中，可以先构建黑盒模拟电路和黑盒数字电路，黑盒模拟电路是仅包括管脚信息的模拟电路，其他信息未知，黑盒数字电路是仅包括接口信息的数字线路，其他信息未知。在构建黑盒模拟电路和黑盒数字电路之后，可以获取到包括黑盒模拟电路和黑盒数字电路的电路信息，而后基于包括黑盒模拟电路和黑盒数字电路的黑盒电路搭建仿真系统平台。黑盒电路的电路信息包括黑盒模拟电路的输入管脚信息和输出管脚信息，以及黑盒数字电路的输入接口信息和输出接口信息。

具体的，黑盒数字电路是根据待测数字电路生成的，黑盒数字电路具有与待测数字电路相同的输入接口信息和输出接口信息，由于待测数字电路的输入接口信息和输出接口信息在待测数字电路的设计阶段结束之前就已确定，因此黑盒数字电路的生成可以和待测数字电路的设计并行执行。

黑盒数字电路的输入接口信息用于表示黑盒数字电路的各个输入接口的功能，黑盒数字电路的输出接口信息用于表示黑盒数字电路的各个输出接口的功能。例如第一个输入接口用于输入重置信号(RESET)，第二个输入接口用于输入(PD)，等等；例如第一个输出接口用于输出PDB信号，第二个输出接口用于输出PDBB信号，等等。

由于待测数字电路前端是使用硬件描述语言verilog进行设计的，因此利用EDA工具创建黑盒数字电路，可以在EDA工具中创建verilog类型的视图(view)，在打开的可编辑窗口中按照verilog语法声明黑盒数字电路的接口信息，接口信息包括输入接口信息和输出接口信息，由于不同接口之间利用声明顺序区分，因此黑盒数字电路的接口信息的声明顺序和待测数字电路的接口信息的声明顺序一致，这样保证黑盒数字电路的接口和待测数字电路的接口信息相同。

参考图2所示，为本申请实施例提供的一种黑盒数字电路的接口声明示意图，其中输入接口用input表示，各个输入接口的输入信号依次为：RESET、PD、FIN、[8:0]M、[4:0]N、[1:0]OD、OE、BP、SOUT、[1:0]TST，各个输出接口的输出信号依次为：PDB、PDBB、DN、DNB、UP、UPB、FOUT、TST_OUT。

本申请实施例中，EDA工具在获取到基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息后，可以根据声明信息生成各个黑盒数字电路的接口元件的电路符号(symbol)对应的视图(view)，这样即完成了黑盒数字电路的创建，并完成了黑盒数字电路的输入接口信息和输出接口信息的获取。本申请实施例中，还可以根据声明信息生成黑盒数字电路的verilog网表(netlist)。

具体的，黑盒模拟电路是根据待测模拟电路生成的，黑盒模拟电路具有与待测模拟电路相同的输入管脚信息和输出管脚信息，由于待测模拟电路的输入管脚信息和输出管脚信息在待测模拟电路的设计阶段结束之前就已确定，因此黑盒模拟电路的生成可以和待测模拟电路的设计并行执行。

对于黑盒模拟电路，可以创建只包含待测模拟电路的管脚(pin)的原理图，管脚包括输入管脚和输出管脚，将所有的管脚都进行合理的连接，例如为输入管脚和输出管脚之间串联测试电阻，测试电阻的数量可以根据输入管脚和输出管脚的数量确定，每个输入管脚都连接至少一个测试电阻，不同输入管脚可以连接相同的测试电阻，也可以连接不同的测试电阻，每个输出管脚都连接至少一个测试电阻，不同输出管脚可以连接相同的测试电阻，也可以连接不同的测试电阻。为输入管脚和输出管脚串联测试电阻，可以防止输入管脚和输出管脚在后续产生网表时被EDA工具优化去除掉。

参考图3所示，为本申请实施例提供的一种黑盒模拟电路的示意图，其中，输入管脚包括M<8:3>、IN1、IN2、DN、DNB、UP和UPB，输出管脚包括SOUT，其中输入管脚M<8>、M<7>、M<6>、M<5>、M<4>、M<3>、IN1、IN2、DN、DNB、UP和UPB分别通过测试电阻R6、R7、R8、R9、R10、R11、R0、R1、R2、R3、R4、R5与输出管脚SOUT连接。

本申请实施例中，获取黑盒模拟电路的输入管脚信息和输出管脚信息，可以具体为，获取黑盒模拟电路信息，根据模拟电路信息生成各个黑盒模拟电路的管脚元件的电路符号(symbol)对应的视图(view)。具体的，还可以根据电路信息生成黑盒模拟电路的网表。

S102，为黑盒电路确定仿真配置信息。

本申请实施例中，在确定黑盒电路并获取到黑盒电路的电路信息后，可以基于黑盒电路进行仿真系统的搭建，参考图4所示，为本申请实施例提供的一种仿真系统的示意图，仿真系统可以包括激励电路(Driver)和监测电路(Monitor)，仿真系统用于对包含数字电路(Digital)和模拟电路(Analog)的测试电路进行仿真，其中激励电路用于提供激励信号，监测电路用于根据仿真验证的需要，对测试电路的信号进行监测。

具体的，在获取到黑盒电路的电路信息后，还可以设置激励电路的信息，在利用仿真EDA工具对黑盒电路进行仿真操作时，激励电路用于为黑盒电路提供激励信号，对黑盒电路的仿真操作即为仿真黑盒电路在激励信号的作用下产生的响应信号，通过对响应信号的分析可以得到对黑盒电路的仿真操作结果，黑盒电路的仿真操作结果体现黑盒电路的性能参数。

激励电路的信息可以包括激励电路中的电路元件，以及激励电路和黑盒电路的连接关系，激励电路的信息根据对待测电路的检测需求确定，例如根据仿真类型、仿真分析点等确定。利用激励电路和黑盒电路，得到仿真电路的电路原理图(schematic)。监测电路的信息可以包括监测电路中的电路元件，以及监测电路和黑盒电路的连接关系，监测电路的信息根据对待测电路的检测需求确定，例如根据仿真类型、仿真检测点等确定，仿真电路的电路原理图还可以包括监测电路。

在建立仿真电路的电路原理图后，可以搭建数模混合仿真环境，具体的，可以创建配置信息(config)类型的视图(view)，根据需要选择仿真原理图的混合仿真类型，在正确设置后，仿真系统原理图就设计完成。

具体的，在获取到黑盒电路的电路信息后，还可以设置仿真操作的配置信息，这样仿真EDA工具可以根据配置信息进行电路仿真。配置信息可以包括例如可以为仿真需要的模型文件、仿真流程中使用的脚本、仿真运行位置以及仿真结果产生位置、仿真中使用的黑盒数字电路的信息和黑盒模拟电路的信息、用户自定义配置文件等文件的存储位置，这样仿真EDA工具可以根据这些配置信息调用需要的文件来对黑盒电路进行仿真操作。

参考图5所示，为本申请实施例提供的一种仿真环境结构示意图，仿真环境结构中包括数据库(Database)，数据库中包括模型(Models)文件夹、脚本(Script)文件夹、仿真(Simulation)文件夹、电路信息(Src)文件夹和自定义模型(User_define Models)文件夹等，其中模型文件夹用于存放所有仿真需要的模型文件，脚本文件夹用于存放所有仿真流程中使用的脚本，仿真文件夹为仿真运行位置及仿真结果产生位置，电路信息文件夹用于存放仿真中使用到的黑盒数字电路的信息和黑盒模拟电路的信息，自定义模型文件夹中存放仿真流程中需要用户自行定义的配置文件。其中，黑盒数字电路的信息包括黑盒数字电路的RTL代码文件或RTL网表，黑盒模拟电路的信息包括黑盒模拟电路的仿真网表文件。

具体实施时，可以打开仿真系统原理图对应的仿真工具窗口，根据需要设置仿真模型、仿真分析点、仿真监测点，然后选择仿真器类型、设置数模混合仿真类型及数模转换参数等信息。仿真选项设置完成后，运行仿真，则仿真工具会产生整个仿真系统电路的仿真网表和仿真设置等文件，网表和文件当中对应的数字待测电路为前述的黑盒数字电路，模拟待测电路为前述的黑盒模拟电路。

在完成仿真系统的搭建后，可以获取到仿真配置信息，仿真配置信息可以包括黑盒数字电路的verilog网表的存储位置、黑盒模拟电路的网表的存储位置、仿真系统顶层网表的存储位置、黑盒数字电路的外包测试项层verilog网表的存储位置和激励电路的网表的存储位置。仿真配置信息还可以包括仿真模型文件的存储位置、仿真分析点、仿真监测点、仿真器类型、数模混合仿真类型和数模转换参数等。

S103，将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路，基于待测模拟电路的存储位置和黑盒数字电路的存储位置更新仿真配置信息。

本申请实施例中，可以在建立黑盒电路后进行数模混合电路仿真系统平台的搭建，这样将数模混合电路仿真系统平台的搭建时间提前至数字电路和模拟电路设计的阶段，甚至可以提前至数字电路和模拟电路设计的初始阶段，这样电路设计和仿真平台搭建可以同步进行，解决了数模混合电路仿真系统平台的搭建对电路设计速度过度依赖的问题，有效减少芯片的开发周期，降低开发成本。

在待测数字电路和待测模拟电路设计完成后，可以将待测模拟黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路，待测模拟电路的输入管脚信息和输出管脚信息，分别与黑盒模拟电路的输入管脚信息和输出管脚信息相同，待测数字电路的输入接口信息和输出接口信息，分别与黑盒数字电路的输入接口信息和输出接口信息相同，这样即使进行了将黑盒电路替换为待测电路，黑盒电路和激励电路之间的连接，与待测电路和激励电路之间的连接不会改变，因此所需的仿真配置信息未经改变，前期搭建的数模混合电路仿真系统平台可以用于待测电路的仿真。

具体的，将黑盒模拟电路替换为待测模拟电路，可以具体为，在黑盒模拟电路的存储位置将黑盒模拟电路的网表替换为待测模拟电路的网表；将黑盒数字电路替换为待测数字电路，可以具体为，在黑盒数字电路的verilog网表的存储位置将黑盒数字电路的verilog网表替换为待测数字电路的verilog网表。当然，仿真配置信息中的黑盒数字电路的verilog网表的存储位置也更新为待测数字电路的verilog网表的存储位置，其中的黑盒模拟电路的网表的存储位置也更新为待测模拟电路的网表的存储位置。

S104，利用仿真配置信息，对包括待测模拟电路和待测数字电路的待测电路仿真。

在将黑盒数字电路替换为待测数字电路，将黑盒模拟电路替换为待测模拟电路后，黑盒电路和激励电路之间的连接，与待测电路和激励电路之间的连接不会改变，因此所需的仿真配置信息未经改变，前期搭建的数模混合电路仿真系统平台可以用于待测电路的仿真。

本申请实施例中，可以利用更新后的仿真配置信息，对包括待测模拟电路和待测数字电路的待测电路进行仿真，得到对待测电路进行仿真的结果，待测电路的仿真结果为待测电路的性能参数，这样根据待测电路的仿真结果可以对待测电路进行优化。更新后的仿真配置信息还包括仿真系统顶层网表的存储位置、待测数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，激励电路用于提供激励信号。其中，仿真配置信息中的黑盒数字电路的外包测试项层verilog代码的存储位置未经修改，和待测数字电路的外包测试项层verilog代码的存储位置相同。

由于数模混合电路仿真系统平台的搭建时间提前至数字电路和模拟电路设计的阶段，甚至可以提前至数字电路和模拟电路设计的初始阶段，这样电路设计和仿真平台搭建可以同步进行，解决了数模混合电路仿真系统平台的搭建对电路设计速度过度依赖的问题，有效减少芯片的开发周期，降低开发成本。

本申请实施例中，还可以根据仿真配置信息和待测数字电路的verilog网表的存储位置，以及待测模拟电路的网表的存储位置，得到仿真配置脚本，仿真配置脚本可以包括第一配置信息，第一配置信息包括待测数字电路的verilog网表的存储位置，以及待测模拟电路的网表的存储位置，这样利用仿真配置信息，对包括待测模拟电路和待测数字电路的待测电路仿真，可以具体为，运行仿真配置脚本，以利用仿真EDA工具对包括待测模拟电路和待测数字电路的待测电路进行仿真操作。第一配置信息还可以包括仿真系统顶层网表的存储位置、待测数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置。

本申请实施例中，还可以根据仿真配置信息和待测数字电路的verilog代码文件的存储位置，以及待测模拟电路的网表的存储位置，得到仿真配置脚本，仿真配置脚本可以包括第二配置信息，第二配置信息包括待测数字电路的verilog代码文件的存储位置，以及待测模拟电路的网表的存储位置，这样利用仿真配置信息，对包括待测模拟电路和待测数字电路的待测电路仿真，可以具体为，运行仿真配置脚本，以利用仿真EDA工具对包括待测模拟电路和待测数字电路的待测电路进行仿真操作。待测数字电路的verilog代码文件是设计工程师设计得到，因此无需仿真工程师录入相关电路单元的信息，减少出错的可能。第二配置信息还可以包括仿真系统顶层网表的存储位置、待测数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置。

本申请实施例提供了一种数模混合电路仿真方法，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息，黑盒电路的电路信息包括黑盒模拟电路的输入管脚信息和输出管脚信息，黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻，电路信息还包括黑盒数字电路的输入接口信息和输出接口信息，为黑盒电路确定仿真配置信息，在将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路后，基于待测模拟电路的存储位置和黑盒数字电路的存储位置更新仿真配置信息，可以利用更新后的仿真配置信息对包括待测模拟电路和待测数字电路的待测电路进行仿真，其中待测模拟电路具有与黑盒模拟电路相同的输入管脚信息和输出管脚信息，待测数字电路具有与黑盒数字电路相同的输入接口信息和输出接口信息。也就是说，本申请实施例中，可以预先根据待测模拟电路的输入管脚信息和输出管脚信息建立黑盒模拟电路，根据待测数字电路的输入接口信息和输出接口信息建立黑盒数字电路，并为黑盒电路确定仿真配置信息，这样将仿真系统的搭建设置在待测模拟电路和待测数字电路的设计阶段，在待测模拟电路和待测数字电路设计完成后，可以利用已经搭建的测试系统进行仿真操作，减少了待测模拟电路和待测数字电路的设计完成节点和待测模拟电路和待测数字电路的仿真操作节点之前的时长，缩短了芯片的开发周期。

基于以上数模混合电路仿真方法，本申请实施例还提供了一种数模混合电路仿真装置，参考图6所示，为本申请实施例提供的一种数模混合电路仿真装置的结构框图，该装置可以包括：

电路信息获取单元110，用于获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息；所述黑盒电路的电路信息包括所述黑盒模拟电路的输入管脚信息和输出管脚信息，所述黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻；所述电路信息还包括所述黑盒数字电路的输入接口信息和输出接口信息；

配置信息确定单元120，用于为所述黑盒电路确定仿真配置信息；

电路替换单元130，用于将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息；所述待测模拟电路具有与所述黑盒模拟电路相同的输入管脚信息和输出管脚信息，所述待测数字电路具有与所述黑盒数字电路相同的输入接口信息和输出接口信息；

仿真单元140，用于利用更新后的仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路仿真。

可选的，所述电路替换单元，包括：

第一电路替换子单元，用于在所述黑盒数字电路的verilog网表的存储位置将所述黑盒数字电路的verilog网表替换为待测数字电路的verilog网表；

第二电路替换子单元，用于在所述黑盒模拟电路的网表的存储位置将所述黑盒模拟电路的网表替换为待测模拟电路的网表；

配置信息替换子单元，用于将所述仿真配置信息中的黑盒数字电路的verilog网表的存储位置更新为所述黑盒模拟电路的网表的存储位置，将所述仿真配置信息中的待测数字电路的verilog网表的存储位置替换为所述待测模拟电路的网表的存储位置。

可选的，为所述黑盒电路确定的仿真配置信息和所述更新后的仿真配置信息还包括：仿真系统顶层网表的存储位置、所述黑盒数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，所述激励电路用于提供激励信号；所述黑盒数字电路的外包测试项层verilog代码的存储位置和所述待测数字电路的外包测试项层verilog代码的存储位置相同。

可选的，所述装置还包括：

脚本确定单元，用于根据所述仿真配置信息和所述待测数字电路的verilog网表的存储位置，以及所述待测模拟电路的网表，得到仿真配置脚本；

则，所述仿真单元具体用于：

运行所述仿真配置脚本，以调用所述仿真EDA工具对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真操作。

可选的，所述电路信息获取单元，包括：

数字电路获取子单元，用于获取基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息；根据所述声明信息生成所述黑盒数字电路的verilog网表；

模拟电路获取子单元，用于获取所述黑盒模拟电路的电路信息，根据所述电路信息生成所述黑盒模拟电路的网表。

本申请实施例提供了一种数模混合电路仿真装置，获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息，黑盒电路的电路信息包括黑盒模拟电路的输入管脚信息和输出管脚信息，黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻，电路信息还包括黑盒数字电路的输入接口信息和输出接口信息，为黑盒电路确定仿真配置信息，在将黑盒模拟电路替换为待测模拟电路，将黑盒数字电路替换为待测数字电路后，基于待测模拟电路的存储位置和黑盒数字电路的存储位置更新仿真配置信息，可以利用更新后的仿真配置信息对包括待测模拟电路和待测数字电路的待测电路进行仿真，其中待测模拟电路具有与黑盒模拟电路相同的输入管脚信息和输出管脚信息，待测数字电路具有与黑盒数字电路相同的输入接口信息和输出接口信息。也就是说，本申请实施例中，可以预先根据待测模拟电路的输入管脚信息和输出管脚信息建立黑盒模拟电路，根据待测数字电路的输入接口信息和输出接口信息建立黑盒数字电路，并为黑盒电路确定仿真配置信息，这样将仿真系统的搭建设置在待测模拟电路和待测数字电路的设计阶段，在待测模拟电路和待测数字电路设计完成后，可以利用已经搭建的测试系统进行仿真操作，减少了待测模拟电路和待测数字电路的设计完成节点和待测模拟电路和待测数字电路的仿真操作节点之前的时长，缩短了芯片的开发周期。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如只读存储器(英文：read-only memory，ROM)/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备)执行本申请各个实施例或者实施例的某些部分所述的方法。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的设备及系统实施例仅仅是示意性的，其中作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅是本申请的优选实施方式，并非用于限定本申请的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种数模混合电路仿真方法，其特征在于，包括：

获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息；所述黑盒电路的电路信息包括所述黑盒模拟电路的输入管脚信息和输出管脚信息，所述黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻；所述电路信息还包括所述黑盒数字电路的输入接口信息和输出接口信息；

为所述黑盒电路确定仿真配置信息；

将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息；所述待测模拟电路具有与所述黑盒模拟电路相同的输入管脚信息和输出管脚信息，所述待测数字电路具有与所述黑盒数字电路相同的输入接口信息和输出接口信息；

利用更新后的仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真。

2.根据权利要求1所述的方法，其特征在于，所述将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息，包括：

在所述黑盒数字电路的verilog网表的存储位置将所述黑盒数字电路的verilog网表替换为待测数字电路的verilog网表；

在所述黑盒模拟电路的网表的存储位置将所述黑盒模拟电路的网表替换为待测模拟电路的网表；

将所述仿真配置信息中的黑盒数字电路的verilog网表的存储位置更新为所述黑盒模拟电路的网表的存储位置，将所述仿真配置信息中的待测数字电路的verilog网表的存储位置替换为所述待测模拟电路的网表的存储位置。

3.根据权利要求2所述的方法，其特征在于，为所述黑盒电路确定的仿真配置信息和所述更新后的仿真配置信息还包括：仿真系统顶层网表的存储位置、所述黑盒数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，所述激励电路用于提供激励信号；所述黑盒数字电路的外包测试项层verilog代码的存储位置和所述待测数字电路的外包测试项层verilog代码的存储位置相同。

4.根据权利要求2所述的方法，其特征在于，所述方法还包括：

根据所述仿真配置信息和所述待测数字电路的verilog网表的存储位置，以及所述待测模拟电路的网表，得到仿真配置脚本；

则，所述利用所述仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路仿真，包括：

运行所述仿真配置脚本，以调用所述仿真EDA工具对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真操作。

5.根据权利要求1-4任一项所述的方法，其特征在于，

所述获取所述黑盒数字电路的输入接口信息和输出接口信息，包括：获取基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息；根据所述声明信息生成所述黑盒数字电路的verilog网表；

所述获取所述黑盒模拟电路的输入管脚信息和输出管脚信息，包括：获取所述黑盒模拟电路的电路信息，根据所述电路信息生成所述黑盒模拟电路的网表。

6.一种数模混合电路仿真装置，其特征在于，包括：

电路信息获取单元，用于获取包括黑盒模拟电路和黑盒数字电路的黑盒电路的电路信息；所述黑盒电路的电路信息包括所述黑盒模拟电路的输入管脚信息和输出管脚信息，所述黑盒模拟电路包括输入管脚和输出管脚之间串联的测试电阻；所述电路信息还包括所述黑盒数字电路的输入接口信息和输出接口信息；

配置信息确定单元，用于为所述黑盒电路确定仿真配置信息；

电路替换单元，用于将所述黑盒模拟电路替换为待测模拟电路，将所述黑盒数字电路替换为待测数字电路，基于所述待测模拟电路的存储位置和所述黑盒数字电路的存储位置更新所述仿真配置信息；所述待测模拟电路具有与所述黑盒模拟电路相同的输入管脚信息和输出管脚信息，所述待测数字电路具有与所述黑盒数字电路相同的输入接口信息和输出接口信息；

仿真单元，用于利用更新后的仿真配置信息，对包括所述待测模拟电路和所述待测数字电路的待测电路仿真。

7.根据权利要求6所述的装置，其特征在于，所述电路替换单元，包括：

第一电路替换子单元，用于在所述黑盒数字电路的verilog网表的存储位置将所述黑盒数字电路的verilog网表替换为待测数字电路的verilog网表；

第二电路替换子单元，用于在所述黑盒模拟电路的网表的存储位置将所述黑盒模拟电路的网表替换为待测模拟电路的网表；

配置信息替换子单元，用于将所述仿真配置信息中的黑盒数字电路的verilog网表的存储位置更新为所述黑盒模拟电路的网表的存储位置，将所述仿真配置信息中的待测数字电路的verilog网表的存储位置替换为所述待测模拟电路的网表的存储位置。

8.根据权利要求7所述的装置，其特征在于，为所述黑盒电路确定的仿真配置信息和所述更新后的仿真配置信息还包括：仿真系统顶层网表的存储位置、所述黑盒数字电路的外包测试项层verilog代码的存储位置和激励电路的网表的存储位置，所述激励电路用于提供激励信号；所述黑盒数字电路的外包测试项层verilog代码的存储位置和所述待测数字电路的外包测试项层verilog代码的存储位置相同。

9.根据权利要求7所述的装置，其特征在于，所述装置还包括：

脚本确定单元，用于根据所述仿真配置信息和所述待测数字电路的verilog网表的存储位置，以及所述待测模拟电路的网表，得到仿真配置脚本；

则，所述仿真单元具体用于：

运行所述仿真配置脚本，以调用所述仿真EDA工具对包括所述待测模拟电路和所述待测数字电路的待测电路进行仿真操作。

10.根据权利要求6-9任一项所述的装置，其特征在于，所述电路信息获取单元，包括：

数字电路获取子单元，用于获取基于verilog语法的黑盒数字电路的输入接口和输出接口的声明信息；根据所述声明信息生成所述黑盒数字电路的verilog网表；

模拟电路获取子单元，用于获取所述黑盒模拟电路的电路信息，根据所述电路信息生成所述黑盒模拟电路的网表。

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