JP3868774B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、詳しくは、ゲートアレイＬＳＩ、エンベディトアレイＬＳＩ、フルカスタムＬＳＩ等のＬＳＩのベースチップに対するアプリケーション処理の段階で複数の電源電圧を簡単に利用でき、かつ、Ｉ／Ｏセル割当てに応じてプログラマブルで柔軟性のあるＥＳＤ（静電放電;ELECTRO-STATIC DISCHARGE）／ＥＯＳ（過電圧過電流;ELECTRICAL OVER-STRESS）の保護回路を容易に形成できるような半導体装置に関する。
【０００２】
【従来の技術】
従来、ゲートアレイＬＳＩ、エンベディトアレイＬＳＩ、フルカスタムＬＳＩ等のＬＳＩのベースチップ（特定の回路を形成するためのプログラム書込等が行われていない設計段階の仮想的なＬＳＩ）にあっては、コア部とＩ／Ｏ部とが分離されて形成される。そのベースチップ、あるいはこのベースチップを利用してアプリケーション設計がなされてそのベースチップに従って製造されたＬＳＩは、図５に示すような構造をしている。コア部には各種の機能回路（通常ロジック回路）が形成される。Ｉ／Ｏ部には、外部からの静電誘導電圧や過電流などの電気的なストレスに対して半導体装置を保護するためのＥＳＤ／ＥＯＳの保護回路などが設けられている。
【０００３】
図５は、この種のＬＳＩベースチップあるいはこのベースチップに従って製造されたＬＳＩ（以下これらをベースチップで代表して説明する。）の一例を示すものであって、図５において、１は、ゲートアレイＬＳＩ、エンベディトアレイＬＳＩ、フルカスタムＬＳＩ等のベースチップであり、２は、その周囲に形成されたＩ／Ｏ部、３は、その内部に設けられたコア部、そしてＩ／Ｏ部２とコア部３との間には、ダミーコレクタのガードリング４が形成されている。このダミーコレクタは、Ｉ／Ｏ部２とコア部３に形成されるＣＭＯＳ回路におけるトランジスタに対してサブストレートを媒介として形成される寄生トランジスタ（本来動作対象とされないダミートランジスタ）のコレクタとして作用する領域である。 ５，５，５…は、通常の電源電圧、例えば、３Ｖ電源用の回路に利用されるＩ／Ｏセルであり、斜線で示す６，６，６…は、例えば、５Ｖ電源用の回路に利用されるＩ／Ｏセルである。そして、７は、外部に接続するためにパッケージ９（ケース）に設けられたピンである。
なお、Ｉ／Ｏ部２には、パッド８，８，８…が各Ｉ／Ｏセルに対応して形成され、各Ｉ／Ｏセルには、通常、ＣＭＯＳのバッファアンプとダイオード等による入力保護回路あるいは出力保護回路、さらに、ダイオード，コンデンサ等によるＥＳＤ／ＥＯＳの保護回路が形成されているが、図ではそれらは省略してある。
【０００４】
さて、斜線で示すＩ／Ｏセル６は、ベースチッブに対するアプリケーション処理段階において複数の電源電圧の電源を利用する場合、例えば、３Ｖの通常の電源以外の他の電源として、５Ｖ電源を利用するためにＩ／Ｏセル５のうちから５Ｖ電源用として選択されたＩ／Ｏセルである。この種のＬＳＩとしては、電源電圧５Ｖで動作するアナログ信号処理回路を内蔵するＬＳＩなどを挙げることができる。また、ＤＳＰを内蔵する回路では、ＤＳＰを電源電圧１．８Ｖ程度で動作させる。
ところで、ダミーコレクタのガードリング４は、Ｉ／Ｏ部２とコア部３とを分離するためにこれらの間に設けられ、通常、単一電源に対応してその電源ラインに接続されて、ＥＳＤ／ＥＯＳの保護回路を形成する。したがって、１つの電源ラインに対してこれを保護回路として利用することは可能であるが、複数の電源電圧を利用する場合には、ベースチップ１のＩ／Ｏ部２において、コーナー部やデットスペースにＥＳＤ／ＥＯＳの保護回路を別に形成することが必要になる。
Ｉ／Ｏセル６は、そのような保護回路が形成される領域であって、３Ｖ電源を主体とした場合に、通常、５Ｖ程度の高い電圧に対して利用される。図中、コア部３のうち領域３ａ（図面中央の右側の大きな矩形のブロック）が３Ｖ電源で動作する回路領域とすれば、領域３ｂ（図面中央の左側の小さな縦長のブロック）は、５Ｖ電源で動作する回路が形成されていて、通常、これは全体の１０％程度と少ない。
【０００５】
【発明が解決しようとする課題】
このような構造のＬＳＩのベースチップにあっては、各Ｉ／Ｏセルは、パッケージのピンと対応している。そのため、ベースチップ１のコーナー部やデットスペースを利用すると、使用するパッケージのピン７の位置が制限されてしまう。
一般的には、異なる電源電圧に応じてそれの電源ピン側が優先して選択されるので、コーナー部やデットスペースを利用するＩ／Ｏセル６は、選択された電源ピン７から独立の引回し配線により接続されることになる。しかも、この場合、電源電圧が高いほど、保護素子数を多くするか、あるいは面積の大きな保護素子を形成することが必要になる。
そのため、アプリケーション対応に配線設計とピン割当て、Ｉ／Ｏセルの選択などをそれぞれに行わなければならず、それにより実際のＬＳＩの製造過程での工数も増加する。
【０００６】
そこで、複数の電源電圧に対応して複数の電源ラインおよびグランドラインをリング状にＩ／Ｏ部２に設けておき、それぞれのＩ／Ｏセルに形成したＥＳＤ／ＥＯＳの保護回路をそれぞれに対応する電源ラインに割当てて接続することが行われる。しかし、このようにすると、電源ライン１本あたりのライン幅が狭くなってしまい、電源系の保護素子数を電源電圧に対応して十分に配置できない問題がある。
この種の問題を解決するために、出願人は、幅のある電力供給ラインとグランドラインとをＩ／Ｏ部とコア部それぞれに、それぞれ並列に設けておき、ＥＳＤ／ＥＯＳの保護回路をＩ／Ｏ部とコア部にそれぞれ形成する技術を、特願平11-2597号（特開平12-208706号）「半導体集積回路」として出願している。
しかし、このようにすると、コア部の領域が制限されるほか、異なる電源系対応に特別にレイアウト設計をする必要がある。それは、アプリケーション処理の段階での製造工数を増加させる。
この発明の目的は、このような従来技術の問題点を解決するものであって、複数の電源電圧を利用するアプリケーション対応の回路形成に適し、かつ、Ｉ／Ｏセル割当てに応じてプログラマブルで柔軟性のあるＥＳＤ／ＥＯＳの保護ができる半導体装置を提供することにある。
この発明の他の目的は、アプリケーション処理の段階で複数の電源電圧を簡単に利用でき、かつ、Ｉ／Ｏセル割当てに応じてプログラマブルで柔軟性のあるＥＳＤ／ＥＯＳの保護ができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するためのこの発明の半導体装置の構成は、周辺部に多数のＩ／Ｏセルが形成されたＩ／Ｏ領域とその内側に各種の機能回路が形成されたコア領域と、Ｉ／Ｏ領域とコア領域の間に設けられたガードリングとを有する半導体装置において、前記ガードリングとしてＮ形およびＰ形のうちのいずれか一方の第１のガードリングとこの第１のガードリングに隣接して形成された前記Ｎ形および前記Ｐ形のうちのいずれか他方の第２のガードリングとを有し、第１のガードリングが、Ｉ／Ｏセル単位か、複数のＩ／Ｏセルに対応して分割された多数の島状のウエル領域の集合として形成され、そのウエル領域の少なくとも１つは第１の電源ラインに接続され、残りのウエル領域の少なくとも１つは第２の電源ラインに接続されているものである。
また、この発明の半導体装置の製造方法の発明は、前記のウエル領域の少なくも１つと第１の電源ラインとの接続およびウエル領域の他の少なくも１つと第２の電源ラインとの接続は、ＬＳＩの製造工程におけるコンタクト処理か、これ以降の製造プロセスにおいてが行われるものである。
【０００８】
【発明の実施の形態】
このような構成のこの発明の半導体装置にあっては、第１のガードリングがＩ／Ｏセル単位か、複数のＩ／Ｏセルに対応して多数の島状のウエル領域に分割されている。そこで、島状のウエル領域を選択的に接続することが可能になる。
その選択接続は、半導体集積回路の製造途中のアプリケーションレベルの処理で行うことができる。すなわち、ベースチップに従って製造されたＬＳＩの製造工程におけるコンタクト処理か、これ以降の製造プロセスで異なる電源電圧のピン位置に応じて行うことができる。このとき、それぞれに電圧の異なる電源ピンの位置に対応するＩ／Ｏセル位置と第１のガードリングの分割された島状領域とを選択して接続することで、分割された島状領域をＥＳＤ／ＥＯＳの保護回路としてそれぞれの電源電圧に対応して利用することができる。しかも、周囲の分割された島状領域を必要な電流容量に応じて複数並列に接続するだけ、異なる電源電圧に対応して必要な電流容量のダイオード等の保護回路をそれぞれに独立に形成することができる。
具体的には、第１のガードリングの、分割された島状のウエル領域の選択と接続は、例えば、第１のガードリングの上部にある金属配線層において簡単に接続配線の処理をするだけで可能である。そこで、特別なレイアウト設計をする必要はない。
その結果、アプリケーション処理の段階で複数の電源電圧を利用でき、かつ、Ｉ／Ｏセル割当て応じてプログラマブルで柔軟性のあるＥＳＤ／ＥＯＳ保護ができる半導体装置を容易に実現することができる。
【０００９】
【実施例】
図１において、１０は、ゲートアレイＬＳＩ、エンベディトアレイＬＳＩ、フルカスタムＬＳＩ等のベースチップ（あるいはこれに従って製造されたＬＳＩ）であり、図１に示す図は、図５における左下角の位置での拡大図に対応している。１２は、Ｉ／Ｏ部２とコア部３との間に形成されたＮ^＋層の取出領域を有する多数の島状のウエル領域（島状の領域）１２ａ，１２ｂ，…１２ｎ，…からなる第１のガードリングである。この島状に形成された多数のウエル領域は、所定の間隔をもって配列され、これらの集合全体として図５に示すカードリング４と同様に全体として矩形のリング状にベースチップ１０に配置されている。そして、図１の島状領域１２ｉに示すように、それぞれ両端部に互い違いになる突起部１５ａ，１５ｂを有している。
【００１０】
このガードリング１２に沿って同様に矩形のリング状に１つのＰ^＋層の取出領域１６（図２参照）が所定の間隔を空けて内側（コア部３側）に設けられている。これによりこのＰ^＋層の取出領域１６に沿ってＰ型の第２のガードリング１１がＰ型サブストレート（Ｐ−sub）１３の表面に第１のガードリング１２に沿ってこれに隣接して形成されている。
この第２のガードリング１１は、ガードリング１２とコア部３との間にＰ型サブストレート（Ｐ−sub）１３の一部の領域として形成され、これら第１、第２のガードリング１２、１１は、それぞれサブストレート１３との関係で形成される寄生トランジスタのダミーコレクタとなっている。なお、Ｉ／Ｏ部２とコア部３とにはぞれぞれＣＭＯＳ回路が多数形成されている。
ところで、以下説明する実施例では、図５と同一の構成要素は、同一の符号で示し、それらの説明を割愛する。
【００１１】
図１にみるように、ガードリング１２の矩形に配列された島状の領域１２ａ，１２ｂ，…１２ｎ，…のうち、例えば、島状の領域１２ａ，１２ｂ，１２ｎは、外側の各Ｉ／Ｏセル５に対応した長さでＩ／Ｏセル単位に形成されている。また、例えば、角の部分にある島状の領域１２ｈは、２つのＩ／Ｏセル５に対応した長さで分割された島状の領域として形成されている。形成される島状の領域は、実質的にＩ／Ｏセル単位か、その複数個の長さに対応している。
以下では、これら島状の領域１２ａ，１２ｂ，…１２ｎ，…の代表として島状領域１２ｉをもって説明する。
島状領域１２ｉは、図２の断面図に示すように、Ｉ／Ｏセル単位に対応する長さか、あるいはＩ／Ｏセル複数個に実質的に対応する長さで島状に形成されたＮ型のウエル領域１４ｉとこのＮウエル領域１４ｉの表面側にこれの取出領域として設けられたＮ^＋層１５ｉとからなる。
図２に示すように、ガードリング１２を形成するＮウエル領域１４ｉに所定の幅をもって隣接してＰ^＋層１６がＰ型のガードリング（ダミーコレクタガードリング）１１のＰ^＋取出領域として形成されている。これにより前記したように、Ｎウエル領域１４ｉとＰ^＋層１６との間の領域、そしてＰ^＋層１６の周囲にガードリング１１が形成される。このＰ型のガードリング１１は、各島状領域１２ｉを分割している間の空間まで延びている。
【００１２】
各島状領域１２ｉの電源電圧の割り当ては、図３に示すように、異なる電圧の電源電圧ピンとして、例えば、電圧３Ｖ，５Ｖの電源ピンが存在するとすれば、これらに割り当てられる電源電圧、３Ｖに対応して隣接する複数のＮ^＋層１５ｉを、それぞれこれの上層の金属配線層において形成される配線ライン２０により、そして５Ｖに対応して隣接する複数のＮ^＋層１５ｉを、それぞれこれの上層の金属配線層において形成される配線ライン２１によりそれぞれ接続する。そして、ダミーコレクタのガードリング１１の取出領域であるＰ^＋層１６を同じく上層の金属配線ライン２２を介してグランドＧＮＤに接続する。このことで、電源電圧３Ｖ対応のガードリングエリア１７と、電源電圧５Ｖ対応のガードリングエリア１８を、割当てられた電源電圧ピン７ａ，７ｂそれぞれに対応するＩ／Ｏセル５、Ｉ／Ｏセル６の位置に対応して選択的に形成できる。このとき同時にダイオードの保護回路も形成できる。
すなわち、ダミーコレクタのガードリング１１と各島状領域１２ｉのＮウエル領域１４ｉとの間には分割されたウエル領域１４ｉ対応に個別にそれぞれＰＮ接合が形成されるので、それらが保護ダイオードとなる。また、図３に示すように、それぞれのＰＮ接合により同時にコンデンサも形成される。しかも、各島状領域１２ｉの選択数だけ保護ダイオードの保護電流容量は大きく設定できる。コンデンサの容量も同時に大きくできる。そこで、電源電圧の高いものについては、それに対応した容量の保護ダイオードを確保することができる。
さらに、このとき、隣接する島状のＮウエル領域１４ｉとの間にはＰ型の領域が形成されているので、寄生のＮＰＮトランジスタも形成され、これが保護回路の役割を果たす。
【００１３】
図３では、配線ライン２０は、３Ｖの電源ラインとして外部からベースチップ１０に３Ｖの電圧の電力を供給する３Ｖの電源ピン７ａに対応する位置のＩ／Ｏセル５のパッド８を介して電源ピン７ａに接続されていて、このＩ／Ｏセル５に対応するＮウエル領域１４ｉのＮ^＋層１５ｉに接続されている。そして、このＮウエル領域１４ｉのＮ^＋層１５ｉに隣接する複数のＮウエル領域１４ｉのＮ^＋層１５ｉにも接続されている。
配線ライン２１は、５Ｖの電源ラインとして外部からベースチップ１０に５Ｖの電圧の電力を供給する５Ｖの電源ピン７ｂに対応する位置のＩ／Ｏセル６のパッド８を介して電源ピン７ｂに接続されていて、このＩ／Ｏセル６に対応するＮウエル領域１４ｉのＮ^＋層１５ｉに接続されている。そして、このＮウエル領域１４ｉのＮ^＋層１５ｉに隣接する複数のＮウエル領域１４ｉのＮ^＋層１５ｉにも接続されている。
【００１４】
ところで、上層の金属配線層における配線ライン２０，２１，２２は、ベースチップ１０に従って製造される半導体集積回路の製造途中（あるいはベースチップ１０による設計段階）のアプリケーションレベルで接続処理をすればよい。その結果、ＬＳＩの製造工程におけるコンタクト処理か、これ以降の製造プロセスでレイアウト設計をすることなく、簡単に電源電圧ピン対応に選択的な配線接続をするだけで済む。特に、電源電圧の高いピンに対しては、隣接する島状領域１２ｉを多数並列に接続して必要な電流容量あるいは面積をかせげばよい。これにより電源電圧に応じた適切な保護回路が形成できる。
その結果、図３に示すように、保護回路としてのダイオードＤ1とコンデンサＣ1とが電源電圧３Ｖの保護回路となり、ダイオードＤ2とコンデンサＣ2とが電源電圧５Ｖの保護回路となる。
このように、それぞれの電源電圧対応に、かつ、Ｉ／Ｏセルの位置に対応して保護回路を形成できる。高い電源電圧のものについては、より大きなエリアを割り当てて複数のダイオードＤ2とコンデンサＣ2からなる保護回路の電流容量とキャパシタンスとを大きく採ることができる。これにより電源電圧に応じたＥＳＤ／ＥＯＳの保護ができる。なお、一例として図１の角では、角の２つのＩ／Ｏセル５に対応して１つの島状の領域１２ｈが形成されている。
【００１５】
図４は、ガードリング１１をガードリング１２の島状領域１２ａ，１２ｂ，…１２ｎに対応してＰ^＋の取出領域を持つ島状のＰ型ウエル領域１１ａ，１１ｂ，…１１ｉ，１１ｊ，…として複数個に分割した実施例である。このように第２のガードリング１１側も分割することで、異なる電源電圧に対応して各島状領域１２ｉと同様に、ガードリング１１の分割された島状領域１１ａ，…１１ｉ，…のうちの１つ、あるいはいくつかを選択することができる。これによりそれぞれにグランドＧＮＤを分けることができる。例えば、デジタル信号系の回路のグランドＧＮＤとアナログ信号系のグランドＧＮＤとをそれぞれ分けることができる。あるいはこのようにグランドＧＮＤを分けることによりデバイスのグランドＧＮＤと特定の回路のグランドＧＮＤとを分けることができる。
さらに、保護ダイオードを形成する場合にそれぞれのＮ^＋層１５ｉに対応してガードリング１１の分割された島状領域１１ａ，…１１ｉ，…のうちの１つ、あるいはいくつかをグランドへ接続する領域としてそれぞれ選択することで、それぞれに個別に保護ダイオードを形成できる。
【００１６】
そこで、それぞれの島状領域１２ｉとこれに対応するそれぞれの島状領域１１ｉ（島状領域１１ａ，１１ｂ，…１１ｉ，１１ｊ，…の代表として）とによりそれぞれに形成されるそれぞれの保護ダイオードを必要に応じて相互に並列に接続すれば多数の保護ダイオードを一体的な１つの容量の大きな保護ダイオードとして利用することが可能になる。
なお、島状のＰ型ウエル領域１１ｉの構造は、Ｐ型である点を除いては、Ｎウエル領域１４ｉの図２の場合と同様であって、Ｐ−sub１３の表面にＰウエル領域を、例えば、埋め込み層を底面として周囲を絶縁領域で囲んでＮウエル領域１４ｉに隣接して形成する。そして、この中に島状のＰ^＋の取出領域１６（Ｐ^＋層）を形成することによる。
また、前記した図１では、分割された島状の領域をもつガードリングの一部分のみを示しているが、矩形のガードリング全体の島状の領域の全部がそれぞれ異なる特定の電圧の電源ラインに接続されている必要はない。さらに、Ｉ／Ｏ領域２に設けられたＩ／Ｏセル５あるいはＩ／Ｏセル６のうち保護回路が形成されないものが存在してもよいことはもちろんである。
【００１７】
以上説明してきたが、実施例では、電源ピン７ａ、７ｂの位置に対応するＩ／Ｏセル５、Ｉ／Ｏセル６が選択され、これらＩ／Ｏセル５、Ｉ／Ｏセル６の位置に対応する島状のウエル領域がそれぞれにそれぞれの電源ライン２０、２１を介して電源ピン７ａ、７ｂに接続される例を挙げている。しかし、電源ピン７ａ、７ｂの位置とこれらに接続されるウエル領域との位置は、必ずしも対応している必要はない。なお、電源ラインを介して電源ピン７ａ、７ｂに接続される少なくとも１つの島状のウエル領域との位置関係は、できるだけ近傍にあることが好ましい。
また、実施例では、Ｐ型のダミーコレクタのガードリング１１の外側（Ｉ／Ｏ部２側）にＮ型のダミーコレクタのガードリング１２を形成しているが、逆に、Ｎ型のダミーコレクタのガードリング１２をガードリング１１の内側（コア部３側）の位置になるように形成してもよいことはもちろんである。
さらに、実施例では、半導体基板としてＰ−subの例を挙げているが、Ｎ−subの半導体基板が用いられてもよいことはもちろんであり、Ｎ−subのときには、図１のウエル領域はＮ形となり、ガードリングもそれぞれＮ形がＰ形に、Ｐ形がＮ形になる。
【００１８】
【発明の効果】
以上の説明から理解できるように、この発明にあっては、第１のガードリングがＩ／Ｏセル単位か、複数のＩ／Ｏセルに対応して多数の島状の領域に分割されているので、半導体集積回路の製造途中のアプリケーションレベルで異なる電源電圧のピン位置に応じてその位置に対応するＩ／Ｏセル位置と第１のガードリングの分割された島状領域とを選択することができ、分割された島状領域をＥＳＤ／ＥＯＳの保護回路としてそれぞれに利用することができる。しかも、周囲の分割された島状領域を接続するだけ、異なる電源電圧に対応して必要な容量の保護回路をそれぞれ独立に形成することができる。
この場合、第１のガードリングの分割された島状領域の選択と接続は、例えば、上部の金属配線層で簡単に接続配線処理だけすれば可能であって、特別なレイアウト設計をする必要はない。
その結果、アプリケーション処理の段階で複数の電源電圧を利用でき、かつ、Ｉ／Ｏセル割当て応じてプログラマブルで柔軟性のあるＥＳＤ／ＥＯＳ保護ができる半導体装置を容易に実現することができる。
【図面の簡単な説明】
【図１】図１は、この発明の半導体装置を適用した半導体装置の構成の部分拡大図である。
【図２】図２は、分割された第１のガードリング部分の断面構造の説明図である。
【図３】図３は、電源電圧に応じたガードリングエリアの接続状態の説明図である。
【図４】図４は、さらに、第２のガードリングを分割した場合の説明図である。
【図５】図５は、コア部とＩ／Ｏ部とが分離して形成された従来のＬＳＩあるいはそのベースチップの一例を示す説明図である。
【符号の説明】
１，１０…ＬＳＩベースチップの説明図ＬＳＩベースチップ、
２…Ｉ／Ｏ部、３…コア部、４，１１，１２…ガードリング、
５…３Ｖ電源用の回路に利用されるＩ／Ｏセル、
６…５Ｖ電源用の回路に利用されるＩ／Ｏセル、
７…パッケージに設けられたピン、
８…パッド、１３…Ｐ型サブストレート（Ｐ−sub）、
１４…Ｎウエル領域、１５…ガードリング層
１６…Ｐ^＋層の取出領域、１７，１８…ガードリングエリア、
２０，２１，２２…配線ライン。

Claims (11)

1. 周辺部に多数のＩ／Ｏセルが形成されたＩ／Ｏ領域とその内側に各種の機能回路が形成されたコア領域と、前記Ｉ／Ｏ領域と前記コア領域の間に設けられたガードリングとを有する半導体装置において、
   前記ガードリングとしてＮ形およびＰ形のうちのいずれか一方の第１のガードリングとこの第１のガードリングに隣接して形成された前記Ｎ形および前記Ｐ形のうちのいずれか他方の第２のガードリングとを有し、前記第１のガードリングは、前記Ｉ／Ｏセル単位か、複数の前記Ｉ／Ｏセルに対応して分割された多数の島状のウエル領域の集合として形成され、前記ウエル領域の少なくとも１つは第１の電源ラインに接続され、残りの前記ウエル領域の少なくとも１つは第２の電源ラインに接続されていることを特徴とする半導体装置。
2. 前記ウエル領域は、取出領域を有するダミーコレクタであり、これの集合が全体として矩形のリングとして形成され、前記少なくとも１つのウエル領域は、前記取出領域を介して前記取出領域より上の層の配線ラインにおいて前記第１および第２の電源ラインのいずれかに接続されている請求項１記載の半導体装置。
3. 前記ウエル領域は、Ｐ型のサブストレートに形成されたＮ型のものであり、前記取出領域はＮ^＋の層として形成され、前記第２のガードリングは、前記ウエル領域に隣接して前記Ｐ型のサブストレートの領域の一部として形成され、前記ウエル領域と前記第２のガードリングとからなるダイオードを含む保護回路が形成される請求項２記載の半導体装置。
4. 前記第２のガードリングは、前記ウエル領域に隣接して矩形のリングとして形成されたＰ^＋の層からなる取出領域を有するダミーコレクタであって、前記Ｐ^＋の層がグランドラインに接続され、前記第１および第２の電源ラインのいずれかに接続される前記ウエル領域は、前記いずれかに接続される電源ラインの電源ピンの位置に対応するか、その近傍のものが選択されている請求項３記載の半導体装置。
5. 複数の前記ウエル領域は前記Ｎ^＋の層からなる取出領域を介して前記第１の電源ラインに接続され、残りの前記ウエル領域は、前記Ｎ^＋の層からなる取出領域を介して前記第２の電源ラインに接続され、前記第２のガードリングは、前記第１のガードリングと前記コア領域との間に形成されている請求項３記載の半導体装置。
6. 前記第１の電源ラインは、前記第２の電源ラインより電圧が高いものであって、前記コア領域には前記第１の電源ラインの電圧で動作する回路と前記第２の電源ラインの電圧で動作する回路が設けられている請求項３記載の半導体装置。
7. 前記第２のガードリングは、分割された多数の島状のＰ型のウエル領域からなる請求項２記載の半導体装置。
8. 周辺部に多数のＩ／Ｏセルが形成されたＩ／Ｏ領域とその内側に各種の機能回路が形成されたコア領域と、前記Ｉ／Ｏ領域と前記コア領域の間に設けられたガードリングとを有する半導体装置の製造方法において、
   前記ガードリングとしてＮ形およびＰ形のうちのいずれか一方の第１のガードリングといずれか他方の第２のガードリングが隣接して形成され、前記第１のガードリングは、前記Ｉ／Ｏセル単位か、複数の前記Ｉ／Ｏセルに対応して分割された多数の島状のウエル領域の集合として形成され、
   前記ウエル領域の少なくとも１つと第１の電源ラインとの接続および前記ウエル領域の他の少なくとも１つと第２の電源ラインとの接続がＬＳＩの製造工程におけるコンタクト処理か、これ以降の製造プロセスにおいて行われることを特徴とする半導体装置の製造方法。
9. 前記ウエル領域は、取出領域を有するダミーコレクタであり、これの集合が全体として矩形のリングとして形成され、前記ウエル領域と前記第２のガードリングからなるダイオードを含む保護回路が形成される請求項８記載の半導体装置の製造方法。
10. 前記ウエル領域は、Ｐ型のサブストレートに形成されたＮ型のものであり、前記取出領域はＮ^＋の層として形成され、前記第２のガードリングは、前記ウエル領域に隣接して前記Ｐ型のサブストレートの領域の一部として形成され、前記第１および第２の電源ラインのいずれかに接続される前記ウエル領域は、前記いずれかに接続される電源ラインの電源ピンの位置に対応するか、その近傍のものが選択されている請求項９記載の半導体装置の製造方法。
11. 複数の前記ウエル領域は前記第１の電源ラインに接続され、残りの前記ウエル領域は、前記第２の電源ラインに接続され、前記第２のガードリングは、前記第１のガードリングと前記コア領域との間に形成されている請求項１０記載の半導体装置の製造方法。

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