JP4504916B2 - 半導体装置の電源分離構造およびその電源分離構造を備えた半導体装置 - Google Patents

Description

本発明は複数電源を備える半導体装置に関し、特にＩＯ領域や内部領域等の素子領域を複数の領域に電源分離するための電源分離構造およびその電源分離構造を備えた半導体装置に関する。

複数の異なる電源で動作する半導体素子を一つの半導体基板上に構築している半導体装置では、異なる電源の半導体素子が隣接配置されると、基板やウェルを通して隣接する半導体素子間で漏れ電流が発生する。また、一つの電源の電源ノイズが基板やウェルを通して他の電源で動作する隣接配置された半導体素子に伝わり半導体素子ないし半導体装置全体の正常な動作が阻害されてしまう。そのため、この種の半導体装置では、異なる電源の半導体素子を絶縁分離するための電源分離構造を設ける必要がある。従来の半導体装置では、このような電源分離構造として、カットバッファと称される電源分離ブロックを形成することが行われている。

例えば、図１はカットバッファを使用した時の電源分離構造の概念図であり、ここでは半導体装置のチップ１の周辺に沿って設けられるＩＯ領域２とチップ中央部の内部領域３をそれぞれ複数の電源に分離した例を示している。また、電源配線４として、それぞれ異なる電圧の電源配線（５Ｖ）４Ａ、電源配線（３．３Ｖ）４Ｂ、電源配線（２．５Ｖ）４Ｃが設けられており、ＩＯ領域２はこれらの電源配線４に対応してそれぞれ異なる電圧のＩＯ領域（５Ｖ）２Ａ，ＩＯ領域（３．３Ｖ）２Ｂ，ＩＯ領域（２．５Ｖ）２Ｃとして区画形成されている。そして、各ＩＯ領域２Ａ，２Ｂ，２Ｃの境界に沿ってカットバッファと呼ばれる電源分離バッファ５を配置し、電気的に電源を遮断している。なお、内部領域３はそれぞれ異なる電圧の内部領域（５Ｖ）３Ａ、内部領域（３．３Ｂ）３Ｂ、内部領域（２．５Ｖ）３Ｃに分離されるが、ここでは内部領域でのカットバッファについての図示は省略している。なお、図において符号６は電極パッドである。

図６は前記した従来のカットバッファ５の形成工程を示す断面図である。先ず、図６（ａ）のように、Ｐ型シリコン基板１０１上にフォトリソグラフィ技術を用いて電源分離部にフォトレジスト１１１を形成し、イオン（リン）注入工程及び拡散工程を経て電源分離部１２１を挟んだ領域にそれぞれＮウェル１０２を構成する。次いで、図６（ｂ）のように、フォトリソグラフィ技術を用いてフォトレジスト１１２を形成し、このフォトレジスト１１２をマスクとしてイオン（ヒ素）注入し、かつ拡散することにより、前記各Ｎウェル１０２内にＮ+ 領域１０３を形成する。さらに、図６（ｃ）のように、前記電源分離部１２１を除く領域にフォトリソグラフィ技術を用いてフォトレジスト１１３を形成し、このフォトレジスト１１３をマスクとしてイオン（ボロン）注入しかつ拡散することにより、Ｐ+ 領域１０４を形成する。これにより前記カットバッファ５が形成される。しかる後、図７（ａ）のように、層間絶縁膜１３１を形成し、前記各Ｎ+ 領域１０３及びＰ+ 領域１０４につながるコンタクト１３２を形成し、これらコンタクト１３２を介して電源配線４、ここでは電源配線（５Ｖ）４Ａ、電源配線（３．３Ｖ）４Ｂ、ＧＮＤ配線４Ｄを形成する。

このように形成されるカットバッファでは、電源配線（５Ｖ）４Ａと電源配線（３．３Ｖ）４Ｂにつながる各Ｎ+ 領域１０３はＮウェル１０２内に形成されており、また各Ｎウェル１０２はＰ型シリコン基板１０１上に離間配置され、しかも各Ｎウェル１０２間のＰ型シリコン基板１０１にはＧＮＤ配線４Ｄに接続されたＰ+ 領域１０４が形成されているため、電源配線（５Ｖ）４Ａと電源配線（３．３Ｖ）４Ｂからの電流は各Ｎウェル１０２内の外側に漏れることがなく、両電源を絶縁分離することが可能になる。なお、図１の内部領域３において電源分離を行う場合には、図７（ｂ）に示すように、Ｎウェル１０２間にＧＮＤ用のＰ+ 領域１０４を形成せず、両Ｎウェル１０２の外側にＧＮＤ配線に接続されるＰ+ 領域１０４を形成する構造が採用されることもある。また、入出力ライン等に乗ったサージノイズを速やかにＶＤＤラインに逃す半導体装置の保護構造が、例えば特許文献１に記載されている。
特開２００１−７２１４号公報

このようなカットバッファでは、図７（ａ）に示したように、ＩＯ領域の形成と同時に、電源分離部には半導体素子を構成するＭＯＳトランジスタ等の素子と深さや幅が合致したＮウェル１０２やＮ+ 領域１０３及びＰ+ 領域１０４を形成する必要がある。そのため、電源分離部の位置変更を伴うリワーク時はＩＯ電源分離用バッファを下地のＮウェル領域１０２から順次形成し直さなければならず、下地からのリワークが必須となり、開発費、工期共に増大していた。また、設計プロセスや展開されるファミリ毎に素子の深さや幅など設計基準が違うため、ＩＯ領域のカットバッファを設計しても設計プロセスやファミリが変われば再設計が必須となり、開発工数および開発費用が増大していた。さらにＩＯ領域にカットバッファを挿入する際にパッド情報の変更を手作業で行うため、人的ミスによる不具合混入リスクも発生していた。このことは、図７（ｂ）に示した構成のカットバッファについても同様であり、電源分離部の位置変更時は下地からのリワークが必須になるという問題があった。

特にあらかじめ、トランジスタ領域等の下地の構造を共通に作りこんでおき、配線等の上部の構造のみを注文に応じて作り変えるいわゆるゲートアレイ等のマスタースライス型半導体装置では、あらかじめ電源の分離部の位置が固定されており、その位置にしかカットバッファは配置されていなかったため、配線工程で電源分離部の位置を変えることはできなかった。

本発明の主な目的は、ＩＯ領域および内部領域の電源分離構造の位置変更を伴うリワークを容易に行うことを可能にした電源分離構造及びこのような電源分離構造を備える半導体装置を提供するものである。

本発明は、互いに電圧の異なる第１および第２の電源で動作する半導体装置であって、前記半導体装置の半導体基板上に、前記第１の電源が第１の電源配線により電気的に接続された第１の素子領域と、前記第２の電源が第２の電源配線により電気的に接続された第２および第３の素子領域と、前記第１の素子領域と前記第２の素子領域の間に形成された第１の電源分離部と、前記第２の素子領域と前記第３の素子領域の間に形成された第２の電源分離部と、が設けられ、前記第１の電源分離部は、第１ＰＮ接合が設けられ、前記第２の電源分離部は、第２ＰＮ接合が設けられ、前記第１ＰＮ接合が逆バイアスされるように、前記第１ＰＮ接合を形成するＰ領域あるいはＮ領域の一方が前記第１の電源配線に、他方が前記第２の電源配線に接続されて、前記第１の電源分離部が、前記第１の素子領域と前記第２の素子領域との間の電源を分離し、前記第２ＰＮ接合を形成するＰ領域及びＮ領域の両方が前記第１および第２の電源配線のいずれにも接続されず、あるいは、前記第２ＰＮ接合を形成するＰ領域及びＮ領域の両方が前記第２の電源配線に接続されて、前記第２の電源分離部が、前記第２の素子領域と前記第３の素子領域との間の電源を分離しないこと、を特徴とする。

また、本発明は、前記第１ＰＮ接合と前記第２ＰＮ接合が、それぞれ、第１導電型のウェルと、前記ウェル内に形成された第２導電型の不純物領域と、により構成される。そして、前記第１の素子領域が、第１導電型のトランジスタ形成用ウェルを有し、前記ウェルの深さと前記トランジスタ形成用ウェルの深さとが同じであることを特徴とする。あるいは、前記第１の素子領域が、第２導電型のソース・ドレイン領域を有し、前記不純物領域の深さと前記ソース・ドレイン領域の深さとが同じあることを特徴とする。

本発明の電源分離構造によれば、異なる電源で駆動する素子領域にはダイオード構造の電源分離部が複数位置にそれぞれ存在し、かつ選択された電源分離部に対して異なる電源の電源配線がそれぞれ逆極性に接続されているので、従来のように素子領域の形成と同時にカットバッファを形成する必要がなく、配線工程時に電源分離部を選択して電源配線を接続することで形成でき、次のような効果を得ることができる。第１に、電源分離位置の変更に伴うリワークでも、上層工程の変更のみで対応可能であり開発費、工期を共に大幅に削減することが可能である。第２に、設計プロセス、ファミリ展開毎に設計しなくてはならなかった電源分離バッファが、ファミリ展開、設計プロセスを意識する必要が無くなり、開発工数および開発費が大幅に削減可能である。第３に、電源分離バッファ挿入によるパッド情報変更の手作業に伴う、不具合の混入リスクを回避することができる。

本発明によれば、複数のトランジスタ形成用ウェルにそれぞれ回路素子を形成する半導体装置において、それらのウェルが同一電源となるか異電源となるかにかかわらず、トランジスタ形成用ウェルとウェルとの間に不純物領域を含む分離用ウェルからなる電源分離部を形成しておき、この電源分離部に対する電源配線を変えることにより任意のトランジスタ形成用ウェルとウェルとの間で電源を分離することができる。さらに、本発明によれば、電源分離部への配線は分離する電源の配線だけでよく、グランド配線は用いないので、グランド配線レイアウトの負担を軽減することができる。

次に、本発明の実施例１を図面を参照して説明する。図１を再度参照すると、一つの半導体チップ１上に５Ｖ，３．３Ｖ，２．５Ｖの異なる電源で駆動するＩＯ領域２と内部領域３が構成されている。すなわち、半導体チップ１の周辺には電極パッド６が配列されており、その内側に沿ってＩＯ領域２が配設され、中央領域には内部領域３が配設されている。前記ＩＯ領域２は駆動される電源電圧によってＩＯ領域（５Ｖ）２Ａ、ＩＯ領域（３．３Ｖ）２Ｂ、ＩＯ領域（２．５Ｖ）２Ｃに区画されている。同様に内部領域３も内部領域（５Ｖ）３Ａ、内部領域（３．３Ｖ）３Ｂ、内部領域（２．５Ｖ）３Ｃに区画されている。また、前記ＩＯ領域２と内部領域３との境界領域ないしこれに近い領域にはそれぞれ電源配線（５Ｖ）４Ａ、電源配線（３．３Ｖ）４Ｂ、電源配線（２．５Ｖ）４Ｃがリング状に配設された電源配線４が延長状態に形成されている。

このような半導体装置において、図２ないし図５は前記ＩＯ領域２のうち、ＩＯ領域（３．３Ｖ）２ＢとＩＯ領域（２．５Ｖ）２Ｃとの電源分離構造を説明するための図である。図２は電源配線を接続する前の半導体チップ１のレイアウト図であり、半導体チップ１の周辺に沿って形成されているＩＯ領域（２．５Ｖ）２Ｃ及びこれに隣りあうＩＯ領域（３．３Ｖ）２Ｂの領域内には、適宜間隔をおいて電源分離部７が形成されている。この電源分離部７は図１に仮想線で示した従来のカットバッファ５に代わるものである。しかし、この電源分離部７は、隣りあうＩＯ領域が、同一電源であるか異電源であるかに係わらず、ＩＯ領域とＩＯ領域の間に設けている点で従来のカットバッファと異なる。すなわち、電源分離部７は、ＩＯ領域２ＢとＩＯ領域２Ｃとの間だけでなく、ＩＯ領域２ＢとＩＯ領域２Ｂとの間、およびＩＯ領域２ＣとＩＯ領域２Ｃとの間にもあらかじめ設けておく。または、本来一つのＩＯ領域に結合できる一つのＩＯ領域２ＢとＩＯ領域２Ｃとをそれぞれ電源分離部７で分離し、それぞれ複数のＩＯ領域２Ｂと２Ｂ、あるいは２Ｃと２Ｃに分けている。

図３（ａ）は図２のＡＡ線拡大断面図であり、Ｐ型シリコン基板１１には各ＩＯ領域（３．３Ｖ）２Ｂ，ＩＯ領域（２．５Ｖ）２Ｃを構成するＮウェル１２（１２Ｂ，１２Ｃ）が形成され、これらのＮウェル１２にはＮウェル１２Ｃについてのみ符号を付して説明するように、ゲート絶縁膜２１、ゲート電極２２、Ｐ+ 型ソース・ドレイン領域２３等からなるＭＯＳトランジスタ２０が形成されている。そして、前記各ＩＯ領域（３．３Ｖ）２ＢやＩＯ領域（２．５Ｖ）２Ｃを構成するＮウェル１２Ｂ，１２Ｃのそれぞれの間、あるいは相互の間に前記電源分離部７として、独立したＮウェル１３が形成され、さらにこのＮウェル１３内にはＰ+ 領域１４が形成されている。これらのＮウェル１３とＰ+ 領域１４はそれぞれＩＯ領域２を構成しているＮウェル１２と、ソース・ドレイン領域としてのＰ+ 領域２３と同時工程で形成される。前記電源分離部７は前述のようにＩＯ領域２の延長方向に所要の寸法毎に予め複数個形成される。また、電源分離部７はＩＯ領域２をチップ１の周方向に沿って互いに隔絶するような平面形状に形成されることが好ましい。

このように形成された半導体チップにおいて、図３（ｂ）に示すように、Ｐ型シリコン基板１１上に層間絶縁膜１５及びコンタクト１６を形成し、さらにその上に電源配線４を形成して電源接続を行い、ＩＯ領域の設計された領域に対して電源配線（３．３Ｖ）４Ｂと電源配線（２．５Ｖ）４Ｃをそれぞれ接続することで、前記ＩＯ領域（３．３Ｖ）２ＢとＩＯ領域（２．５Ｖ）２Ｃに所定の電位が供給される。また、これと同時に、図４に示すように、ＩＯ領域（３．３Ｖ）２ＢとＩＯ領域（２．５Ｖ）２Ｃとの境界に位置されている電源分離部７に対し、高電位側の電源配線（３．３Ｖ）４ＢをＮウェル１３に接続し、低電位側の電源配線（２．５Ｖ）４ＣをＰ+ 領域１４に接続する。なお、同一電源が接続されるＩＯ領域の間の電源分離部、たとえばＩＯ領域２Ｂと２Ｂとの間や２Ｃと２Ｃとの間の電源分離部７にも電源を接続してもよいが、本実施例では基板との間の容量や基板に対するリーク電流を減らすため電源は接続していない。

このように構成することで、電源分離部７ではＮウェル１３とＰ+ 領域１４とでＰＮ接合によるダイオードが形成されることになり、しかも高電位の電源配線（３．３Ｖ）４ＢがＮウェル１３に接続され、低電位の電源配線（２．５Ｖ）４ＣがＰ+ 領域１４に接続されているため、このダイオードは逆極性に接続されることになる。したがって、ダイオードの整流作用によって電源配線（３．３Ｖ）４Ｂと電源配線（２．５Ｖ）４Ｃとが電気的にクランプされることになり、この結果ＩＯ領域（３．３Ｖ）２ＢとＩＯ領域（２．５Ｖ）２Ｃとが電源分離部７によって電源分離されることになる。たとえば、高電位の電源配線（３．３Ｖ）４Ｂに電源ノイズが入っても、電源電離部７で吸収するのでＮウェル１２Ｃに３．３Ｖ系の電源ノイズが伝わることを防ぐことができる。また、従来のカットバツファでの電源分離には、図７に示すように４Ａ，４Ｂ，４Ｃの３種類の電源配線が必要であったのに対して、電源分離部７での分離にはグランド配線は不要であり、４Ｂ，４Ｃの２種類の電源配線しか必要とされず、電源配線のレイアウトが容易になる。

このように、本実施例では、予め配設されている複数の電源分離部７を選択し、当該電源分離部７のＮウェル１３とＰ+ 領域１４にそれぞれ電源配線（３．３Ｖ）４Ｂと電源配線（２．５Ｖ）４Ｃを選択的に接続するように電源配線４及びコンタクト１６を形成することで、ＩＯ領域２を任意の位置において電源分離することが可能になる。したがって、電源分離部の位置変更によるリワークの必要が生じた場合には、電源分離部７のＮウェル１３やＰ+ 領域１４はＩＯ領域２の素子に対応した深さや幅に形成されているので変更する必要はなく、単に電源分離部を変更するとともに、当該電源分離部に接続するコンタクト及び電源配線を変更するのみでよい。これにより、従来の問題が解消できる。すなわち、第１に、電源分離箇所変更に伴うリワークでも、上層工程を変更するのみで対応可能であり開発費、工期共に大幅に削減することが可能になる。第２に、設計プロセス、ファミリ展開毎に設計しなくてはならなかった電源分離バッファが、ファミリ展開、設計プロセスを意識する必要が無くなり、開発工数および開発費が大幅に削減することが可能になる。第３に、電源分離用バッファの挿入によるパッド情報変更の手作業に伴う、不具合の混入リスクが回避できる。

図５は本発明を内部領域に適用した実施例２の一部の平面図である。図１に示したように内部領域３はそれぞれ異なる電圧の内部領域（５Ｖ）３Ａ、内部領域（３．３Ｖ）３Ｂ、内部領域（２．５Ｖ）３Ｃで構成されており、内部領域３を構成するＭＯＳトランジスタを形成する際に、これと同時に適宜の箇所に電源分離部７を形成する。電源分離部７の構成はＩＯ領域２での場合と同様にＮウェル１３とＰ+ 領域１４とで構成されるので、ここでは断面構造の図示は省略する。そして、図５に示したように、内部領域（３．３Ｖ）３Ｂと内部領域（２．５Ｖ）３Ｃとを電源分離する場合には、これらの境界に沿って延在する複数個の電源分離部７を選択した上で、選択した電源分離部７の各Ｎウェル１３に対して電源枝配線（３．３Ｖ）８Ｂをそれぞれ接続し、各Ｐ+ 領域１４に対して電源枝配線（２．５Ｖ）８Ｃをそれぞれ接続する。接続にはコンタクト１６を使用する。しかる上で、電源枝配線（３．３Ｖ）８Ｂを電源配線（３．３Ｖ）４Ｂに接続し、電源枝配線（２．５Ｖ）８Ｃを電源配線（２．５Ｖ）４Ｃに接続する。

このようにすることで、内部回路（３．３Ｖ）３Ｂと内部回路（２．５Ｖ）３Ｃとを電源分離するために選択された電源分離部７では、Ｎウェル１３とＰ+ 領域１４とでＰＮ接合によるダイオードが形成されることになり、しかも高電位の電源配線（３．３Ｖ）４ＢがＮウェル１３に接続され、低電位の電源配線（２．５Ｖ）４ＣがＰ+ 領域１４に接続されているため、ダイオードが逆極性に接続されることになる。これにより、電源配線（３．３Ｖ）４Ｂと電源配線（２．５Ｖ）４Ｃとが電気的にクランプされ、内部領域（３．３Ｖ）３Ｂと内部領域（２．５Ｖ）３Ｃとが選択された複数の電源分離部７によって電源分離されることになる。

したがって、この実施例２においても、内部領域の設計変更等によって電源分離部の位置変更によるリワークの必要が生じた場合には、電源分離部７のＮウェル１３やＰ+領域１４は内部領域３の素子に対応した深さや幅に形成されているので変更する必要はなく、単に複数の電源分離部７の選択を変更するとともに、当該電源分離部７に接続するコンタクト１６位置及び電源枝配線８Ｂ，８Ｃのパターンを変更するのみでよく、前記実施例１のＩＯ領域の場合と同様に従来の問題が解消できるようになる。すなわち、同一電源となるか、異電源となるかに係わらずあらかじめ内部回路を複数のウェルに分離して配置し、それらのウェルの間に電源分離部を配置しておくことにより、隣りあうウェルが異電源の場合は、電源分離部にそれぞれ隣りあうウェルに供給する電源を配線することにより、隣りあうウェル間で電源を分離することができ、また、電源ノイズによる影響を防ぐことができる。

ここで前記各実施例においては、電源分離部はＩＯ領域或いは内部領域を構成しているＮウェルとは独立したＮウェルに形成しているが、必ずしも専用に形成する必要はなく、分離したいＩＯ領域や内部領域の近傍に存在しているＮウェルとＰ+ 領域を利用し、これらに電源配線を接続して電源分離部を構成するようにしてもよい。

また、前記実施例では電源分離部の構成として、Ｐ型シリコン基板にＮウェルを形成し、このＮウェル内にＰ+ 領域を形成した例を示しているが、逆の導電型で構成することも可能である。逆の導電型で構成する場合には、分離用ウェルＰウェル、このＰウェル内のＮ+不純物領域には、いずれもＮ型基板に対して負の電源を接続することになる。しかし、分離を要する電圧の異なる２電源のうち、絶対値の高い方の電源を分離用ウェルに接続し、絶対値の低い方の電源を不純物領域に接続することでは前記実施例と同じである。

本発明にかかる半導体チップのＩＯ領域と内部領域の概略レイアウトを示す図である。 ＩＯ領域及び電源分離部の配置を示す図である。 図２のＡＡ線に沿う断面図である。 ＩＯ領域を電源分離した状態を示す図である。 内部領域を電源分離した状態を示す図である。 従来のカットバッファの製造工程を示す断面図である。 従来のＩＯ領域と内部領域のカットバッファの断面図である。

符号の説明

１ 半導体チップ
２ ＩＯ領域
２Ａ ＩＯ領域（５Ｖ）
２Ｂ ＩＯ領域（３．３Ｖ）
２Ｃ ＩＯ領域（２．５Ｖ）
３ 内部領域
３Ａ 内部領域（５Ｖ）
３Ｂ 内部領域（３．３Ｖ）
３Ｃ 内部領域（２．５Ｖ）
４ 電源配線
４Ａ 電源配線（５Ｖ）
４Ｂ 電源配線（３．３Ｖ）
４Ｃ 電源配線（２．５Ｖ）
５ カットバッファ
６ 電極パッド
７ 電源分離部
８Ｂ 電源枝配線（３．３Ｖ）
８Ｃ 電源枝配線（２．５Ｖ）
１１ Ｐ型シリコン基板
１２ Ｎウェル
１３ Ｎウェル
１４ Ｐ+ 領域
２０ ＭＯＳトランジスタ

Claims (4)

1. 互いに電圧の異なる第１および第２の電源で動作する半導体装置であって、
   前記半導体装置の半導体基板上に、
   前記第１の電源が第１の電源配線により電気的に接続された第１の素子領域と、
   前記第２の電源が第２の電源配線により電気的に接続された第２および第３の素子領域と、
   前記第１の素子領域と前記第２の素子領域の間に形成された第１の電源分離部と、
   前記第２の素子領域と前記第３の素子領域の間に形成された第２の電源分離部と、
   が設けられ、
   前記第１の電源分離部は、第１ＰＮ接合が設けられ、
   前記第２の電源分離部は、第２ＰＮ接合が設けられ、
   前記第１ＰＮ接合が逆バイアスされるように、前記第１ＰＮ接合を形成するＰ領域あるいはＮ領域の一方が前記第１の電源配線に、他方が前記第２の電源配線に接続されて、前記第１の電源分離部が、前記第１の素子領域と前記第２の素子領域との間の電源を分離し、
   前記第２ＰＮ接合を形成するＰ領域及びＮ領域の両方が前記第１および第２の電源配線のいずれにも接続されず、あるいは、前記第２ＰＮ接合を形成するＰ領域及びＮ領域の両方が前記第２の電源配線に接続されて、前記第２の電源分離部が、前記第２の素子領域と前記第３の素子領域との間の電源を分離しないこと、
   を特徴とする半導体装置。
2. 前記第１ＰＮ接合と前記第２ＰＮ接合が、それぞれ、第１導電型のウェルと、前記ウェル内に形成された第２導電型の不純物領域と、により構成されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の素子領域が、
   第１導電型のトランジスタ形成用ウェルを有し、
   前記ウェルの深さと前記トランジスタ形成用ウェルの深さとが同じであること、
   を特徴とする請求項２に記載の半導体装置。
4. 前記第１の素子領域が、
   第２導電型のソース・ドレイン領域を有し、
   前記不純物領域の深さと前記ソース・ドレイン領域の深さとが同じあること、
   を特徴とする請求項３に記載の半導体装置。

Images