KR20120033884A - 정전기 방전 보호 회로 및 그 레이아웃 구조 - Google Patents

정전기 방전 보호 회로 및 그 레이아웃 구조 Download PDF

Info

Publication number
KR20120033884A
KR20120033884A KR1020100095622A KR20100095622A KR20120033884A KR 20120033884 A KR20120033884 A KR 20120033884A KR 1020100095622 A KR1020100095622 A KR 1020100095622A KR 20100095622 A KR20100095622 A KR 20100095622A KR 20120033884 A KR20120033884 A KR 20120033884A
Authority
KR
South Korea
Prior art keywords
input
unit
output pad
resistor
circuit
Prior art date
Application number
KR1020100095622A
Other languages
English (en)
Inventor
한아름
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100095622A priority Critical patent/KR20120033884A/ko
Publication of KR20120033884A publication Critical patent/KR20120033884A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 정전기 방전 보호 회로 및 그 레이아웃 구조에 관한 것으로, 입출력 패드, 입력 버퍼부 및 임피던스 조정부를 포함하는 정전기 방전 보호 회로에 있어서, 상기 입력 버퍼부로 유입된 정전기 전류를 방출시키는 정전기 방지 회로부를 포함하되, 상기 정전기 방지 회로부는, 상기 입출력 패드와 상기 입력 버퍼부 사이에 연결되는 n-웰형 저항을 가진다.

Description

정전기 방전 보호 회로 및 그 레이아웃 구조{A Semiconductor Apparatus And Layout Structure Of The Same}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 정전기 방전 보호 회로 및 그 레이아웃 구조에 관한 것이다.
일반적으로, 반도체 기술이 발전함에 따라 메모리의 용량이 증가하고 처리속도는 급속히 발전하고 있다. 바이폴라 트랜지스터(Bipolar Transistor)를 대체하는 모스(MOS: Metal Oxide Semiconductor) 트랜지스터가 발명된 이후 반도체 소자의 기술은 이제까지 전 세계적으로 눈부신 발전을 거듭하고 있다.
통상적으로, 반도체 장치를 형성하는 칩(chip)의 주변영역 상에는 칩 외부와의 전기적 접속을 가능하게 하기 위한 패드들(pads)이 놓여진다. 상기 패드들을 통하여 어드레스, 커맨드 입력, 데이터 리드 및 데이터 라이트 동작에 관련된 신호들이 칩 내부로 입력되거나, 칩의 외부로 출력된다. 이러한 칩 내부 회로와 연결되는 패드는 와이어 본딩을 통해 패키지 핀과 연결된다.
이러한 패드들 각각에는 패드에 인접하여 상기 패드에 직접 연결되기 위한 회로들이 배치되기 위한 인접회로 영역이 구비된다.
인접회로 영역은 상기 패드에 직접 연결되는 회로들이 배치되는 영역으로 패드와 연결되는 정전기 방전 보호 회로, 데이터 출력 드라이버회로, ODT 회로 등이 배치되는 영역이다. 상기 인접회로 영역에 구비되는 회로와 상기 패드가 연결됨에 의하여 상기 패드들은 그 용도가 결정되고 유저(user)가 요구하는 패키징 형태에 맞도록 패키징된다.
도1은 종래의 정전기 방전 보호 회로의 레이아웃 구조를 나타내는 평면도이다.
도1에 도시된 바와 같이, 정전기 방전 보호 회로의 레이아웃은, 입출력 패드(20)와, 입출력 패드(20)의 마주하는 한 쌍의 가장자리에 배치되는(D1, D2) 및 임피던스 조정부(TR1, TR2)를 포함한다.
그리고, 입출력 패드(20)의 다른 가장 자리부분에는 저항(R)이 배치되며, 이때, 저항(R)은 통상적으로 폴리 실리콘(이하, 폴리형 저항)을 이용하고 있다.
그러나, 폴리형 저항은 동일 면적 대비 저항 값이 크지 않아 면적에 대한 활용도가 떨어지며 또한 공간에 제약이 있을 경우 제한적으로 사용하는 문제가 존재하여 입출력 패드(20) 인근에 배치가 어려워 입출력 패드(20) 외곽에 저항을 Y 방향으로 연장되게 배치함으로써 반도체 장치의 면적을 줄이는데 한계가 있다.
즉, 종래의 정전기 방전 회로는 저항(R)을 형성하기 위해 입출력 패드(20)의 일측단으로부터 α(저항의 폭)+ 2p(P: 피치)만큼의 면적을 필요로 하기 때문에, 반도체 장치를 줄이는데 한계가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 저항값을 높임과 동시에 반도체 장치의 전체 면적을 감소시키기 위한 반도체 소자의 레이아웃구조를 제공한다.
본 발명의 일 실시 예에 따른 정전기 방전 보호 회로는, 입출력 패드, 입력 버퍼부 및 임피던스 조정부를 포함하는 정전기 방전 보호 회로에 있어서, 상기 입력 버퍼부로 유입된 정전기 전류를 방출시키는 정전기 방지 회로부를 포함하되, 상기 정전기 방지 회로부는, 상기 입출력 패드와 상기 입력 버퍼부 사이에 연결되는 n-웰형 저항을 가진다.
본 발명의 일실시 예에 따른 정전기 방전 보호 회로의 레이아웃구조는, 입출력 패드를 포함하는 정전기 방전 보호 회로의 레이아웃 구조에 있어서, 상기 입출력 패드의 마주보는 가장자리 각각과 인접되는 영역에 배치되는 정전기 방지 회로부와 임피던스 조정부; 및 상기 정전기 방지 회로부와 임피던스 조정부 사이에 배치되는 저항을 포함한다.
본 발명에 따른 반도체 소자의 레이아웃 구조는, n-well형 저항을 적용하여 저항값을 높임과 동시에 반도체 장치의 전체 면적을 감소시킬 수 있다.
도1은 종래의 정전기 방전 보호 회로의 평면도,
도2는 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 회로도,
도3은 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 평면도, 및
도4는 도3의 IV-IV'의 단면도이다.
도2는 본 발명의 일실시 예에 따른 정전기 방지 보호 회로를 나타낸 회로도이다.
도2에 도시된 바와 같이, 본 발명의 일실시 예에 따른 정전기 방지 보호 회로(100)는, 정전기 방지 회로부(101)와, 임피던스 조정부(130)를 포함한다.
정전기 방지 회로부(100)는 주 방전부(115), 보조 방전부(110)와, CDM(Charged Device Model) 방전부(140)를 포함한다.
주 방전부(115)는 전원 및 접지 전압 라인 사이에 연결되며, 일 예로, 게이트-소스-바디가 공통인 엔모스 트랜지스터일 수 있다. 이러한, 주 방전부(115)는 게이트로 인가되는 전압이 문턱 전압보다 높으면 동작하여 전원 전압 라인과 접지 전압 라인을 도통시켜 정전기 전류를 방출시킨다.
보조 방전부(110)는 제1 및 제2 보조 방전부(112, 114)를 포함하며, 제1 보조 방전부(112)는 입출력 패드(120)에 애노드(Anode)가 연결되고 전원 전압 라인에 캐소드(Cathod)가 연결되어 입출력 패드(120)로 유입되는 정전기 전류를 전원 전압 라인으로 방전시킨다.
제2 보조 방전부(114)는 입출력 패드(120)에 캐소드가 연결되고, 접지 전압 라인에 애노드가 연결되어 입출력 패드(120)로 유입된 정전기 전류를 접지 전압 라인으로 방전한다. 여기서, 본 발명에 따른 제1 및 제2 보조 방전부(112, 114)는 일예로, 다이오드일 수 있다.
저항(R)은 입출력 패드(120)로 유입되는 정전기 전류가 전원 전압 라인 또는 접지 전압 라인으로 방전되는 동안 입출력 패드의 전압이 상승하여 내부 회로가 파괴되는 것을 방지하기 위해 큰 저항 값을 갖도록 설계된다.
더하여, 본 발명에 따른 저항(R)은 반도체 장치의 전체 면적을 줄임과 동시에 동일 면적 대비 종래의 폴리형 저항보다 더 큰 저항을 가지는 N-well형 저항일 수 있다.
CDM 방전부(140)는 입력 버퍼부(150)와 전원 전압 라인 사이에 연결되는 전원용 방전부(142) 및 입력 버퍼부(150)와 접지 전압 라인 사이에 연결되는 접지용 방전부(144)를 포함한다.
전원용 방전부(142)는 엔모스 트랜지스터(TR3)로 이루어지며, 게이트로 인가되는 전압이 문턱전압보다 높아지면 입력 버퍼부(150)의 입력단과 전원 전압 라인을 도통시켜 정전기 전류를 방전함으로써, 입력 버퍼부(150)를 보호한다.
접지용 방전부(144)는 피모스 트랜지스터(TR4)로 이루어지며, 게이트로 인가되는 전압이 문턱 전압보다 낮으면 채널이 열리도록 입력 버퍼부(150)의 입력단과 접지 전압 라인을 도통시켜 정전기 전류를 방전함으로써, 입력 버퍼부(150)를 보호한다.
여기서, 종래의 폴리형 저항은 동일 면적 대비 저항 값이 크지 않아 면적에 대한 활용도가 떨어지며 또한 공간에 제약이 있을 경우 제한적으로 사용하는 문제가 존재하여 입출력 패드 인근에 배치가 어려워 입출력 패드 외곽에 저항을 배치함으로써 반도체 장치의 면적을 줄이는데 한계가 있었다. 그러나, 본 발명에서는 n-well 저항을 적용함으로써, 동일 면적 대비 보다 높은 저항 값을 가질 수 있다.
즉, n-well 저항은 비교적 낮은 불순물 농도를 가지므로 저항을 높일 수 있고, 기판 내부에 매립된 형태로 형성되므로 면적에 영향을 받지 않는다.
도3에 도시된 바와 같이, 본 발명의 일실시 예에 따른 정전기 방지 보호 회로의 레이아웃 구조를 나타내는 평면도이다.
도3에 도시된 바와 같이, 본 발명의 일실시 예에 따른 정전기 방지 보호 회로(100)는 입출력 패드(120)와, 입출력 패드(120)의 양 장측에 각각 인접되는 보조 방전부(D11, D12: 이하, 110 이라 함), 저항들(R1, R2) 및 임피던스 조정부(TR1, TR2: 이하, 130 이라 함)가 배치된다.
보다 구체적으로, 입출력 패드(120)의 마주하는 가장자리 각각에 일정거리를 두고 보조 방전부(110)와 임피던스 조정부(130)가 각각 배치된다. 그리고, 보조 방전부(110)와 임피던스 조정부(130) 사이 각각에 CDM 방전부(140)의 저항(R1)이 배치된다.
이때, X방향으로 각각 A 길이를 가지는 1 보조 방전부(110), C 길이를 가지는 제1 임피던스 조정부(130) 및 B 길이를 가지는 저항(R1) 각각은 서로 P간격으로 이격되어 배치되어, 정전기 방지 보호 회로의 X 방향 총길이는 (A+B+C+3P)인 L11으로 형성될 수 있다.
반면에, 종래의 정전기 방지 보호 회로의 X 방향 총 길이는 본 발명의 L11과 동일한 L1과 함께 저항을 형성하기 위해 α 만큼 더 확보되어 형성되었다.
그러나, 본 발명은 종래의 폴리형 저항보다 더 큰 저항값을 가지는 n-well형 저항을 적용하여 보조 방전부(110)와 임피던스 조정부(130) 사이에 배치함으로써, 종래의 저항을 형성하기 위해 사용하였던 패드의 단측으로부터 이격되어 형성된 α + 2p만큼의 면적을 줄일 수 있고 이에 따라, 반도체 장치의 전체 사이즈를 줄일 수 있다.
즉, 본 발명의 n-well 저항은 비교적 낮은 불순물 농도를 가지므로 저항을 높일 수 있고, 도4와 같이 기판(112) 내부에 매립된 형태로 형성되므로 면적에 영향을 받지 않는다.
여기서, 보조 방전부(110)와 임피던스 조정부(130)의 사이즈는 종래의 보조 방전부(110)와 임피던스 조정부(130)의 장측 길이를 줄이고, 줄인 공간을 활용하여 저항을 형성함으로써, 종래의 L1과 동일한 L11을 유지할 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 정전기 방전 보호 회로 115: 주 방전부
110: 보조 방전부 120: 입출력 패드
130: 임피던스 조정부 140: CDM 방전부
150: 입력 버퍼부

Claims (7)

  1. 입출력 패드, 입력 버퍼부 및 임피던스 조정부를 포함하는 정전기 방전 보호 회로에 있어서,
    상기 입력 버퍼부로 유입된 정전기 전류를 방출시키는 정전기 방지 회로부를 포함하되,
    상기 정전기 방지 회로부는, 상기 입출력 패드와 상기 입력 버퍼부 사이에 연결되는 n-웰 형 저항을 가지는 정전기 방전 보호 회로.
  2. 제1 항에 있어서,
    상기 정전기 방지 회로부는 상기 임피던스 조정부와 입력 버퍼부 사이에 형성되는 메인 보조 방전부를 더 포함하는 정전기 방전 보호 회로.
  3. 제2 항에 있어서,
    상기 정전기 방지 회로부는 상기 입출력 패드로 유입되는 정전기 전류를 외부로 방전시키는 보조 방전부를 포함하는 정전기 방전 보호 회로.
  4. 입출력 패드를 포함하는 정전기 방전 보호 회로의 레이아웃 구조에 있어서,
    상기 입출력 패드의 마주보는 가장자리 각각과 인접되는 영역에 배치되는 정전기 방지 회로부와 임피던스 조정부; 및
    상기 정전기 방지 회로부와 임피던스 조정부 사이에 배치되는 저항을 포함하는 정전기 방전 보호 회로의 레이아웃 구조.
  5. 제4 항에 있어서,
    상기 정전기 방지 회로부, 상기 저항 및 임피던스 조정부는 상기 입출력 패드의 마주보는 가장자리와 평행한 방향으로 각각 배열되는 방전 보호 회로의 레이아웃 구조.
  6. 제5 항에 있어서,
    상기 정전기 방지 회로부, 상기 저항 및 임피던스 조정부 각각은 서로 등 간격을 유지하며 배치되는 정전기 방전 보호 회로의 레이아웃 구조.
  7. 제6 항에 있어서,
    상기 저항은 n-웰형 저항인 정전기 방전 보호 회로의 레이아웃 구조.
KR1020100095622A 2010-09-30 2010-09-30 정전기 방전 보호 회로 및 그 레이아웃 구조 KR20120033884A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100095622A KR20120033884A (ko) 2010-09-30 2010-09-30 정전기 방전 보호 회로 및 그 레이아웃 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095622A KR20120033884A (ko) 2010-09-30 2010-09-30 정전기 방전 보호 회로 및 그 레이아웃 구조

Publications (1)

Publication Number Publication Date
KR20120033884A true KR20120033884A (ko) 2012-04-09

Family

ID=46136555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095622A KR20120033884A (ko) 2010-09-30 2010-09-30 정전기 방전 보호 회로 및 그 레이아웃 구조

Country Status (1)

Country Link
KR (1) KR20120033884A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120763A (ko) * 2013-04-04 2014-10-14 삼성전자주식회사 정전기 방전 회로를 포함하는 소스 구동 집적 회로 및 소스 구동 집적 회로의 레이아웃 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120763A (ko) * 2013-04-04 2014-10-14 삼성전자주식회사 정전기 방전 회로를 포함하는 소스 구동 집적 회로 및 소스 구동 집적 회로의 레이아웃 방법

Similar Documents

Publication Publication Date Title
US8189308B2 (en) Integrated circuit
US7508696B2 (en) Decoupling capacitor for semiconductor integrated circuit device
KR101383613B1 (ko) 가변 클램프 크기를 갖는 분포된 정전기 방전 보호 회로
KR101145785B1 (ko) 집적회로
KR101034614B1 (ko) 정전기 보호 회로
US6828842B2 (en) Semiconductor integrated circuit device
US20060189189A1 (en) Electrostatic discharge circuit
JPWO2016203648A1 (ja) 半導体装置
CN101752349A (zh) 包括多指状晶体管的esd保护电路
US8115257B2 (en) Semiconductor apparatus
US20130044397A1 (en) Esd protection circuit
US20110211291A1 (en) Electrostatic discharge protection circuit having a reduced size and enhanced discharge
US9165917B2 (en) In-line stacking of transistors for soft error rate hardening
US20080310059A1 (en) Esd protection design method and related circuit thereof
US7911751B2 (en) Electrostatic discharge device with metal option ensuring a pin capacitance
KR20120033884A (ko) 정전기 방전 보호 회로 및 그 레이아웃 구조
US7733159B1 (en) High voltage tolerance emulation using voltage clamp for oxide stress protection
JP2008218776A (ja) 半導体装置
US20050057872A1 (en) Integrated circuit voltage excursion protection
KR100639221B1 (ko) 반도체회로용 정전기 보호소자
US20050001237A1 (en) Semiconductor device
CN114678853B (zh) Cdm esd保护电路
KR100861310B1 (ko) 정전기 방전 장치
JP3800501B2 (ja) 半導体装置
CN114300452A (zh) 一种二级静电保护电路

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination