JPH05304212A - 半導体集積回路装置及びその動作機能試験方法 - Google Patents
半導体集積回路装置及びその動作機能試験方法Info
- Publication number
- JPH05304212A JPH05304212A JP4109772A JP10977292A JPH05304212A JP H05304212 A JPH05304212 A JP H05304212A JP 4109772 A JP4109772 A JP 4109772A JP 10977292 A JP10977292 A JP 10977292A JP H05304212 A JPH05304212 A JP H05304212A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output buffer
- semiconductor integrated
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】出力バッファ部は、単一の能力を持つものに固
定されていたため、不必要な能力を使わざるをえないと
いう問題がある。そこで、本発明は、用途に応じた能力
を有する出力バッファ部を持つ半導体集積回路装置を提
供することを目的とする。 【構成】内部回路２からの出力信号及び制御信号は、出
力信号線８と制御信号線９とを介し制御回路１０に入力
し、制御回路１０からの出力信号は、制御回路出力信号
線１１、１２を介しそれぞれ独立した第１、第２出力バ
ッファ部１３、１４に入力する。第１、第２出力バッフ
ァ部１３、１４の出力は、選択的に出力信号線１５を介
し出力端子３から外部回路５に出力される。 【効果】本発明によれば、用途に応じた能力を持つ出力
バッファ部を選択的に使用することが可能となる。
定されていたため、不必要な能力を使わざるをえないと
いう問題がある。そこで、本発明は、用途に応じた能力
を有する出力バッファ部を持つ半導体集積回路装置を提
供することを目的とする。 【構成】内部回路２からの出力信号及び制御信号は、出
力信号線８と制御信号線９とを介し制御回路１０に入力
し、制御回路１０からの出力信号は、制御回路出力信号
線１１、１２を介しそれぞれ独立した第１、第２出力バ
ッファ部１３、１４に入力する。第１、第２出力バッフ
ァ部１３、１４の出力は、選択的に出力信号線１５を介
し出力端子３から外部回路５に出力される。 【効果】本発明によれば、用途に応じた能力を持つ出力
バッファ部を選択的に使用することが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
（以下ＩＣと称する）に関し、特に出力バッファ部に関
する。
（以下ＩＣと称する）に関し、特に出力バッファ部に関
する。
【０００２】
【従来の技術】従来技術を［図５］に示すＩＣ構成図並
びに［図６］に示すＢｉ−ＣＭＯＳ出力バッファ部を参
照して説明する。
びに［図６］に示すＢｉ−ＣＭＯＳ出力バッファ部を参
照して説明する。
【０００３】ＩＣ１は、内部回路２、出力端子３並びに
内部回路２と出力端子３の間に挿入された出力バッファ
部４から構成され、出力端子３からは外部回路５へ出力
信号を出力している。出力バッファ部４は、内部回路２
からの出力信号を外部回路５へ出力するにあたり、内部
回路２と外部回路５との間の整合をとるように動作す
る。すなわち、出力バッファ部４は内部回路２から外部
回路５へ出力されるべく出力された信号を、信号の持つ
値を変えずに外部回路５に応じた能力に変換して出力す
るものである。
内部回路２と出力端子３の間に挿入された出力バッファ
部４から構成され、出力端子３からは外部回路５へ出力
信号を出力している。出力バッファ部４は、内部回路２
からの出力信号を外部回路５へ出力するにあたり、内部
回路２と外部回路５との間の整合をとるように動作す
る。すなわち、出力バッファ部４は内部回路２から外部
回路５へ出力されるべく出力された信号を、信号の持つ
値を変えずに外部回路５に応じた能力に変換して出力す
るものである。
【０００４】［図６］に示すＢｉ−ＣＭＯＳ出力バッフ
ァ部は、［図５］に示した出力バッファ部４の一例であ
り、ＣＭＯＳインバ−タ６とＢｉ−ＣＭＯＳインバ−タ
７から構成されている正転出力バッファ部である。［図
６］に示したＢｉ−ＣＭＯＳ出力バッファ部の機能は、
内部回路２内の微小電流駆動から外部回路５を駆動する
ための大電流駆動への電流駆動力の変換を行なうことに
ある。電流駆動力は変換され大きくなるが、信号の持つ
値は変換されない。
ァ部は、［図５］に示した出力バッファ部４の一例であ
り、ＣＭＯＳインバ−タ６とＢｉ−ＣＭＯＳインバ−タ
７から構成されている正転出力バッファ部である。［図
６］に示したＢｉ−ＣＭＯＳ出力バッファ部の機能は、
内部回路２内の微小電流駆動から外部回路５を駆動する
ための大電流駆動への電流駆動力の変換を行なうことに
ある。電流駆動力は変換され大きくなるが、信号の持つ
値は変換されない。
【０００５】上記のごとく出力バッファ部４は従来一つ
だけの機能で一つだけの能力を有する単一回路から構成
されていた。従来の出力バッファ部の機能としては、上
述した電流駆動力の増減の他にも、内部３Ｖ系から出力
５Ｖ系への電源系の変換、デジタル信号からアナログ信
号への変換等がある。それらは、いずれも出力バッファ
部４へ入力する信号、すなわち、ＩＣ１から外部回路５
へ出力すべき値を持つ信号を、その値を変えることな
く、外部回路５に応じた能力に変換し、出力するもので
ある。
だけの機能で一つだけの能力を有する単一回路から構成
されていた。従来の出力バッファ部の機能としては、上
述した電流駆動力の増減の他にも、内部３Ｖ系から出力
５Ｖ系への電源系の変換、デジタル信号からアナログ信
号への変換等がある。それらは、いずれも出力バッファ
部４へ入力する信号、すなわち、ＩＣ１から外部回路５
へ出力すべき値を持つ信号を、その値を変えることな
く、外部回路５に応じた能力に変換し、出力するもので
ある。
【０００６】なお、デジタルアナログ変換器（以下ＤＡ
Ｃと称する）においては、出力信号が、あたかも電源系
の切り換えや駆動電流値の切り換えが行なわれている、
換言すれば、複数の出力バッファ部があり複数の機能や
能力を持っているがごとくの振る舞いを見せるが、ＤＡ
Ｃの出力バッファ部としての機能、能力は、単一のもの
である。例えば、１Ｖの出力と２Ｖの出力は、使い分け
られるものではなく、同一の外部回路に対し、ＤＡＣの
入力信号の値に応じて出力されるものである。すなわ
ち、特定の外部回路には１Ｖのみ出力し、他の外部回路
には２Ｖのみ出力するといった使い分けは、ＤＡＣとし
ての機能を果たせないものとなるためできない。この事
は、ＤＡＣの動作機能試験を行なう場合、１Ｖのみ出力
していたのでは、動作機能試験とはならないことからも
容易に理解できることである。従って、ＤＡＣの出力バ
ッファ部は、単一の機能の独立した出力バッファ部とし
てとらえなければならない。
Ｃと称する）においては、出力信号が、あたかも電源系
の切り換えや駆動電流値の切り換えが行なわれている、
換言すれば、複数の出力バッファ部があり複数の機能や
能力を持っているがごとくの振る舞いを見せるが、ＤＡ
Ｃの出力バッファ部としての機能、能力は、単一のもの
である。例えば、１Ｖの出力と２Ｖの出力は、使い分け
られるものではなく、同一の外部回路に対し、ＤＡＣの
入力信号の値に応じて出力されるものである。すなわ
ち、特定の外部回路には１Ｖのみ出力し、他の外部回路
には２Ｖのみ出力するといった使い分けは、ＤＡＣとし
ての機能を果たせないものとなるためできない。この事
は、ＤＡＣの動作機能試験を行なう場合、１Ｖのみ出力
していたのでは、動作機能試験とはならないことからも
容易に理解できることである。従って、ＤＡＣの出力バ
ッファ部は、単一の機能の独立した出力バッファ部とし
てとらえなければならない。
【０００７】
【発明が解決しようとする課題】大電流駆動力を持つ出
力バッファ部を用いているＩＣの場合は負荷が軽いとき
でも大電流を流すことになるため、消費電流の増大を招
く。また、負荷が軽いときに大電流を流すため、配線の
インダクタンスの影響により、オ−バ−シュ−ト、アン
ダ−シュ−トなどのノイズが発生しやすくなり、さら
に、電源電圧の変動の原因ともなる。また、動作機能試
験時に通常のＬＳＩテスタでは従来の大電流駆動出力バ
ッファ部のみを有しているＩＣに対しては電流容量が不
足するため、補助電源などの付属設備が必要となるか、
もしくは大電流容量ＬＳＩテスタを使わざるをえなくな
る。他の方法としては、テストパタ−ンに同時スイッチ
ングを避けるパタ−ンを使わなければならないため、テ
スト時間が増長する。これらの問題は近年多ピン化傾向
が顕著であるため出力ピン数が増大しさらに大きな問題
となっている。
力バッファ部を用いているＩＣの場合は負荷が軽いとき
でも大電流を流すことになるため、消費電流の増大を招
く。また、負荷が軽いときに大電流を流すため、配線の
インダクタンスの影響により、オ−バ−シュ−ト、アン
ダ−シュ−トなどのノイズが発生しやすくなり、さら
に、電源電圧の変動の原因ともなる。また、動作機能試
験時に通常のＬＳＩテスタでは従来の大電流駆動出力バ
ッファ部のみを有しているＩＣに対しては電流容量が不
足するため、補助電源などの付属設備が必要となるか、
もしくは大電流容量ＬＳＩテスタを使わざるをえなくな
る。他の方法としては、テストパタ−ンに同時スイッチ
ングを避けるパタ−ンを使わなければならないため、テ
スト時間が増長する。これらの問題は近年多ピン化傾向
が顕著であるため出力ピン数が増大しさらに大きな問題
となっている。
【０００８】また、出力の電源系を考えると、ＣＭＯＳ
系の出力バッファ部を用いている場合は、ＥＣＬ系の入
力回路を持つ外部回路を用いているシステムでは使え
ず、逆に、ＥＣＬ系の出力バッファ部を用いている場合
はＣＭＯＳ系の入力回路を持つ外部回路を用いているシ
ステムでは使えないという問題があった。これらは、電
圧系を変換するインタ−フェイス回路を挿入することで
解決してきたが、部品数の増大や、それに伴う消費電
流、ボ−ドサイズ、遅延時間等の増大を招き、やはり問
題となる。また、異なる電源系を持つ複数の外部回路に
接続されるＩＣの場合、試験時に複数の電源系が必要と
なり、容易に試験を行なうことができないという問題も
あった。
系の出力バッファ部を用いている場合は、ＥＣＬ系の入
力回路を持つ外部回路を用いているシステムでは使え
ず、逆に、ＥＣＬ系の出力バッファ部を用いている場合
はＣＭＯＳ系の入力回路を持つ外部回路を用いているシ
ステムでは使えないという問題があった。これらは、電
圧系を変換するインタ−フェイス回路を挿入することで
解決してきたが、部品数の増大や、それに伴う消費電
流、ボ−ドサイズ、遅延時間等の増大を招き、やはり問
題となる。また、異なる電源系を持つ複数の外部回路に
接続されるＩＣの場合、試験時に複数の電源系が必要と
なり、容易に試験を行なうことができないという問題も
あった。
【０００９】上記のごとく従来の出力バッファ部は、単
一の機能、単一の能力を持つものに固定されていたた
め、不必要な能力を使わざるをえなくなるか、もしくは
外付部品がなければ、使えなくなるという問題があっ
た。そこで、本発明は上記欠点を除去し、用途による切
り換えが可能な出力バッファ部を持つＩＣを提供するこ
とを目的とする。
一の機能、単一の能力を持つものに固定されていたた
め、不必要な能力を使わざるをえなくなるか、もしくは
外付部品がなければ、使えなくなるという問題があっ
た。そこで、本発明は上記欠点を除去し、用途による切
り換えが可能な出力バッファ部を持つＩＣを提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、内部回路と、この内部回路と外
部回路へ出力信号を送出する出力端子間に出力バッファ
部を有するＩＣにおいて、少なくとも第１並びに第２の
複数の出力バッファ部と、前記第１並びに第２出力バッ
ファ部を選択的に作動せしめる制御回路を備えたＩＣを
提供する。さらに、本発明に係わる前記ＩＣにおいて、
前記第１出力バッファ部の電流駆動力が前記第２出力バ
ッファ部の電流駆動力より大なるＩＣを提供する。
に、本発明においては、内部回路と、この内部回路と外
部回路へ出力信号を送出する出力端子間に出力バッファ
部を有するＩＣにおいて、少なくとも第１並びに第２の
複数の出力バッファ部と、前記第１並びに第２出力バッ
ファ部を選択的に作動せしめる制御回路を備えたＩＣを
提供する。さらに、本発明に係わる前記ＩＣにおいて、
前記第１出力バッファ部の電流駆動力が前記第２出力バ
ッファ部の電流駆動力より大なるＩＣを提供する。
【００１１】また、さらに、本発明に係わる前記ＩＣに
おいて、前記第１出力バッファ部がＢｉ−ＣＭＯＳ回路
から構成され前記第２出力バッファ部がＣＭＯＳ回路か
ら構成されているＩＣを提供する。
おいて、前記第１出力バッファ部がＢｉ−ＣＭＯＳ回路
から構成され前記第２出力バッファ部がＣＭＯＳ回路か
ら構成されているＩＣを提供する。
【００１２】また、さらに、本発明に係わる前記ＩＣに
おいて、前記第１出力バッファ部が第１の電源電圧によ
り駆動され、前記第２出力バッファ部が前記第１の電源
電圧とは異なる電圧の第２の電源電圧により駆動される
ＩＣを提供する。
おいて、前記第１出力バッファ部が第１の電源電圧によ
り駆動され、前記第２出力バッファ部が前記第１の電源
電圧とは異なる電圧の第２の電源電圧により駆動される
ＩＣを提供する。
【００１３】また、さらに、本発明に係わる前記ＩＣを
用いて行なうＩＣの動作機能試験方法において、試験時
には試験に適した第１の出力バッファ部を通常動作さ
せ、他の出力バッファ部をＨｚ出力状態とするＩＣの動
作機能試験方法を提供する。
用いて行なうＩＣの動作機能試験方法において、試験時
には試験に適した第１の出力バッファ部を通常動作さ
せ、他の出力バッファ部をＨｚ出力状態とするＩＣの動
作機能試験方法を提供する。
【００１４】
【作用】このように構成された本発明に係わるＩＣにお
いては、制御回路を起動することにより、ＩＣ内に設け
た複数の独立した出力バッファ部が切り換えられるた
め、ＩＣの出力が供給される外部回路の特性、用途に応
じた能力の出力バッファ部を選択的に使用することがで
きる。さらに、本発明に係わるＩＣにおいては、動作機
能試験時に出力バッファ部の能力を変えることにより、
容易で正確な動作機能試験を行なうことができる。
いては、制御回路を起動することにより、ＩＣ内に設け
た複数の独立した出力バッファ部が切り換えられるた
め、ＩＣの出力が供給される外部回路の特性、用途に応
じた能力の出力バッファ部を選択的に使用することがで
きる。さらに、本発明に係わるＩＣにおいては、動作機
能試験時に出力バッファ部の能力を変えることにより、
容易で正確な動作機能試験を行なうことができる。
【００１５】
【実施例】以下、本発明の実施例を［図１］乃至［図
４］を参照して説明する。
４］を参照して説明する。
【００１６】［図１］は、本発明の一実施例を示す構成
図である。ＩＣ１内の内部回路２からの出力信号と制御
信号はそれぞれ内部回路出力信号線８と制御信号線９を
介して制御回路１０に入力し、制御回路出力信号は制御
回路出力信号線１１、１２を介してそれぞれ第１出力バ
ッファ部１３、第２出力バッファ部１４に入力する。第
１並びに第２出力バッファ部１３、１４の出力は出力信
号線１５を介して出力端子３から外部回路５に出力され
る。
図である。ＩＣ１内の内部回路２からの出力信号と制御
信号はそれぞれ内部回路出力信号線８と制御信号線９を
介して制御回路１０に入力し、制御回路出力信号は制御
回路出力信号線１１、１２を介してそれぞれ第１出力バ
ッファ部１３、第２出力バッファ部１４に入力する。第
１並びに第２出力バッファ部１３、１４の出力は出力信
号線１５を介して出力端子３から外部回路５に出力され
る。
【００１７】すなわち、制御信号線９からの制御信号に
より制御回路１０が動作し、第１出力バッファ部１３、
第２出力バッファ部１４が切り換えられる。内部回路２
からの出力信号は、内部回路出力信号線８、制御回路１
０を介して、第１出力バッファ部１３あるいは第２出力
バッファ部１４のうち動作状態にあるものを経由して、
外部回路５に出力される。
より制御回路１０が動作し、第１出力バッファ部１３、
第２出力バッファ部１４が切り換えられる。内部回路２
からの出力信号は、内部回路出力信号線８、制御回路１
０を介して、第１出力バッファ部１３あるいは第２出力
バッファ部１４のうち動作状態にあるものを経由して、
外部回路５に出力される。
【００１８】［図２］は、本発明の第１出力バッファ部
としてＢｉ−ＣＭＯＳ出力バッファ部を用い、第２出力
バッファ部としてＣＭＯＳ出力バッファ部を用いた実施
例を示す。
としてＢｉ−ＣＭＯＳ出力バッファ部を用い、第２出力
バッファ部としてＣＭＯＳ出力バッファ部を用いた実施
例を示す。
【００１９】制御信号入力端子１６より入力した信号
は、制御信号として入力バッファ部１７を介して制御信
号線９から制御回路１０に入力する。内部回路２からの
出力信号は、内部回路出力信号線８から制御回路１０に
入力する。制御回路１０の出力信号は、制御回路出力信
号線１８、１９を介して、第１出力バッファ部である大
電流駆動用出力バッファ部２０に、制御回路出力信号線
２１、２２を介して、第２出力バッファ部である小電流
駆動用出力バッファ部２３にそれぞれ入力する。大電流
駆動用出力バッファ部２０と小電流駆動用出力バッファ
部２３の出力は、出力信号線１５を介して出力端子３か
ら出力される。
は、制御信号として入力バッファ部１７を介して制御信
号線９から制御回路１０に入力する。内部回路２からの
出力信号は、内部回路出力信号線８から制御回路１０に
入力する。制御回路１０の出力信号は、制御回路出力信
号線１８、１９を介して、第１出力バッファ部である大
電流駆動用出力バッファ部２０に、制御回路出力信号線
２１、２２を介して、第２出力バッファ部である小電流
駆動用出力バッファ部２３にそれぞれ入力する。大電流
駆動用出力バッファ部２０と小電流駆動用出力バッファ
部２３の出力は、出力信号線１５を介して出力端子３か
ら出力される。
【００２０】出力端子３から出力される出力信号を小電
流駆動したい場合は、制御信号入力端子１６に入力する
信号を、高レベル信号（以下Ｈと称する）とし、大電流
駆動したい場合は、低レベル信号（以下Ｌと称する）と
する。もしくは大電流駆動したい場合、制御信号入力端
子１６を開放としプルダウン抵抗２４によりＬとするこ
ともできる。
流駆動したい場合は、制御信号入力端子１６に入力する
信号を、高レベル信号（以下Ｈと称する）とし、大電流
駆動したい場合は、低レベル信号（以下Ｌと称する）と
する。もしくは大電流駆動したい場合、制御信号入力端
子１６を開放としプルダウン抵抗２４によりＬとするこ
ともできる。
【００２１】制御信号入力端子１６からの入力がＨの時
は、制御信号がＨになるため、制御回路１０の出力のう
ち制御回路出力信号線１８から出力される信号はインバ
−タ２５と２入力ナンド２６によりＨに、制御回路出力
信号線１９から出力される信号は２入力ノア２７により
Ｌに決まる。そのため、大電流駆動用出力バッファ部２
０の出力は、ハイインピ−ダンス状態（以下Ｈｚと称す
る）となり、大電流駆動は行なわれない。制御回路１０
の出力のうち制御回路出力信号線２１、２２から出力さ
れる信号は内部回路出力信号の論理とは反転出力となる
ため、小電流駆動用出力バッファ部２３はインバ−タ動
作し、その出力は内部回路出力信号と同じ論理の出力と
なる。すなわち、出力端子３から出力される出力信号
は、小電流駆動用出力バッファ部２３のみに駆動される
こととなる。
は、制御信号がＨになるため、制御回路１０の出力のう
ち制御回路出力信号線１８から出力される信号はインバ
−タ２５と２入力ナンド２６によりＨに、制御回路出力
信号線１９から出力される信号は２入力ノア２７により
Ｌに決まる。そのため、大電流駆動用出力バッファ部２
０の出力は、ハイインピ−ダンス状態（以下Ｈｚと称す
る）となり、大電流駆動は行なわれない。制御回路１０
の出力のうち制御回路出力信号線２１、２２から出力さ
れる信号は内部回路出力信号の論理とは反転出力となる
ため、小電流駆動用出力バッファ部２３はインバ−タ動
作し、その出力は内部回路出力信号と同じ論理の出力と
なる。すなわち、出力端子３から出力される出力信号
は、小電流駆動用出力バッファ部２３のみに駆動される
こととなる。
【００２２】制御信号入力端子１６からの入力がＬの時
は、制御信号がＬになるため、制御回路１０の出力のう
ち制御回路出力信号線２１から出力される信号は２入力
ナンド２８によりＨに、制御回路出力信号線２２から出
力される信号はインバ−タ２９と２入力ノア３０により
Ｌに決まる。そのため、小電流駆動用出力バッファ部２
３の出力はＨｚとなり、小電流駆動は行なわれない。制
御回路１０の出力のうち制御回路出力信号線１８、１９
から出力される信号は、内部回路出力信号の論理とは反
転出力となるため、大電流駆動用出力バッファ部２０は
インバ−タ動作し、その出力は、内部回路出力信号と同
じ論理の出力となる。すなわち、出力端子３から出力さ
れる出力信号は、大電流駆動用出力バッファ部２０のみ
に駆動されることとなる。
は、制御信号がＬになるため、制御回路１０の出力のう
ち制御回路出力信号線２１から出力される信号は２入力
ナンド２８によりＨに、制御回路出力信号線２２から出
力される信号はインバ−タ２９と２入力ノア３０により
Ｌに決まる。そのため、小電流駆動用出力バッファ部２
３の出力はＨｚとなり、小電流駆動は行なわれない。制
御回路１０の出力のうち制御回路出力信号線１８、１９
から出力される信号は、内部回路出力信号の論理とは反
転出力となるため、大電流駆動用出力バッファ部２０は
インバ−タ動作し、その出力は、内部回路出力信号と同
じ論理の出力となる。すなわち、出力端子３から出力さ
れる出力信号は、大電流駆動用出力バッファ部２０のみ
に駆動されることとなる。
【００２３】［図２］に示した第１出力バッファ部とし
てＢｉ−ＣＭＯＳ出力バッファ部を用い第２出力バッフ
ァ部としてＣＭＯＳ出力バッファ部を用いた実施例は、
電流駆動力を切り換えるものであるが、第１並びに第２
出力バッファ部の電源電圧を異なる値として電源系の変
換などに利用することもできる。［図３］は、本発明の
第１並びに第２出力バッファ部としていずれもＣＭＯＳ
三値出力バッファ部に用いた実施例を示す。
てＢｉ−ＣＭＯＳ出力バッファ部を用い第２出力バッフ
ァ部としてＣＭＯＳ出力バッファ部を用いた実施例は、
電流駆動力を切り換えるものであるが、第１並びに第２
出力バッファ部の電源電圧を異なる値として電源系の変
換などに利用することもできる。［図３］は、本発明の
第１並びに第２出力バッファ部としていずれもＣＭＯＳ
三値出力バッファ部に用いた実施例を示す。
【００２４】内部回路２からの出力信号、制御信号及び
三値制御信号は、それぞれ内部回路出力信号線８、制御
信号線９及び三値制御信号線３１を介し制御回路１０に
入力する。制御回路１０からの出力信号は、それぞれ制
御回路出力信号線３２、３３を介し第１出力バッファ部
３４に、制御回路出力信号線３５、３６を介し第２出力
回路部３７に入力する。第１並びに第２出力バッファ部
３４、３７の出力は、出力信号線１５を介し出力端子３
から出力される。
三値制御信号は、それぞれ内部回路出力信号線８、制御
信号線９及び三値制御信号線３１を介し制御回路１０に
入力する。制御回路１０からの出力信号は、それぞれ制
御回路出力信号線３２、３３を介し第１出力バッファ部
３４に、制御回路出力信号線３５、３６を介し第２出力
回路部３７に入力する。第１並びに第２出力バッファ部
３４、３７の出力は、出力信号線１５を介し出力端子３
から出力される。
【００２５】出力端子３から出力される出力信号を小電
流駆動したい場合は、制御信号線９の制御信号をＨと
し、大電流駆動したい場合はＬとする。Ｈｚにしたい場
合は、いずれの場合も三値制御信号線３１の三値制御信
号をＨにする。
流駆動したい場合は、制御信号線９の制御信号をＨと
し、大電流駆動したい場合はＬとする。Ｈｚにしたい場
合は、いずれの場合も三値制御信号線３１の三値制御信
号をＨにする。
【００２６】制御信号がＨの時は、制御回路１０の出力
のうち制御回路出力信号線３５から出力される信号はイ
ンバ−タ３８と３入力ナンド３９によりＨに、制御回路
出力信号線３６から出力される信号は３入力ノア４０に
よりＬに決まる。そのため、第２出力バッファ部３７の
出力は、内部回路２からの出力信号及び三値制御信号に
関係なくＨｚとなり、電流駆動は行なわれない。制御回
路１０の出力のうち制御回路出力信号線３２、３３から
出力される信号は、内部回路２からの出力信号及び三値
制御信号により決定され、第１出力バッファ部３４は通
常動作となる。すなわち、出力端子３から出力される出
力信号は、第１出力バッファ部３４のみにより駆動され
ることとなり、小電流駆動となる。
のうち制御回路出力信号線３５から出力される信号はイ
ンバ−タ３８と３入力ナンド３９によりＨに、制御回路
出力信号線３６から出力される信号は３入力ノア４０に
よりＬに決まる。そのため、第２出力バッファ部３７の
出力は、内部回路２からの出力信号及び三値制御信号に
関係なくＨｚとなり、電流駆動は行なわれない。制御回
路１０の出力のうち制御回路出力信号線３２、３３から
出力される信号は、内部回路２からの出力信号及び三値
制御信号により決定され、第１出力バッファ部３４は通
常動作となる。すなわち、出力端子３から出力される出
力信号は、第１出力バッファ部３４のみにより駆動され
ることとなり、小電流駆動となる。
【００２７】制御信号がＬの時は、制御回路１０の出力
は、内部回路２からの出力信号及び三値制御信号により
決定されるため、第１並びに第２出力バッファ部３４、
３７の両出力バッファ部とも同時に通常動作となる。す
なわち、出力端子３から出力される出力信号は、第１並
びに第２出力バッファ部３４、３７の双方に駆動される
こととなり、大電流駆動となる。
は、内部回路２からの出力信号及び三値制御信号により
決定されるため、第１並びに第２出力バッファ部３４、
３７の両出力バッファ部とも同時に通常動作となる。す
なわち、出力端子３から出力される出力信号は、第１並
びに第２出力バッファ部３４、３７の双方に駆動される
こととなり、大電流駆動となる。
【００２８】［図３］の実施例の場合は異なる能力を持
つ出力バッファ部として、第１出力バッファ部３４のみ
の場合と、第１並びに第２出力バッファ部３４、３７と
を合わせた場合との二つとして考える。第１並びに第２
出力バッファ部３４、３７は、同一の機能を有してお
り、従って、第１出力バッファ部３４と第２出力バッフ
ァ部３７とが、同一の能力のものでも異なる能力のもの
でも使用できる。
つ出力バッファ部として、第１出力バッファ部３４のみ
の場合と、第１並びに第２出力バッファ部３４、３７と
を合わせた場合との二つとして考える。第１並びに第２
出力バッファ部３４、３７は、同一の機能を有してお
り、従って、第１出力バッファ部３４と第２出力バッフ
ァ部３７とが、同一の能力のものでも異なる能力のもの
でも使用できる。
【００２９】上述した［図２］並びに［図３］に示した
実施例の回路を、応用する例としては、半導体集積回路
装置の動作機能試験時に小電流駆動させ、治具やＬＳＩ
テスタに負担を掛けることなく試験し、実使用時に大電
流駆動させることがある。この試験方法の場合、大電流
容量テスタや、特別の治具、補助電源などが不要とな
る。また大電流駆動用出力バッファ部を同時スイッチン
グさせないような特別なテストパタ−ンを作る制限もな
くなるため、よりテスト時間を短縮することも可能とな
る。［図４］は、本発明を電源系の変換出力バッファ部
に用いた実施例を示す。
実施例の回路を、応用する例としては、半導体集積回路
装置の動作機能試験時に小電流駆動させ、治具やＬＳＩ
テスタに負担を掛けることなく試験し、実使用時に大電
流駆動させることがある。この試験方法の場合、大電流
容量テスタや、特別の治具、補助電源などが不要とな
る。また大電流駆動用出力バッファ部を同時スイッチン
グさせないような特別なテストパタ−ンを作る制限もな
くなるため、よりテスト時間を短縮することも可能とな
る。［図４］は、本発明を電源系の変換出力バッファ部
に用いた実施例を示す。
【００３０】内部回路２からの出力信号及び制御信号
は、それぞれ内部回路出力信号線８と制御信号線９とを
介し制御回路１０に入力する。制御回路１０からの出力
信号は、制御回路出力信号線４１、４２を介し第１出力
バッファ部である３Ｖ系出力バッファ部４３に、制御回
路出力信号線４４、４５を介し第２出力バッファ部であ
る５Ｖ系出力バッファ部４６にそれぞれ入力する。３Ｖ
系出力バッファ部４３、５Ｖ系出力バッファ部４６の出
力は、出力信号線１５を介し出力端子３から出力され
る。制御回路１０は５Ｖ系電源で、内部回路２は３Ｖ系
電源で、それぞれ動作している。出力端子３から出力さ
れる出力信号を５Ｖ系電源で駆動したい場合は、制御信
号線９の制御信号をＨとし、３Ｖ系電源で駆動したい場
合は、Ｌとする。
は、それぞれ内部回路出力信号線８と制御信号線９とを
介し制御回路１０に入力する。制御回路１０からの出力
信号は、制御回路出力信号線４１、４２を介し第１出力
バッファ部である３Ｖ系出力バッファ部４３に、制御回
路出力信号線４４、４５を介し第２出力バッファ部であ
る５Ｖ系出力バッファ部４６にそれぞれ入力する。３Ｖ
系出力バッファ部４３、５Ｖ系出力バッファ部４６の出
力は、出力信号線１５を介し出力端子３から出力され
る。制御回路１０は５Ｖ系電源で、内部回路２は３Ｖ系
電源で、それぞれ動作している。出力端子３から出力さ
れる出力信号を５Ｖ系電源で駆動したい場合は、制御信
号線９の制御信号をＨとし、３Ｖ系電源で駆動したい場
合は、Ｌとする。
【００３１】制御回路１０は、［図２］のものと同一で
あり、制御信号がＨの場合は、３Ｖ系出力バッファ部４
３の出力をＨｚとし、５Ｖ系出力バッファ部４６を通常
動作させ、Ｌの場合は、５Ｖ系出力バッファ部４６の出
力をＨｚとし、３Ｖ系出力バッファ部４３を通常動作さ
せる。
あり、制御信号がＨの場合は、３Ｖ系出力バッファ部４
３の出力をＨｚとし、５Ｖ系出力バッファ部４６を通常
動作させ、Ｌの場合は、５Ｖ系出力バッファ部４６の出
力をＨｚとし、３Ｖ系出力バッファ部４３を通常動作さ
せる。
【００３２】［図４］の実施例を用いた動作機能試験の
例としては、外部回路として５Ｖ系電源で駆動されるＩ
Ｃと３Ｖ系電源で駆動されるＩＣとがある場合、出力を
どちらか一方の電源系に統一して、動作機能試験を行な
うという方法を採れば、容易に試験することが可能にな
る。
例としては、外部回路として５Ｖ系電源で駆動されるＩ
Ｃと３Ｖ系電源で駆動されるＩＣとがある場合、出力を
どちらか一方の電源系に統一して、動作機能試験を行な
うという方法を採れば、容易に試験することが可能にな
る。
【００３３】なお、上述した本発明の各実施例において
は、出力バッファ部が二個の例について説明したが、本
発明はこれに限定されるものではなく、三個以上の出力
バッファ部を用いてもよい。
は、出力バッファ部が二個の例について説明したが、本
発明はこれに限定されるものではなく、三個以上の出力
バッファ部を用いてもよい。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路装置に接続された外部回路の用途に応じ
た能力を持つ複数の独立した出力バッファ部を選択して
使用することが可能となる。加えて、容易で正確な動作
機能試験を行なうことが可能となる。
半導体集積回路装置に接続された外部回路の用途に応じ
た能力を持つ複数の独立した出力バッファ部を選択して
使用することが可能となる。加えて、容易で正確な動作
機能試験を行なうことが可能となる。
【図１】本発明の実施例を概略的に示す構成図
【図２】本発明の一実施例を示す回路図
【図３】本発明の他の実施例を示す回路図
【図４】本発明のさらに他の実施例を示す回路図
【図５】従来技術を示す構成図
【図６】従来技術を示す回路図
１ ＩＣ ２ 内部回路 ３ 出力端子 ５ 外部回路 １０ 制御回路 １３、３４ 第１出力バッファ部 １４、３７ 第２出力バッファ部 ２０ 大電流駆動用出力バッファ部 ２３ 小電流駆動用出力バッファ部 ４３ ３Ｖ系出力バッファ部 ４６ ５Ｖ系出力バッファ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7352−4Ｍ
Claims (5)
- 【請求項１】 内部回路と、この内部回路と外部回路へ
出力信号を送出する出力端子間に前記内部回路と前記外
部回路との整合をとるべく挿入された出力バッファ部を
有する半導体集積回路装置において、前記出力バッファ
部は前記内部回路と前記外部回路との整合をとるために
設けられ、少なくとも第１並びに第２の複数の独立した
出力バッファ部からなり、前記第１並びに第２出力バッ
ファ部を選択的に作動せしめる制御回路を具備すること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記第１出力バッファ部の電流駆動力が
前記第２出力バッファ部の電流駆動力より大なることを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記第１出力バッファ部がＢｉ−ＣＭＯ
Ｓ回路から構成され前記第２出力バッファ部がＣＭＯＳ
回路から構成されていることを特徴とする請求項１並び
に請求項２記載の半導体集積回路装置。 - 【請求項４】 前記第１出力バッファ部が第１の電源電
圧により駆動され、前記第２出力バッファ部が前記第１
の電源電圧とは異なる電圧の第２の電源電圧により駆動
されることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項５】 半導体集積回路装置の動作機能試験方法
において、出力端子に共通に接続された複数の独立した
出力バッファ部の内、試験に適した能力を有する第１の
出力バッファ部のみを通常出力状態とし、他の出力バッ
ファ部をハイインピ−ダンス出力状態とする切り換え手
段を具備し、前記第１の出力バッファ部からの通常出力
により試験を行なうことを特徴とする半導体集積回路装
置の動作機能試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109772A JP2937619B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路装置 |
| US08/053,405 US5404056A (en) | 1992-04-28 | 1993-04-28 | Semiconductor integrated circuit device with independently operable output buffers |
| KR1019930007138A KR960011256B1 (ko) | 1992-04-28 | 1993-04-28 | 반도체 집적회로장치 및 그 기능시험방법 |
| US08/332,408 US5523702A (en) | 1992-04-28 | 1994-10-31 | Sequentially switching output buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109772A JP2937619B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304212A true JPH05304212A (ja) | 1993-11-16 |
| JP2937619B2 JP2937619B2 (ja) | 1999-08-23 |
Family
ID=14518840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109772A Expired - Lifetime JP2937619B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937619B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08220196A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置及びテスト方法 |
| US6646952B2 (en) | 2001-11-12 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit and semiconductor device |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| KR100892734B1 (ko) | 2008-02-14 | 2009-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 회로 및 그 제어 방법 |
| US8031533B2 (en) | 2008-02-14 | 2011-10-04 | Hynix Semiconductor Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
-
1992
- 1992-04-28 JP JP4109772A patent/JP2937619B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08220196A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置及びテスト方法 |
| US6646952B2 (en) | 2001-11-12 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit and semiconductor device |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| KR100892734B1 (ko) | 2008-02-14 | 2009-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 회로 및 그 제어 방법 |
| US8031533B2 (en) | 2008-02-14 | 2011-10-04 | Hynix Semiconductor Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
| US8477557B2 (en) | 2008-02-14 | 2013-07-02 | SK Hynix Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937619B2 (ja) | 1999-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6885219B2 (en) | Programmable driver for an I/O pin of an integrated circuit | |
| US6509758B2 (en) | IC with digital and analog circuits and mixed signal I/O pins | |
| US5303181A (en) | Programmable chip enable logic function | |
| JPH04321319A (ja) | 出力パッドを駆動するための方法及び装置 | |
| US5453706A (en) | Field programmable gate array providing contention free configuration and reconfiguration | |
| JPH0560840A (ja) | インサーキツトテスト装置用ピンドライバ | |
| US5523702A (en) | Sequentially switching output buffers | |
| US6202183B1 (en) | Analog test access port and method therefor | |
| JP2937619B2 (ja) | 半導体集積回路装置 | |
| EP0453106B1 (en) | Electrical assemblies | |
| US5132614A (en) | Semiconductor device and method and apparatus for testing the same | |
| US5266845A (en) | Semiconductor integrated circuit provided with emitter coupled logic input/output buffers | |
| JP3555953B2 (ja) | プリング抵抗を備える接続部をテストする装置 | |
| US5923097A (en) | Switching supply test mode for analog cores | |
| US5587684A (en) | Power down circuit for use in intergrated circuits | |
| US5241264A (en) | IC test apparatus | |
| KR100906513B1 (ko) | 집적 회로와 이를 포함하는 전자 회로 및 그 테스트 방법 | |
| JP2927095B2 (ja) | 半導体集積回路の試験回路 | |
| JPH0744415A (ja) | 半導体集積回路装置 | |
| KR20020088084A (ko) | 동적 램 발생기 제어기를 위한 리세트 및 파워 온 배열을위한 방법 및 장치 | |
| KR20010048756A (ko) | 반도체 장치의 바운더리 스캔 테스트 회로 | |
| JPS5965444A (ja) | 半導体集積回路装置 | |
| JPH06252726A (ja) | トランジスタアレイの論理マスク回路 | |
| JPH11166958A (ja) | 半導体集積回路装置 | |
| JPH08286942A (ja) | 半導体回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |