KR20180087852A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20180087852A
KR20180087852A KR1020180007715A KR20180007715A KR20180087852A KR 20180087852 A KR20180087852 A KR 20180087852A KR 1020180007715 A KR1020180007715 A KR 1020180007715A KR 20180007715 A KR20180007715 A KR 20180007715A KR 20180087852 A KR20180087852 A KR 20180087852A
Authority
KR
South Korea
Prior art keywords
terminal
transistor
electrostatic discharge
diode
discharge protection
Prior art date
Application number
KR1020180007715A
Other languages
English (en)
Other versions
KR102462819B1 (ko
Inventor
요시히또 우자와
야스유끼 모리시따
마사노리 다나까
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20180087852A publication Critical patent/KR20180087852A/ko
Application granted granted Critical
Publication of KR102462819B1 publication Critical patent/KR102462819B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

종래의 반도체 장치에서는, 정전 파괴 보호 회로의 회로 면적이 커지는 문제가 있다. 일 실시 형태에 따르면, 반도체 장치는, 2개의 단자간에 접속되며, 정전기에 기인하여 흐르는 전류를 방전하는 MOS 트랜지스터 MN과, MOS 트랜지스터 MN의 백 게이트와 소스 사이에 MOS 트랜지스터 MN의 백 게이트ㆍ소스간에 형성되는 기생 다이오드 Dsn의 극성과 반대의 극성으로 되는 다이오드 D를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 예를 들어 반도체 칩 내에 형성된 소자를 정전 파괴로부터 보호하는 정전 파괴 보호 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치에서는, 내부 회로를 구성하는 소자를 정전 파괴로부터 보호하기 위해, 정전 파괴 보호 회로가 내장된다. 이 정전 파괴 보호 회로의 일례가 특허문헌 1에 개시되어 있다.
특허문헌 1에 기재된 반도체 장치에서는, 제1, 제2 전원 전압을 공급하는 제1, 제2 전원 패드에 대응한 제1, 제2 전원 셀, 제1 신호 패드에 대응한 입출력 셀, 제1 전원 전압을 공급하는 제1 전원선, 제2 전원 전압을 공급하는 제2 전원선을 갖는다. 그리고, 입출력 셀은, 신호 입출력을 행하는 회로, 정전 보호 회로 및 제1 전원선과 제2 전원선 사이에 형성된 제1 MOS를 갖는다. 제1 전원 셀은, 제1 전원 패드의 정정전기에 응답하여 제1 MOS를 일시적으로 온으로 하는 시상수 회로, 제1 전원 패드를 향하는 전류를 흘리는 일방향성 소자를 갖는다. 제2 전원 셀은, 제2 전원 패드의 정정전기에 응답하여 제1 MOS를 일시적으로 온으로 하는 시상수 회로, 제2 전원 패드를 향하는 전류를 흘리는 일방향성 소자를 갖는다. 제1 MOS의 게이트와 웰은 시상수 회로와 접속된다.
일본 특허 공개 제2011-254100호 공보
그러나, 특허문헌 1에 기재된 반도체 장치에서는, 정전기의 인가 극성에 따라 방전 경로로 되는 소자가 상이하기 때문에, 정전 파괴 보호 회로의 회로 면적이 커지는 문제가 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 반도체 장치는, 2개의 단자간에 접속되며, 정전기에 기인하여 흐르는 전류를 방전하는 MOS 트랜지스터와, 당해 MOS 트랜지스터의 백 게이트와 소스 사이에 당해 MOS 트랜지스터의 백 게이트ㆍ소스간에 형성되는 기생 다이오드의 극성과 반대의 극성으로 되는 다이오드를 갖는다.
상기 일 실시 형태에 따르면, 정전기에 기인하여 흐르는 전류를 방전함으로써 회로 소자를 보호하는 정전 파괴 보호 회로의 회로 면적을 작게 할 수 있다.
도 1은 실시 형태 1에 따른 반도체 장치의 칩 레이아웃을 설명하는 도면.
도 2는 실시 형태 1에 따른 반도체 장치의 정전 파괴 보호 회로의 블록도.
도 3은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 회로도.
도 4는 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 제1 동작을 설명하는 도면.
도 5는 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 제2 동작을 설명하는 도면.
도 6은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제1 예를 설명하는 도면.
도 7은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제2 예를 설명하는 도면.
도 8은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제3 예를 설명하는 도면.
도 9는 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제4 예를 설명하는 도면.
도 10은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃 면적을 설명하는 도면.
도 11은 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 다른 예를 설명하는 회로도.
도 12는 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 MOS 트랜지스터 및 다이오드의 구조의 다른 예를 설명하는 반도체 칩의 단면도.
도 13은 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 회로도.
도 14는 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 제1 동작을 설명하는 도면.
도 15는 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 제2 동작을 설명하는 도면.
도 16은 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제1 예를 설명하는 도면.
도 17은 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제2 예를 설명하는 도면.
도 18은 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제3 예를 설명하는 도면.
도 19는 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제4 예를 설명하는 도면.
도 20은 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 다른 예를 설명하는 회로도.
도 21은 실시 형태 3에 따른 반도체 장치의 정전 파괴 보호 회로의 회로도.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히 생략 및 간략화가 이루어져 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 필요에 따라서 중복 설명은 생략되어 있다.
먼저, 도 1에 실시 형태 1에 따른 반도체 장치(1)의 칩 레이아웃을 설명하는 도면을 도시한다. 도 1에 도시한 바와 같이, 실시 형태 1에 따른 반도체 장치(1)는 칩의 외주를 따라서 패드가 형성된다. 그리고, 패드의 내측에, 패드에 대응한 입출력 인터페이스 회로가 배열된다. 그리고, 도 1에 도시한 예에서는, 입출력 인터페이스 회로가 배열되는 영역의 일부에 메인 정전 파괴 보호 회로가 배치된다. 입출력 인터페이스 회로가 배열되는 영역의 내측에 반도체 장치(1)의 각종 기능을 실현하는 내부 회로가 형성된다. 또한, 메인 정전 파괴 보호 회로는, 내부 회로가 형성되는 영역에 형성되어 있어도 된다. 실시 형태 1에 따른 반도체 장치(1)에서는, 정전 파괴 보호 회로의 회로 구성에 특징의 하나를 갖는다.
계속해서, 실시 형태 1에 따른 반도체 장치(1)의 정전 파괴 보호 회로의 블록도를 도시한다. 도 2에서는, 메인 정전 파괴 보호 회로(10a)와, 입출력 인터페이스 회로 중 입력 인터페이스 회로(11a)를 도시하였다. 도 2에 도시한 바와 같이, 메인 정전 파괴 보호 회로(10a)는 전원 배선 VDD와 접지 배선 GND 사이에 형성된다. 또한, 입력 인터페이스 회로(11a)는 입력 버퍼 회로(14)에 더하여, 신호 단자 정전 파괴 보호 회로(12, 13)가 형성된다.
신호 단자 정전 파괴 보호 회로(12)는 신호 입력 단자 Tin과 전원 단자 VDD 사이에 형성된다. 신호 단자 정전 파괴 보호 회로(12)는, 예를 들어 신호 입력 단자 Tin에 애노드가 접속되고, 전원 단자 VDD에 캐소드가 접속되는 다이오드이다. 신호 단자 정전 파괴 보호 회로(13)는 접지 단자 GND와 신호 입력 단자 Tin 사이에 형성된다. 신호 단자 정전 파괴 보호 회로(13)는, 예를 들어 접지 단자 GND에 애노드가 접속되고, 신호 입력 단자 Tin에 캐소드가 접속되는 다이오드이다.
또한, 입력 버퍼 회로(14)는 전원 단자 VDD와 접지 단자 GND 사이에 PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1이 직렬로 접속되는 인버터이다. 이 인버터에는 신호 입력 단자 Tin으로부터 신호가 공급되며, 출력이 내부 회로에 접속된다.
여기서, 메인 정전 파괴 보호 회로(10a)에 대하여 상세하게 설명한다. 도 3에 실시 형태 1에 따른 반도체 장치(1)의 메인 정전 파괴 보호 회로의 회로도를 도시한다. 도 3에 도시한 바와 같이, 메인 정전 파괴 보호 회로(10a)는 콘덴서 C1, 저항 R1, 정전 파괴 보호 트랜지스터(예를 들어, NMOS 보호 트랜지스터 MN), 다이오드 D1을 갖는다. 또한, 도 3에서는, NMOS 보호 트랜지스터 MN의 구조상 NMOS 보호 트랜지스터 MN에 형성되는 기생 다이오드와의 극성의 관계를 나타내는 도면을 참고로 도시하였다. 또한, 도 3에 도시한 메인 정전 파괴 보호 회로(10a)는 정전 파괴 보호 소자로서, N형의 도전형의 MOS 트랜지스터(예를 들어, NMOS 보호 트랜지스터 MN)를 사용하는 것이다.
NMOS 보호 트랜지스터 MN은, 제1 단자(예를 들어, 접지 단자 GND)에 소스가 접속되고, 제2 단자(예를 들어, 전원 단자 VDD)에 드레인이 접속된다. 다이오드 D1은, NMOS 보호 트랜지스터 MN의 백 게이트와 제1 단자(예를 들어, 접지 단자 GND) 사이에 접속된다. 그리고, 다이오드 D1은, 접속 방향의 극성이 NMOS 보호 트랜지스터 MN의 백 게이트와 소스 사이에 형성되는 기생 다이오드 Dsn의 극성과 반대로 되도록 형성된다. 보다 구체적으로는, 실시 형태 1에 따른 메인 정전 파괴 보호 회로(10a)에서는, NMOS 보호 트랜지스터 MN에 백 게이트 노드 NBG를 애노드, 소스를 캐소드로 하는 기생 다이오드 Dsn이 형성된다. 따라서, 메인 정전 파괴 보호 회로(10a)에서는, 다이오드 D1의 애노드를 접지 단자 GND에 접속하고, 다이오드 D1의 캐소드를 NMOS 보호 트랜지스터 MN의 백 게이트 노드 NBG에 접속한다. 또한, NMOS 보호 트랜지스터 MN의 드레인에는, 백 게이트 노드 NBG를 애노드, 드레인을 캐소드로 하는 기생 다이오드 Ddn이 형성된다.
콘덴서 C1과 저항 R1은, 전원 단자 VDD에 플러스 극성의 정전 서지가 인가된 경우, 또는, 접지 단자 GND에 마이너스 극성의 정전 서지가 인가된 경우에 NMOS 보호 트랜지스터 MN을 도통한 상태로 제어하는 RC 트리거 회로를 구성한다. 저항 R1은, 일단이 제1 단자(예를 들어, 접지 단자 GND)에 접속되고, 타단이 NMOS 보호 트랜지스터 MN의 게이트 및 백 게이트에 접속된다. 또한, 저항 R1은, 다이오드 D1과 병렬로 접속된다. 콘덴서 C1은, 일단이 NMOS 보호 트랜지스터 MN의 게이트에 접속되고, 타단이 제2 단자(예를 들어, 전원 단자 VDD)에 접속된다.
계속해서, 실시 형태 1에 따른 메인 정전 파괴 보호 회로(10a)의 동작에 대하여 설명한다. 따라서, 도 4에 실시 형태 1에 따른 반도체 장치(1)의 메인 정전 파괴 보호 회로(10a)의 제1 동작을 설명하는 도면을 도시한다. 이 제1 동작은, 접지 단자 GND를 커먼 단자로 하여 전원 단자 VDD에 플러스 서지(칩에 전류가 유입되는 방향의 서지)가 인가된 경우를 나타내는 것이다. 또한, 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 마이너스 서지(칩으로부터 전류를 방출하는 방향의 서지)가 인가된 경우도 도 4에 도시한 제1 동작과 동일한 방전 경로가 형성된다.
또한, 도 4에서는, 상부 도면에 NMOS 보호 트랜지스터 MN을 트랜지스터 심볼로서 나타낸 방전 경로를 도시하고, 하부 도면에 NMOS 보호 트랜지스터 MN 및 다이오드 D1의 단면 구조로서 본 경우의 방전 경로를 도시하였다.
도 4의 하부 도면에 도시한 바와 같이, NMOS 보호 트랜지스터 MN은, P웰 영역 PW의 표층에 N형의 도전형을 갖는 소스 확산 영역(24) 및 드레인 확산 영역(25)이 형성된다. 또한, 소스 확산 영역(24) 및 드레인 확산 영역(25)에 걸치도록 반도체 기판의 상층에 게이트가 형성된다. 또한, NMOS 보호 트랜지스터 MN은, P웰 영역 PW의 표층에는, 백 게이트로 되는 P웰 영역 PW에 전위를 인가하는 P형 콘택트 영역(23)이 형성된다. 다이오드 D1은, N웰 영역 NW의 표층에, 애노드 단자로 되는 P형 확산 영역(21)과, 캐소드 단자로 되는 N형 확산 영역(22)이 형성된다.
도 4에 도시한 바와 같이, 제1 동작에서는, 서지가 인가되면 NMOS 보호 트랜지스터 MN의 게이트 전압이 상승하기 때문에, NMOS 보호 트랜지스터 MN이 도통한 상태로 되고, NMOS 보호 트랜지스터 MN의 MOS 트랜지스터로서의 동작에 의해 서지 전류가 전원 단자 VDD로부터 접지 단자 GND를 향하여 방전된다.
계속해서, 도 5에 실시 형태 1에 따른 반도체 장치(1)의 메인 정전 파괴 보호 회로(10a)의 제2 동작을 설명하는 도면을 도시한다. 이 제2 동작은, 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 플러스 서지가 인가된 경우를 나타내는 것이다. 또한, 접지 단자 GND를 커먼 단자로 하여 전원 단자 VDD에 마이너스 서지가 인가된 경우도 도 5에 도시한 제2 동작과 동일한 방전 경로가 형성된다.
또한, 도 5에 있어서도, 상부 도면에 NMOS 보호 트랜지스터 MN을 트랜지스터 심볼로서 나타낸 방전 경로를 도시하고, 하부 도면에 NMOS 보호 트랜지스터 MN 및 다이오드 D1의 단면 구조로서 본 경우의 방전 경로를 도시하였다.
도 5에 도시한 바와 같이, 제2 동작에서는, 서지가 인가되면 다이오드 D1을 통해 NMOS 보호 트랜지스터 MN의 백 게이트에 서지 전류의 일부(도 5의 전류 I1)가 유입된다. 이에 의해, NMOS 보호 트랜지스터 MN의 백 게이트를 베이스, 소스를 콜렉터, 드레인을 이미터로 하는 기생 바이폴라 트랜지스터가 동작한다. 그 때문에, 제2 동작에서는, 이 기생 바이폴라 트랜지스터의 동작에 의해 서지 전류(도 5의 I2)가 접지 단자 GND로부터 전원 단자 VDD를 향하여 방전된다.
도 5를 사용하여 설명한 바와 같이, 실시 형태 1에 따른 반도체 장치(1)에서는, NMOS 보호 트랜지스터 MN이 MOS 트랜지스터로서 동작하지 않는 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 서지가 인가된 경우에 있어서도, 서지 전류의 대부분을 NMOS 보호 트랜지스터 MN을 통해 방전한다. 이에 의해, 실시 형태 1에 따른 반도체 장치(1)의 메인 정전 파괴 보호 회로(10a)에서는, 다이오드 D1에 요구되는 전류 능력을 작게 할 수 있다. 즉, 실시 형태 1에 따른 반도체 장치(1)에서는, 다이오드 D1을 작게 할 수 있다. 따라서, 실시 형태 1에 따른 반도체 장치(1)에 있어서의 NMOS 보호 트랜지스터 MN 및 다이오드 D1의 레이아웃예를 이하에서 설명한다.
도 6에 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제1 예를 설명하는 도면을 도시한다. 도 6에 도시한 바와 같이, 실시 형태 1에 따른 NMOS 보호 트랜지스터 MN은, P형 웰 영역의 상층에 게이트 단자로 되는 폴리실리콘이 복수개 배치된다. 또한, 폴리실리콘에 걸치도록 N형 확산 영역이 형성되고, 이 N형 확산 영역은 교대로 NMOS 보호 트랜지스터 MN의 소스와 드레인으로 된다. 또한, 게이트, 소스 및 드레인으로 되는 각 영역을 둘러싸도록, NMOS 보호 트랜지스터 MN의 백 게이트에의 콘택트 영역으로 되는 P형 확산 영역이 형성된다.
다이오드 D1은, N형 웰 영역의 표층에, 애노드 단자로 되는 P형 확산 영역과, 캐소드 단자로 되는 N형 확산 영역이 형성된다.
상기의 NMOS 보호 트랜지스터 MN 및 다이오드 D1의 기본적인 구성은, 후술하는 실시 형태 1에 따른 NMOS 보호 트랜지스터 MN 및 다이오드 D1의 레이아웃의 제2 예 내지 제4 예에 공통되는 구성으로 된다.
그리고, 도 6에 도시한 레이아웃의 제1 예에서는, NMOS 보호 트랜지스터 MN에 인접하는 영역의 하나에 다이오드 D1이 형성된다.
계속해서, 도 7 내지 도 9에 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제2 예 내지 제4 예를 설명하는 도면을 도시한다. 도 7에 도시한 제2 예에서는, NMOS 보호 트랜지스터 MN이 형성되는 영역을 사이에 두도록 다이오드 D1이 분할되어 형성된다. 도 8에 도시한 제3 예에서는, NMOS 보호 트랜지스터 MN의 콘택트 영역으로 되는 P형 확산 영역의 내부의 영역의 일부에 다이오드 D1이 형성된다. 도 9에 도시한 제4 예에서는, NMOS 보호 트랜지스터 MN의 콘택트 영역으로 되는 P형 확산 영역의 내부의 영역의 복수의 영역(도 9의 예에서는 2개의 영역)에 분할되어 다이오드 D1이 형성된다.
계속해서, 실시 형태 1에 따른 반도체 장치(1)에 있어서의 메인 정전 파괴 보호 회로(10a)의 레이아웃 면적에 대하여 설명한다. 따라서, 도 10에 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃 면적을 설명하는 도면을 도시한다. 또한, 도 10에서는, 비교예로서, 예를 들어 특허문헌 1과 같이 다이오드를 서지 전류의 대부분을 방전하는 경로로서 사용한 경우의 레이아웃 면적을 도시하였다.
실시 형태 1에 따른 반도체 장치(1)에서는, 다이오드 D1을 NMOS 보호 트랜지스터 MN에 형성되는 기생 바이폴라 트랜지스터의 베이스 전류를 흘릴 수 있을 정도의 전류 능력으로 할 수 있다. 그 때문에, 도 10에 도시한 바와 같이, 실시 형태 1에 따른 반도체 장치(1)에서는, 메인 정전 파괴 보호 회로(10a)의 다이오드 D1에 요하는 면적을 비교예에 따른 반도체 장치보다도 대폭 작게 할 수 있다.
상기 설명으로부터, 실시 형태 1에 따른 반도체 장치(1)에서는, NMOS 보호 트랜지스터 MN의 MOS 트랜지스터로서의 동작에 의해 서지 전류를 방전할 수 없는 경우, 다이오드 D1에 의해 NMOS 보호 트랜지스터 MN의 기생 바이폴라 트랜지스터의 베이스를 공급한다. 그리고, 실시 형태 1에 따른 반도체 장치(1)는 NMOS 보호 트랜지스터 MN의 기생 바이폴라 트랜지스터의 동작에 의해, 서지 전류를 방전한다. 이에 의해, 실시 형태 1에 따른 반도체 장치(1)는 다이오드 D1에 요구되는 전류 능력을 낮게 억제하여, 다이오드 D1의 레이아웃 면적을 작게 할 수 있다.
또한, 메인 정전 파괴 보호 회로(10a)의 레이아웃 면적을 작게 함으로써, 반도체 칩의 한 변에 배열할 수 있는 입출력 인터페이스 회로의 수를 늘릴 수 있다. 혹은, 메인 정전 파괴 보호 회로(10a)의 레이아웃 면적을 작게 함으로써, 필요한 개수의 입출력 인터페이스 회로를 배치하면서 반도체 칩의 한 변의 길이를 짧게 하여, 칩 면적을 삭감할 수 있다.
또한, 실시 형태 1에 따른 메인 정전 파괴 보호 회로(10a)는 변형예를 생각할 수 있다. 따라서, 도 11에 실시 형태 1에 따른 반도체 장치(1)의 메인 정전 파괴 보호 회로(10a)의 다른 예[예를 들어, 메인 정전 파괴 보호 회로(10b)]를 설명하는 회로도를 도시한다.
도 11에 도시한 바와 같이, 메인 정전 파괴 보호 회로(10b)에서는, 콘덴서 C2의 일단이 제1 단자(예를 들어, 접지 단자 GND)에 접속된다. 또한, 저항 R1은, 일단이 제2 단자(예를 들어, 전원 단자 VDD)에 접속되고, 타단이 콘덴서 C2의 타단에 접속된다. 그리고, 제1 인버터[예를 들어, 인버터(31)]가 콘덴서 C1과 저항 R1을 접속하는 배선과 NMOS 보호 트랜지스터 MN의 게이트 사이에 형성된다. 인버터(31)는 콘덴서 C1과 저항 R1을 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 NMOS 보호 트랜지스터 MN의 게이트에 접속된다. 또한, 제2 인버터[예를 들어, 인버터(32)]가 콘덴서 C1과 저항 R1을 접속하는 배선과 NMOS 보호 트랜지스터 MN의 백 게이트 사이에 형성된다. 인버터(32)는 콘덴서 C1과 저항 R1을 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 PMOS 보호 트랜지스터 MP의 백 게이트에 접속된다.
또한, 인버터(31, 32)는, 전원 단자 VDD와 접지 단자 GND로부터 전원의 공급을 받는다. 또한, 인버터(31, 32)는 서지 전류를 방전하는 주경로로는 되지 않기 때문에, 인버터(31, 32)를 구성하는 트랜지스터는 작은 소자 사이즈여도 상관없다.
메인 정전 파괴 보호 회로(10b)와 같이, RC 트리거 회로와 NMOS 보호 트랜지스터 MN의 게이트 혹은 백 게이트와의 사이에 다른 회로가 포함되어도, 다이오드 D1이 작으면 레이아웃 면적은 충분히 작게 할 수 있다.
또한, NMOS 보호 트랜지스터 MN 및 다이오드 D1의 단면 구조는, 도 4 혹은 도 5에 도시한 예 이외의 구조로 할 수도 있다. 따라서, 도 12에 실시 형태 1에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 MOS 트랜지스터 및 다이오드의 구조의 다른 예를 설명하는 반도체 칩의 단면도를 도시한다.
도 12에 도시한 예에서는, NMOS 보호 트랜지스터 MN의 P웰 영역 PW를 딥 N웰 영역 DNW 및 N웰 영역 NW로 둘러싸고, 다이오드 D1을 P웰 영역 PW 상에 형성한다. 이와 같은 단면 구조로 함으로써도, NMOS 보호 트랜지스터 MN과 다이오드 D1을 소자 분리할 수 있다.
실시 형태 2
실시 형태 2에서는, 정전 파괴 보호 트랜지스터를 P형의 MOS 트랜지스터(예를 들어, PMOS 보호 트랜지스터 MP)로 치환한 예에 대하여 설명한다. 따라서, 도 13에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로(10c)의 회로도를 도시한다. 도 13에 도시한 바와 같이, 메인 정전 파괴 보호 회로(10c)는 콘덴서 C2, 저항 R2, PMOS 보호 트랜지스터 MP, 다이오드 D2를 갖는다. 또한, 도 13에서는, PMOS 보호 트랜지스터 MP의 구조상 PMOS 보호 트랜지스터 MP에 형성되는 기생 다이오드와의 극성의 관계를 나타내는 도면을 참고로 도시하였다. 또한, 도 13에 도시한 메인 정전 파괴 보호 회로(10c)는 정전 파괴 보호 소자로서, P형의 도전형의 MOS 트랜지스터(예를 들어, PMOS 보호 트랜지스터 MP)를 사용하는 것이다.
PMOS 보호 트랜지스터 MP는, 제1 단자(예를 들어, 전원 단자 VDD)에 소스가 접속되고, 제2 단자(예를 들어, 접지 단자 GND)에 드레인이 접속된다. 다이오드 D2는, PMOS 보호 트랜지스터 MP의 백 게이트와 제1 단자(예를 들어, 전원 단자 VDD) 사이에 접속된다. 그리고, 다이오드 D2는, 접속 방향의 극성이 PMOS 보호 트랜지스터 MP의 백 게이트와 소스 사이에 형성되는 기생 다이오드 Dsp의 극성과 반대로 되도록 형성된다. 보다 구체적으로는, 실시 형태 2에 따른 메인 정전 파괴 보호 회로(10c)에서는, PMOS 보호 트랜지스터 MP에 백 게이트 노드 NBG를 캐소드, 소스를 애노드로 하는 기생 다이오드 Dsp가 형성된다. 따라서, 메인 정전 파괴 보호 회로(10c)에서는, 다이오드 D2의 애노드를 PMOS 보호 트랜지스터 MP의 백 게이트 노드 NBG에 접속하고, 다이오드 D2의 캐소드를 전원 단자 VDD에 접속한다. 또한, PMOS 보호 트랜지스터 MP의 드레인에는, 백 게이트 노드 NBG를 캐소드, 드레인을 애노드로 하는 기생 다이오드 Ddp가 형성된다.
콘덴서 C2와 저항 R2는, 전원 단자 VDD에 플러스 극성의 정전 서지가 인가된 경우, 또는, 접지 단자 GND에 마이너스 극성의 정전 서지가 인가된 경우에 PMOS 보호 트랜지스터 MP를 도통한 상태로 제어하는 RC 트리거 회로를 구성한다. 저항 R2는, 일단이 제1 단자(예를 들어, 전원 단자 VDD)에 접속되고, 타단이 PMOS 보호 트랜지스터 MP의 게이트 및 백 게이트에 접속된다. 또한, 저항 R2는, 다이오드 D2와 병렬로 접속된다. 콘덴서 C2는, 일단이 PMOS 보호 트랜지스터 MP의 게이트에 접속되고, 타단이 제2 단자(예를 들어, 접지 단자 GND)에 접속된다.
계속해서, 실시 형태 2에 따른 메인 정전 파괴 보호 회로(10c)의 동작에 대하여 설명한다. 따라서, 도 14에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로(10c)의 제1 동작을 설명하는 도면을 도시한다. 이 제1 동작은, 접지 단자 GND를 커먼 단자로 하여 전원 단자 VDD에 플러스 서지가 인가된 경우를 나타내는 것이다. 또한, 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 마이너스 서지가 인가된 경우도 도 14에 도시한 제1 동작과 동일한 방전 경로가 형성된다.
또한, 도 14에서는, 상부 도면에 PMOS 보호 트랜지스터 MP를 트랜지스터 심볼로서 나타낸 방전 경로를 도시하고, 하부 도면에 PMOS 보호 트랜지스터 MP 및 다이오드 D2의 단면 구조로서 본 경우의 방전 경로를 도시한다.
도 14의 하부 도면에 도시한 바와 같이, PMOS 보호 트랜지스터 MP는, N웰 영역 NW의 표층에 P형의 도전형을 갖는 소스 확산 영역(44) 및 드레인 확산 영역(45)이 형성된다. 또한, 소스 확산 영역(44) 및 드레인 확산 영역(45)에 걸치도록 반도체 기판의 상층에 게이트가 형성된다. 또한, PMOS 보호 트랜지스터 MP는, N웰 영역 NW의 표층에는, 백 게이트로 되는 N웰 영역 NW에 전위를 인가하는 N형 콘택트 영역(43)이 형성된다. 다이오드 D2는, P웰 영역 PW의 표층에, 애노드 단자로 되는 P형 확산 영역(41)과, 캐소드 단자로 되는 N형 확산 영역(42)이 형성된다.
도 14에 도시한 바와 같이, 제1 동작에서는, 서지가 인가되면 PMOS 보호 트랜지스터 MP의 게이트 전압이 소스의 전압보다 저하되기 때문에, PMOS 보호 트랜지스터 MP가 도통한 상태로 되고, PMOS 보호 트랜지스터 MP의 MOS 트랜지스터로서의 동작에 의해 서지 전류가 전원 단자 VDD로부터 접지 단자 GND를 향하여 방전된다.
계속해서, 도 15에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로(10c)의 제2 동작을 설명하는 도면을 도시한다. 이 제2 동작은, 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 플러스 서지가 인가된 경우를 도시하는 것이다. 또한, 접지 단자 GND를 커먼 단자로 하여 전원 단자 VDD에 마이너스 서지가 인가된 경우도 도 15에 도시한 제2 동작과 동일한 방전 경로가 형성된다.
또한, 도 15에 있어서도, 상부 도면에 PMOS 보호 트랜지스터 MP를 트랜지스터 심볼로서 나타낸 방전 경로를 도시하고, 하부 도면에 PMOS 보호 트랜지스터 MP 및 다이오드 D2의 단면 구조로서 본 경우의 방전 경로를 도시한다.
도 15에 도시한 바와 같이, 제2 동작에서는, PMOS 보호 트랜지스터 MP의 백 게이트를 베이스, 소스를 콜렉터, 드레인을 이미터로 하는 기생 바이폴라 트랜지스터가 형성된다. 그리고, 서지가 인가되면 다이오드 D2를 통해 PMOS 보호 트랜지스터 MP의 기생 바이폴라 트랜지스터의 베이스 전류(도 15의 전류 I1)가 방출된다. 이에 의해, PMOS 보호 트랜지스터 MP의 기생 바이폴라 트랜지스터가 동작한다. 그 때문에, 제2 동작에서는, 이 기생 바이폴라 트랜지스터의 동작에 의해 서지 전류(도 15의 I2)가 접지 단자 GND로부터 전원 단자 VDD를 향하여 방전된다.
도 15를 사용하여 설명한 바와 같이, 실시 형태 2에 따른 반도체 장치에서는, PMOS 보호 트랜지스터 MP가 MOS 트랜지스터로서 동작하지 않는 전원 단자 VDD를 커먼 단자로 하여 접지 단자 GND에 서지가 인가된 경우에 있어서도, 서지 전류의 대부분을 PMOS 보호 트랜지스터 MP를 통해 방전한다. 이에 의해, 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로(10c)에서는, 다이오드 D2에 요구되는 전류 능력을 작게 할 수 있다. 즉, 실시 형태 2에 따른 반도체 장치에서는, 다이오드 D2를 작게 할 수 있다. 따라서, 실시 형태 2에 따른 반도체 장치에 있어서의 PMOS 보호 트랜지스터 MP 및 다이오드 D2의 레이아웃예를 이하에서 설명한다.
도 16에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제1 예를 설명하는 도면을 도시한다. 도 16에 도시한 바와 같이, 실시 형태 2에 따른 PMOS 보호 트랜지스터 MP는, N형 웰 영역의 상층에 게이트 단자로 되는 폴리실리콘이 복수개 배치된다. 또한, 폴리실리콘에 걸치도록 P형 확산 영역이 형성되고, 이 P형 확산 영역은 교대로 PMOS 보호 트랜지스터 MP의 소스와 드레인으로 된다. 또한, 게이트, 소스 및 드레인으로 되는 각 영역을 둘러싸도록, PMOS 보호 트랜지스터 MP의 백 게이트에의 콘택트 영역으로 되는 N형 확산 영역이 형성된다.
다이오드 D2는, P형 웰 영역의 표층에, 애노드 단자로 되는 P형 확산 영역과, 캐소드 단자로 되는 N형 확산 영역이 형성된다.
상기의 PMOS 보호 트랜지스터 MP 및 다이오드 D2의 기본적인 구성은, 후술하는 실시 형태 2에 따른 PMOS 보호 트랜지스터 MP 및 다이오드 D2의 레이아웃의 제2 예 내지 제4 예에 공통되는 구성으로 된다.
그리고, 도 16에 도시한 레이아웃의 제1 예에서는, PMOS 보호 트랜지스터 MP에 인접하는 영역의 하나에 다이오드 D2가 형성된다.
계속해서, 도 17 내지 도 19에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로의 레이아웃의 제2 예 내지 제4 예를 설명하는 도면을 도시한다. 도 17에 도시한 제2 예에서는, PMOS 보호 트랜지스터 MP가 형성되는 영역을 사이에 두도록 다이오드 D2가 분할되어 형성된다. 도 18에 도시한 제3 예에서는, PMOS 보호 트랜지스터 MP의 콘택트 영역으로 되는 N형 확산 영역의 내부의 영역의 일부에 다이오드 D2가 형성된다. 도 19에 도시한 제4 예에서는, PMOS 보호 트랜지스터 MP의 콘택트 영역으로 되는 N형 확산 영역의 내부의 영역의 복수의 영역(도 19의 예에서는 2개의 영역)에 분할되어 다이오드 D2가 형성된다.
상기 설명으로부터, 실시 형태 2에 따른 반도체 장치에 있어서도, 실시 형태 1에 따른 반도체 장치의 정전 파괴 보호 트랜지스터를 PMOS 트랜지스터에 의해 형성해도, 실시 형태 1과 마찬가지로 다이오드 D2에 요구되는 전류 능력을 낮게 억제하여, 다이오드 D2의 레이아웃 면적을 작게 할 수 있다.
또한, 메인 정전 파괴 보호 회로(10c)의 레이아웃 면적을 작게 함으로써, 반도체 칩의 한 변에 배열할 수 있는 입출력 인터페이스 회로의 수를 늘릴 수 있다. 혹은, 메인 정전 파괴 보호 회로(10c)의 레이아웃 면적을 작게 함으로써, 필요한 개수의 입출력 인터페이스 회로를 배치하면서 반도체 칩의 한 변의 길이를 짧게 하여, 칩 면적을 삭감할 수 있다.
또한, 실시 형태 2에 따른 메인 정전 파괴 보호 회로(10c)는 변형예를 생각할 수 있다. 따라서, 도 20에 실시 형태 2에 따른 반도체 장치의 메인 정전 파괴 보호 회로(10c)의 다른 예[예를 들어, 메인 정전 파괴 보호 회로(10d)]를 설명하는 회로도를 도시한다.
도 20에 도시한 바와 같이, 메인 정전 파괴 보호 회로(10d)에서는, 콘덴서 C2의 일단이 제1 단자(예를 들어, 전원 단자 VDD)에 접속된다. 또한, 저항 R1은, 일단이 제2 단자(예를 들어, 접지 단자 GND)에 접속되고, 타단이 콘덴서 C2의 타단에 접속된다. 그리고, 제1 인버터[예를 들어, 인버터(51)]가 콘덴서 C2와 저항 R2를 접속하는 배선과 PMOS 보호 트랜지스터 MP의 게이트 사이에 형성된다. 인버터(51)는 콘덴서 C2와 저항 R2를 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 PMOS 보호 트랜지스터 MP의 게이트에 접속된다. 또한, 제2 인버터[예를 들어, 인버터(52)]가 콘덴서 C2와 저항 R2를 접속하는 배선과 PMOS 보호 트랜지스터 MP의 백 게이트 사이에 형성된다. 인버터(52)는 콘덴서 C2와 저항 R2를 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 PMOS 보호 트랜지스터 MP의 백 게이트에 접속된다.
메인 정전 파괴 보호 회로(10d)와 같이, RC 트리거 회로와 PMOS 보호 트랜지스터 MP의 게이트 혹은 백 게이트 사이에 다른 회로가 포함되어도, 다이오드 D2가 작으면 레이아웃 면적은 충분히 작게 할 수 있다.
실시 형태 3
실시 형태 3에서는, 출력 인터페이스 회로에 적용되는 정전 파괴 보호 회로에 대하여 설명한다. 따라서, 도 21에 실시 형태 3에 따른 반도체 장치의 정전 파괴 보호 회로의 회로도를 도시한다.
도 21에 도시한 바와 같이, 출력 인터페이스 회로는, 전원 단자 VDD와 접지 단자 GND 사이에 직렬로 접속된 P형의 출력 MOS 트랜지스터(예를 들어, PMOS 트랜지스터 P2)와 N형의 출력 MOS 트랜지스터(예를 들어, NMOS 트랜지스터 N2)를 갖는다. PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2는 내부 회로 영역에 형성되는 제어 회로에 의해 푸쉬풀 제어가 행해진다.
이 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2는, 출력 버퍼 회로로 되는 것이며, 소정의 전류 구동 능력을 실현하기 위해 도 2에 도시한 입력 버퍼 회로의 트랜지스터보다도 큰 트랜지스터 사이즈로 형성된다.
따라서, 실시 형태 3에 따른 출력 인터페이스 회로(11b)에서는, 이 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2를 서지 인가 시에 정전 파괴 보호 트랜지스터로서 기능시킨다. 또한, 실시 형태 3에 따른 출력 인터페이스 회로(11b)에서는, PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N1을 서지 전류의 극성에 관계없이 서지 전류의 방전 경로로 하기 위해, 실시 형태 1, 2와 마찬가지로 다이오드 D3, D4를 형성한다.
다이오드 D3은, PMOS 트랜지스터 P2의 백 게이트와 소스간에, 접속 방향의 극성이 PMOS 트랜지스터 P2의 백 게이트와 소스 사이에 형성되는 기생 다이오드의 극성과 반대로 되도록 형성된다. 구체적으로는, 다이오드 D3은, 애노드가 PMOS 트랜지스터 P2의 백 게이트에 접속되고, 캐소드가 전원 단자 VDD에 접속된다. 또한, 저항 R3이 다이오드 D3과 병렬로 되도록 접속된다.
다이오드 D4는, NMOS 트랜지스터 N2의 백 게이트와 소스간에, 접속 방향의 극성이 NMOS 트랜지스터 N2의 백 게이트와 소스 사이에 형성되는 기생 다이오드의 극성과 반대로 되도록 형성된다. 구체적으로는, 다이오드 D4는, 애노드가 접지 단자 GND에 접속되고, 캐소드가 NMOS 트랜지스터 N2의 백 게이트에 접속된다. 또한, 저항 R4가 다이오드 D4와 병렬로 되도록 접속된다.
상기와 같은 구성으로 함으로써, 출력 단자 Tout에 인가되는 서지 전류는 이하와 같이 방전된다. 전원 단자 VDD와 출력 단자 Tout 사이에 흐르는 전류는, 실시 형태 2의 도 14 및 도 15의 접지 단자 GND를 출력 단자 Tout로 치환한 경로로 방전된다. 또한, 접지 단자 GND와 출력 단자 Tout 사이에 흐르는 전류는, 실시 형태 1의 도 4 및 도 5의 전원 단자 VDD를 출력 단자 Tout로 치환한 경로로 방전된다.
상기 설명으로부터, 실시 형태 3에 따른 출력 인터페이스 회로(11b)에서는, 출력 버퍼 회로를 구성하는 트랜지스터를 정전 파괴 보호 트랜지스터로서 이용하고, 또한, 각 트랜지스터의 백 게이트와 소스 사이에 다이오드를 형성한다. 이에 의해, 실시 형태 3에 따른 출력 인터페이스 회로(11b)는, 서지 전류를 방전하기 위해 큰 정전 파괴 보호 소자(예를 들어, 다이오드)를 형성할 필요가 없어, 회로 면적을 작게 할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
1 : 반도체 장치
10a, 10b, 10c : 메인 정전 파괴 보호 회로
11a : 입력 인터페이스 회로
11b : 출력 인터페이스 회로
12, 13 : 신호 단자 정전 파괴 보호 회로
14 : 입력 버퍼 회로
21 : P형 확산 영역
22 : N형 확산 영역
23 : P형 콘택트 영역
24 : 소스 확산 영역
25 : 드레인 확산 영역
31, 32 : 인버터
41 : P형 확산 영역
42 : N형 확산 영역
43 : N형 콘택트 영역
44 : 소스 확산 영역
45 : 드레인 확산 영역
51, 52 : 인버터
PW : P웰 영역
NW : N웰 영역
DNW : 딥 N웰 영역
MN : NMOS 보호 트랜지스터
MP : PMOS 보호 트랜지스터
P1, P2 : PMOS 트랜지스터
N1, N2 : NMOS 트랜지스터
C1, C2 : 콘덴서
R1∼R4 : 저항
D1∼D4 : 다이오드
Ddn, Dsn, Dsp, Ddp : 기생 다이오드

Claims (7)

  1. 반도체 칩의 외부 단자로 되는 제1 단자 및 제2 단자와,
    상기 제1 단자에 소스가 접속되고, 상기 제2 단자에 드레인이 접속되는 정전 파괴 보호 트랜지스터와,
    상기 정전 파괴 보호 트랜지스터의 백 게이트와 상기 제1 단자 사이에 접속되는 다이오드를 갖고,
    상기 다이오드는, 접속 방향의 극성이 상기 정전 파괴 보호 트랜지스터의 백 게이트와 소스 사이에 형성되는 기생 다이오드의 극성과 반대로 되도록 형성되는 반도체 장치.
  2. 제1항에 있어서,
    일단이 상기 제1 단자에 접속되고, 타단이 상기 정전 파괴 보호 트랜지스터의 게이트 및 백 게이트에 접속되는 저항,
    일단이 상기 정전 파괴 보호 트랜지스터의 게이트에 접속되고, 타단이 상기 제2 단자에 접속되는 콘덴서를 갖고,
    상기 저항은 상기 다이오드와 병렬로 접속되는 반도체 장치.
  3. 제1항에 있어서,
    일단이 상기 제1 단자에 접속되는 콘덴서와,
    일단이 상기 제2 단자에 접속되고, 타단이 상기 콘덴서의 타단에 접속되는 저항과,
    상기 콘덴서와 상기 저항을 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 상기 정전 파괴 보호 트랜지스터의 게이트에 접속되는 제1 인버터와,
    상기 콘덴서와 상기 저항을 접속하는 배선에 입력 단자가 접속되고, 출력 단자가 상기 정전 파괴 보호 트랜지스터의 백 게이트에 접속되는 제2 인버터를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 정전 파괴 보호 트랜지스터는 N형의 MOS 트랜지스터이고,
    상기 제1 단자는 접지 단자이며,
    상기 제2 단자는 전원 단자인 반도체 장치.
  5. 제1항에 있어서,
    상기 정전 파괴 보호 트랜지스터는 P형의 MOS 트랜지스터이고,
    상기 제1 단자는 전원 단자이며,
    상기 제2 단자는 접지 단자인 반도체 장치.
  6. 제1항에 있어서,
    상기 정전 파괴 보호 트랜지스터는 N형의 출력 MOS 트랜지스터이고,
    상기 제1 단자는 접지 단자이며,
    상기 제2 단자는 출력 단자이고,
    상기 다이오드에 병렬로 접속되는 저항을 더 갖는 반도체 장치.
  7. 제1항에 있어서,
    상기 정전 파괴 보호 트랜지스터는 P형의 출력 MOS 트랜지스터이고,
    상기 제1 단자는 전원 단자이며,
    상기 제2 단자는 출력 단자이고,
    상기 다이오드에 병렬로 접속되는 저항을 더 갖는 반도체 장치.
KR1020180007715A 2017-01-25 2018-01-22 반도체 장치 KR102462819B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017011250A JP2018120955A (ja) 2017-01-25 2017-01-25 半導体装置
JPJP-P-2017-011250 2017-01-25

Publications (2)

Publication Number Publication Date
KR20180087852A true KR20180087852A (ko) 2018-08-02
KR102462819B1 KR102462819B1 (ko) 2022-11-03

Family

ID=60937566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180007715A KR102462819B1 (ko) 2017-01-25 2018-01-22 반도체 장치

Country Status (6)

Country Link
US (1) US10256228B2 (ko)
EP (1) EP3355353A1 (ko)
JP (1) JP2018120955A (ko)
KR (1) KR102462819B1 (ko)
CN (1) CN108447861B (ko)
TW (1) TWI765956B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078968A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 반도체 장치
TWI711240B (zh) * 2019-07-30 2020-11-21 長庚大學 寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置
JP2023521277A (ja) 2021-03-10 2023-05-24 チャンシン メモリー テクノロジーズ インコーポレイテッド 静電保護回路及び半導体デバイス
TWI784502B (zh) * 2021-04-29 2022-11-21 華邦電子股份有限公司 靜電放電防護電路
CN115954355B (zh) * 2023-03-06 2023-06-09 合肥晶合集成电路股份有限公司 半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501632B1 (en) * 1999-08-06 2002-12-31 Sarnoff Corporation Apparatus for providing high performance electrostatic discharge protection
JP2011254100A (ja) 2006-06-15 2011-12-15 Renesas Electronics Corp 半導体集積回路装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2273831B (en) * 1992-12-24 1997-03-26 Motorola Semiconducteurs Voltage protection circuit
JPH09121029A (ja) * 1995-10-25 1997-05-06 Fujitsu Ltd 半導体装置
JP2919377B2 (ja) * 1996-08-29 1999-07-12 日本電気アイシーマイコンシステム株式会社 静電保護回路のレイアウト構造
FR2782581B1 (fr) * 1998-08-18 2000-09-22 St Microelectronics Sa Dispositif de protection contre les decharges electrostatiques
US6424013B1 (en) * 1999-07-09 2002-07-23 Texas Instruments Incorporated Body-triggered ESD protection circuit
US7548401B2 (en) * 2001-03-16 2009-06-16 Sarnoff Corporation Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
TW502428B (en) * 2001-09-03 2002-09-11 Faraday Tech Corp Electrostatic discharge protection circuit for power source terminal with dual trigger voltages
US6788507B2 (en) * 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
JP2004087765A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 静電気放電保護回路
JP4800605B2 (ja) * 2004-11-15 2011-10-26 Ｏｋｉセミコンダクタ株式会社 静電破壊保護回路
JP2007067095A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 静電保護回路
JP2008078361A (ja) * 2006-09-21 2008-04-03 Oki Electric Ind Co Ltd 半導体集積回路装置
JP2008263068A (ja) * 2007-04-12 2008-10-30 Nec Electronics Corp 静電気保護回路
US8279566B2 (en) * 2008-04-30 2012-10-02 Freescale Semiconductor, Inc. Multi-voltage electrostatic discharge protection
JP2010016177A (ja) * 2008-07-03 2010-01-21 Toshiba Corp 静電気放電保護素子
JP2010186954A (ja) * 2009-02-13 2010-08-26 Syswave Corp 静電破壊保護回路
JP5438469B2 (ja) * 2009-11-05 2014-03-12 ルネサスエレクトロニクス株式会社 負荷駆動装置
JP2011119415A (ja) * 2009-12-02 2011-06-16 Sharp Corp 半導体集積装置
JP5593160B2 (ja) * 2010-08-13 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2012195432A (ja) * 2011-03-16 2012-10-11 Toshiba Corp 半導体集積回路
JP5603277B2 (ja) * 2011-03-29 2014-10-08 セイコーインスツル株式会社 半導体集積回路のｅｓｄ保護回路
JP6022804B2 (ja) * 2011-07-25 2016-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US8730626B2 (en) * 2011-10-04 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection
JP6308925B2 (ja) * 2014-09-29 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US10263419B2 (en) * 2016-06-15 2019-04-16 Infineon Technologies Ag Transient voltage protection circuits, devices, and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501632B1 (en) * 1999-08-06 2002-12-31 Sarnoff Corporation Apparatus for providing high performance electrostatic discharge protection
JP2011254100A (ja) 2006-06-15 2011-12-15 Renesas Electronics Corp 半導体集積回路装置

Also Published As

Publication number Publication date
EP3355353A1 (en) 2018-08-01
CN108447861A (zh) 2018-08-24
KR102462819B1 (ko) 2022-11-03
TW201841334A (zh) 2018-11-16
US10256228B2 (en) 2019-04-09
US20180211949A1 (en) 2018-07-26
CN108447861B (zh) 2023-06-27
TWI765956B (zh) 2022-06-01
JP2018120955A (ja) 2018-08-02

Similar Documents

Publication Publication Date Title
US10134724B2 (en) Electro-static discharge protection devices having a low trigger voltage
KR102462819B1 (ko) 반도체 장치
US8039899B2 (en) Electrostatic discharge protection device
JP5265951B2 (ja) 保護回路
JP5540801B2 (ja) Ｅｓｄ保護回路及び半導体装置
JP2014207412A (ja) Ｅｓｄ保護回路
JP5142686B2 (ja) 半導体集積回路
US9812437B2 (en) Semiconductor integrated circuit device, and electronic appliance using the same
CN113540070A (zh) 静电保护电路
US20090323236A1 (en) Semiconductor device
JP4763324B2 (ja) 静電保護回路及び該静電保護回路を含む半導体装置
JP5041760B2 (ja) 半導体集積回路装置
US6833590B2 (en) Semiconductor device
JP2007227697A (ja) 半導体装置および半導体集積装置
US6583475B2 (en) Semiconductor device
TWI518867B (zh) 保護元件以及具有此保護元件的靜電放電保護裝置
JP2008227369A (ja) 静電破壊保護回路
JP2021022666A (ja) 静電気保護回路
JP2014053497A (ja) Ｅｓｄ保護回路
JP7392237B2 (ja) 半導体集積回路
CN114664811A (zh) 静电保护结构、静电保护电路、芯片
US8526148B2 (en) Semiconductor device, DC-DC converter, and protective element
CN115966567A (zh) 静电放电保护装置
JP2006121014A (ja) 静電保護回路およびそれを用いた半導体集積装置
KR20050104255A (ko) 정전 방전 보호 장치용 반도체 제어 정류기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant