JPH09121029A

JPH09121029A - 半導体装置

Info

Publication number: JPH09121029A
Application number: JP27757695A
Authority: JP
Inventors: Takahiro Suzuki; 隆博鈴木; Waichiro Fujieda; 和一郎藤枝; Hideaki Kawai; 秀明河合; Shinichi Yamada; 伸一山田; Takaaki Suzuki; 孝章鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-10-25
Filing date: 1995-10-25
Publication date: 1997-05-06

Abstract

(57)【要約】【課題】外部端子を介してデータを外部に出力する出力
回路を構成する出力トランジスタを静電破壊から防ぐた
めの静電保護素子を設けてなる半導体装置に関し、入力
容量を大きくすることなく、かつ、レイアウト面積を必
要以上に大きくすることなく、静電破壊耐圧を大きく
し、出力トランジスタの静電破壊を有効に防ぐことがで
きるようにする。【解決手段】プルダウン用の出力トランジスタ４５のド
レイン拡散層４６の近傍に、エミッタ領域５１を形成
し、ドレイン拡散層４６をコレクタ領域とし、Ｐ型シリ
コン基板４０をベース領域とするラテラル形のバイポー
ラＮＰＮトランジスタからなる静電保護用トランジスタ
５０を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部端子を介して
データを外部に出力する出力回路を構成する出力トラン
ジスタを静電破壊から防ぐための静電保護素子を設けて
なる半導体装置に関する。

【０００２】

【従来の技術】従来、半導体装置として、外部端子を介
してデータを外部に出力する出力回路を構成する出力ト
ランジスタの静電破壊からの保護に関し、静電保護素子
を設けていないものと、静電保護素子を設けているもの
とがある。

【０００３】図１１は、出力トランジスタを静電破壊か
ら防ぐための静電保護素子を設けていない従来の半導体
装置の一例の一部分を示す概略的平面図である。

【０００４】図１１中、１はＰ型シリコン基板、２はア
ルミニウムからなる入出力パッド、３は入出力パッド２
に接続されているアルミニウムからなる信号配線、４は
入力回路に接続されているアルミニウムからなる信号配
線である。

【０００５】また、５は出力回路を構成するｎＭＯＳト
ランジスタからなるプルダウン用の出力トランジスタで
あり、６はＮ形不純物が拡散されてなるドレイン拡散
層、７はＮ形不純物が拡散されてなるソース拡散層、８
はポリシリコンからなるゲート電極、９は低電圧側の電
源電圧ＶＳＳを供給するアルミニウムからなるＶＳＳ電
源配線である。

【０００６】なお、３Ａ、３Ｂは信号配線３のドレイン
拡散層６とのコンタクト部分、４Ａは信号配線４のドレ
イン拡散層６とのコンタクト部分、９Ａ、９ＢはＶＳＳ
電源配線９のソース拡散層７とのコンタクト部分であ
る。

【０００７】この半導体装置は、入出力パッド２に静電
荷による過大電圧が印加された場合、出力トランジスタ
５をラテラル形（横形）のバイポーラＮＰＮトランジス
タとして動作させ、静電荷をＶＳＳ電源配線９側に引き
抜くことにより、出力トランジスタ５の静電破壊を防ご
うとするものである。

【０００８】また、図１２は、出力トランジスタを静電
破壊から防ぐための静電保護素子としてバイポーラＮＰ
Ｎトランジスタからなる静電保護用トランジスタを設け
ている従来の半導体装置の一例の一部分を示す概略的平
面図である。

【０００９】図１２中、１１はＰ型シリコン基板、１２
はアルミニウムからなる入出力パッド、１３は入出力パ
ッド１２に接続されているアルミニウムからなる信号配
線、１４は入力回路に接続されているアルミニウムから
なる信号配線、１５は入出力パッド１２に接続されてい
るアルミニウムからなる静電荷引抜き用の配線である。

【００１０】また、１６は出力回路を構成するｎＭＯＳ
トランジスタからなるプルダウン用の出力トランジスタ
であり、１７はＮ形不純物が拡散されてなるドレイン拡
散層、１８はＮ形不純物が拡散されてなるソース拡散
層、１９はポリシリコンからなるゲート電極、２０はア
ルミニウムからなるＶＳＳ電源配線である。

【００１１】また、２１はＰ型シリコン基板１１をベー
ス領域とするラテラル形のバイポーラＮＰＮトランジス
タからなる静電保護用トランジスタであり、２２はＮ形
拡散層からなるコレクタ領域、２３はＮ形拡散層からな
るエミッタ領域である。

【００１２】なお、１３Ａ、１３Ｂは信号配線１３のド
レイン拡散層１７とのコンタクト部分、１４Ａは信号配
線１４のドレイン拡散層１７とのコンタクト部分、１５
Ａ、１５Ｂ、１５Ｃは静電荷引抜き用の配線１５のコレ
クタ領域２２とのコンタクト部分である。

【００１３】また、２０Ａ、２０ＢはＶＳＳ電源配線２
０のソース拡散層１８とのコンタクト部分、２０Ｃ、２
０Ｄ、２０ＥはＶＳＳ電源配線２０のエミッタ領域２３
とのコンタクト部分である。

【００１４】この半導体装置は、入出力パッド１２に静
電荷による過大電圧が印加された場合、出力トランジス
タ１６及び静電保護用トランジスタ２１を介して、静電
荷をＶＳＳ電源配線２０側に引き抜くことにより、出力
トランジスタ１６の静電破壊を防ごうとするものであ
る。

【００１５】また、図１３は、出力トランジスタを静電
破壊から防ぐための静電保護素子としてｎＭＯＳトラン
ジスタからなる静電保護用トランジスタを設けている従
来の半導体装置の一例の一部分を示す概略的平面図であ
る。

【００１６】図１３中、２６はＰ型シリコン基板、２７
はアルミニウムからなる入出力パッド、２８は入出力パ
ッド２７に接続されているアルミニウムからなる信号配
線、２９は入力回路に接続されているアルミニウムから
なる信号配線である。

【００１７】また、３０は出力回路を構成するｎＭＯＳ
トランジスタからなるプルダウン用の出力トランジスタ
であり、３１はＮ形不純物が拡散されてなるドレイン拡
散層、３２はＮ形不純物が拡散されてなるソース拡散
層、３３はポリシリコンからなるゲート電極、３４はア
ルミニウムからなるＶＳＳ電源配線である。

【００１８】また、３５はドレイン拡散層３１を出力ト
ランジスタ３０と共用するｎＭＯＳトランジスタからな
る静電保護用トランジスタであり、３６はＮ形不純物が
拡散されてなるソース拡散層、３７はポリシリコンから
なるゲート電極である。

【００１９】なお、２８Ａ、２８Ｂは信号配線２８のド
レイン拡散層３１とのコンタクト部分、２９Ａは信号配
線２９のドレイン拡散層３１とのコンタクト部分、３４
Ａ、３４ＢはＶＳＳ電源配線３４のソース拡散層３２と
のコンタクト部分、３４Ｃ、３４ＤはＶＳＳ電源配線３
４のソース拡散層３６とのコンタクト部分である。

【００２０】この半導体装置は、入出力パッド２７に静
電荷による過大電圧が印加された場合、出力トランジス
タ３０及び静電保護用トランジスタ３５を介して、静電
荷をＶＳＳ電源配線３４側に引き抜くことにより、出力
トランジスタ３０の静電破壊を防ごうとするものであ
る。

【００２１】

【発明が解決しようとする課題】ここに、出力トランジ
スタの静電破壊耐圧はドレイン拡散層及びソース拡散層
のジャンクション面積に比例するが、出力トランジスタ
のサイズは、年々、縮小される傾向にあることから、静
電保護素子を設けていない図１１に示す従来の半導体装
置においては、出力トランジスタ５の静電破壊を防ぐこ
とができないという問題点があった。

【００２２】そこで、図１１に示す従来の半導体装置に
おいては、その構成上、出力トランジスタ５を静電破壊
から防ごうとする場合、出力トランジスタ５のサイズを
大きくせざるを得ないが、このようにする場合には、入
力容量が大きくなってしまうという問題点がある。

【００２３】これに対して、図１２に示す従来の半導体
装置によれば、バイポーラＮＰＮトランジスタからなる
静電保護用トランジスタ２１を設けているので、出力ト
ランジスタ１６のサイズを縮小する場合においても、出
力トランジスタ１６を静電破壊から防ぐことができる。

【００２４】しかし、図１２に示す従来の半導体装置に
おいては、静電保護用トランジスタ２１を出力トランジ
スタ１６とは別個独立に設けているので、レイアウト面
積が大きくなってしまうという問題点があった。

【００２５】また、図１３に示す従来の半導体装置によ
れば、ｎＭＯＳトランジスタからなる静電保護用トラン
ジスタ３５を設けているので、出力トランジスタ３０の
サイズを縮小する場合においても、出力トランジスタ３
０を静電破壊から防ぐことができる。

【００２６】また、図１３に示す従来の半導体装置によ
れば、静電保護用トランジスタ３５は、ドレイン拡散層
３１を出力トランジスタ３０と共用しているので、レイ
アウト面積の増加を小さく抑えることができる。

【００２７】しかし、図１３に示す従来の半導体装置に
おいては、ドレイン拡散層３１と、ソース拡散層３６と
の対向面を大きくすることができず、このため、静電破
壊耐圧を大きくすることができないという問題点があっ
た。

【００２８】本発明は、かかる点に鑑み、入力容量を大
きくすることなく、かつ、レイアウト面積を必要以上に
大きくすることなく、静電破壊耐圧を大きくし、出力ト
ランジスタを静電破壊から有効に防ぐことができるよう
にした半導体装置を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明による半導体装置
は、第１の電極をなす第１の不純物拡散層を外部端子に
接続し、第２の電極をなす第２の不純物拡散層を電源配
線に接続してなる絶縁ゲート形電界効果トランジスタか
らなる出力トランジスタを有する出力回路を備えてなる
半導体装置において、第１の不純物拡散層をコレクタ領
域とするラテラル形のバイポーラ・トランジスタからな
る静電保護用トランジスタを備えるというものである。

【００３０】本発明においては、外部端子に静電荷によ
る過大電圧が印加された場合、静電荷は、出力トランジ
スタ及び静電保護用トランジスタを介して電源配線に引
き抜かれ、出力トランジスタの静電破壊が防止される。

【００３１】このように、本発明においては、静電保護
用トランジスタを設けているので、静電破壊を防ぐため
に、出力トランジスタのサイズを大きくする必要がな
く、また、静電保護用トランジスタは、出力トランジス
タの第１の不純物拡散層をコレクタ領域とするように構
成されているので、レイアウト面積を必要以上に大きく
する必要がない。

【００３２】また、静電保護用トランジスタは、ラテラ
ル形のバイポーラ・トランジスタとされているので、チ
ップ面上、静電保護用トランジスタのエミッタ領域を出
力トランジスタの第１の不純物拡散層の少なくとも２辺
のそれぞれの一部又は全部と対向させるように形成で
き、出力トランジスタの第１の不純物拡散層と静電保護
用トランジスタのエミッタ領域との対向面を大きくする
ことができる。

【００３３】

【発明の実施の形態】以下、図１〜図１０を参照して本
発明の実施の第１の形態〜第５の形態について説明す
る。

【００３４】第１の形態・・図１〜図３図１は本発明の実施の第１の形態の要部を示す概略的平
面図である。図１中、４０はＰ型シリコン基板、４１は
アルミニウムからなる入出力パッド、４２はＮ形拡散層
からなる保護層、４３、４４は入出力パッド４１に接続
されているアルミニウムからなる信号配線である。

【００３５】また、４５は出力回路を構成するｎＭＯＳ
トランジスタからなるプルダウン用の出力トランジスタ
であり、４６はＮ形不純物が拡散されてなるドレイン拡
散層、４７はＮ形不純物が拡散されてなるソース拡散
層、４８はポリシリコンからなるゲート電極である。

【００３６】また、４９はＶＳＳ電源配線、５０はドレ
イン拡散層４６をコレクタ領域とし、Ｐ型シリコン基板
４０をベース領域とするラテラル形のバイポーラＮＰＮ
トランジスタからなる静電保護用トランジスタであり、
５１はドレイン拡散層４６の近傍に形成されたＮ形拡散
層からなるエミッタ領域である。

【００３７】この例では、エミッタ領域５１は、チップ
面上、ドレイン拡散層４６の辺４６Ａと対向する辺５１
Ａを有すると共に、ドレイン拡散層４６の辺４６Ｂの一
部と対向する辺５１Ｂを有するように形成されている。

【００３８】なお、４４Ａ、４４Ｂは信号配線４４のド
レイン拡散層４６とのコンタクト部分、４９Ａ、４９Ｂ
はＶＳＳ電源配線４９のソース拡散層４７とのコンタク
ト部分、４９Ｃ、４９Ｄ、４９Ｅ、４９ＦはＶＳＳ電源
配線４９のエミッタ領域５１とのコンタクト部分であ
る。

【００３９】また、図２は、図１のＡ−Ａ線に沿った部
分の概略的断面図であり、図２中、５２は絶縁膜であ
る。

【００４０】また、図１では、図示を省略しているが、
信号配線４３側に、図３に回路図を示すように、出力ト
ランジスタ４５とともに出力回路を構成するｐＭＯＳト
ランジスタからなるプルアップ用の出力トランジスタ５
３が設けられている。

【００４１】なお、図３において、ＶＣＣは高電圧側の
電源電圧、Ｓ４５はｎＭＯＳトランジスタ４５の導通、
非導通を制御する制御信号、Ｓ５３はｐＭＯＳトランジ
スタ５３の導通、非導通を制御する制御信号である。

【００４２】本発明の実施の第１の形態においては、入
出力パッド４１に静電荷による過大電圧が印加された場
合、静電荷は、出力トランジスタ４５及び静電保護用ト
ランジスタ５０を介してＶＳＳ電源配線４９側に引き抜
かれ、出力トランジスタ４５の静電破壊が防止される。

【００４３】ここに、本発明の実施の第１の形態によれ
ば、静電保護用トランジスタ５０を設けているので、静
電破壊を防ぐために、出力トランジスタ４５のサイズを
大きくする必要がなく、入力容量を小さく抑えることが
できる。

【００４４】また、静電保護用トランジスタ５０は、出
力トランジスタ４５のドレイン拡散層４６をコレクタ領
域として構成されているので、レイアウト面積を必要以
上に大きくする必要がない。

【００４５】また、静電保護用トランジスタ５０は、ラ
テラル形のバイポーラＮＰＮトランジスタで構成されて
いるので、チップ面上、エミッタ領域５１を、ドレイン
拡散層４６の辺４６Ａと対向する辺５１Ａと、ドレイン
拡散層４６の辺４６Ｂの一部と対向する辺５１Ｂとを有
するように形成し、ドレイン拡散層４６とエミッタ領域
５１との対向面を大きくし、静電破壊耐圧を大きくする
ことができる。

【００４６】このように、本発明の実施の第１の形態に
よれば、入力容量を大きくすることなく、かつ、レイア
ウト面積を必要以上に大きくすることなく、静電破壊耐
圧を大きくすることができ、出力トランジスタ４５の静
電破壊を有効に防ぐことができる。

【００４７】第２の形態・・図４、図５図４は本発明の実施の第２の形態の要部を示す概略的平
面図であり、本発明の実施の第２の形態は、プルダウン
用の出力トランジスタ４５とともに出力回路を構成する
プルアップ用のトランジスタとして、ｐＭＯＳトランジ
スタ５３の代わりに、ｎＭＯＳトランジスタからなる出
力トランジスタを設けると共に、この出力トランジスタ
のソース拡散層を使用した静電保護用トランジスタを設
け、その他については、図１に示す本発明の実施の第１
の形態と同様に構成したものである。

【００４８】図４中、５５は出力回路を構成するｎＭＯ
Ｓトランジスタからなるプルアップ用の出力トランジス
タであり、５６はＮ形不純物が拡散されてなるドレイン
拡散層、５７はＮ形不純物が拡散されてなるソース拡散
層、５８はポリシリコンからなるゲート電極である。

【００４９】また、５９はＶＣＣ電源配線、６０は入力
回路に接続されたアルミニウムからなる信号配線であ
る。

【００５０】また、６１はソース拡散層５７をコレクタ
領域とし、Ｐ型シリコン基板４０をベース領域とするラ
テラル形のバイポーラＮＰＮトランジスタからなる静電
保護用トランジスタであり、６２はソース拡散層５７の
近傍に形成されたＮ形拡散層からなるエミッタ領域であ
る。

【００５１】この例では、エミッタ領域６２は、チップ
面上、ソース拡散層５７の辺５７Ａと対向する辺６２Ａ
を有すると共に、ソース拡散層５７の辺５７Ｂの一部と
対向する辺６２Ｂを有するように形成されている。

【００５２】なお、４３Ａ、４３Ｂは信号配線４３のソ
ース拡散層５７とのコンタクト部分、５９Ａ、５９Ｂは
ＶＣＣ電源配線５９のドレイン拡散層５６とのコンタク
ト部分、５９Ｃ、５９Ｄ、５９Ｅ、５９ＦはＶＣＣ電源
配線５９のエミッタ領域６２とのコンタクト部分、６０
Ａは信号配線６０のソース拡散層５７とのコンタクト部
分である。

【００５３】また、図５は図４に示す部分の等価回路を
示す図であり、Ｓ４５は出力トランジスタ４５の導通、
非導通を制御する制御信号、Ｓ５５は出力トランジスタ
５５の導通、非導通を制御する制御信号である。

【００５４】本発明の実施の第２の形態においては、入
出力パッド４１に静電荷による過大電圧が印加された場
合、静電荷は、出力トランジスタ４５及び静電保護用ト
ランジスタ５０を介してＶＳＳ電源配線４９側に引き抜
かれると共に、出力トランジスタ５５及び静電保護用ト
ランジスタ６１を介してＶＣＣ電源配線５９側に引き抜
かれ、出力トランジスタ４５、５５の静電破壊が防止さ
れる。

【００５５】ここに、本発明の実施の第２の形態によれ
ば、静電保護用トランジスタ５０、６１を設けているの
で、静電破壊を防ぐために、出力トランジスタ４５、５
５のサイズを大きくする必要がなく、入力容量を小さく
抑えることができる。

【００５６】また、静電保護用トランジスタ５０は、出
力トランジスタ４５のドレイン拡散層４６をコレクタ領
域として構成されると共に、静電保護用トランジスタ６
１は、出力トランジスタ５５のソース拡散層５７をコレ
クタ領域として構成されているので、レイアウト面積を
必要以上に大きくする必要がない。

【００５７】また、静電保護用トランジスタ５０、６１
は、ラテラル形のバイポーラＮＰＮトランジスタで構成
されているので、チップ面上、エミッタ領域５１を、ド
レイン拡散層４６の辺４６Ａと対向する辺５１Ａと、ド
レイン拡散層４６の辺４６Ｂの一部と対向する辺５１Ｂ
とを有するように形成すると共に、エミッタ領域６２
を、ソース拡散層５７の辺５７Ａと対向する辺６２Ａ
と、ソース拡散層５７の辺５７Ｂの一部と対向する辺６
２Ｂを有するように形成し、ドレイン拡散層４６とエミ
ッタ領域５１との対向面及びソース拡散層５７とエミッ
タ領域６２との対向面を大きくし、静電破壊耐圧を大き
くすることができる。

【００５８】このように、本発明の実施の第２の形態に
よれば、入力容量を大きくすることなく、かつ、レイア
ウト面積を必要以上に大きくすることなく、静電破壊耐
圧を大きくすることができ、出力トランジスタ４５、５
５の静電破壊を有効に防ぐことができる。

【００５９】第３の形態・・図６図６は本発明の実施の第３の形態の要部を示す概略的平
面図である。図６中、６６はＰ型シリコン基板、６７は
アルミニウムからなる入出力パッド、６８はＮ形拡散層
からなる保護層、６９は入出力パッド６７に接続されて
いるアルミニウムからなる信号配線、７０は入力回路に
接続されているアルミニウムからなる信号配線である。

【００６０】また、７１は出力回路を構成するｎＭＯＳ
トランジスタからなるプルアップ用の出力トランジスタ
であり、７２はＮ形不純物が拡散されてなるドレイン拡
散層、７３はＮ形不純物が拡散されてなるソース拡散
層、７４はポリシリコンからなるゲート電極、７５はＶ
ＣＣ電源配線である。

【００６１】なお、６９Ａ、６９Ｂは信号配線６９のソ
ース拡散層７３とのコンタクト部分、７５Ａ、７５Ｂは
ＶＣＣ電源配線７５のドレイン拡散層７２とのコンタク
ト部分である。

【００６２】また、７６は出力トランジスタ７１ととも
に出力回路を構成するｎＭＯＳトランジスタからなるプ
ルダウン用の出力トランジスタであり、７７はＮ形不純
物が拡散されてなるドレイン拡散層、７８はＮ形不純物
が拡散されてなるソース拡散層、７９はポリシリコンか
らなるゲート電極、８０はＶＳＳ電源配線である。

【００６３】なお、６９Ｃ、６９Ｄは信号配線６９のド
レイン拡散層７７とのコンタクト部分、８０Ａ、８０Ｂ
はＶＳＳ電源配線８０のソース拡散層７８とのコンタク
ト部分である。

【００６４】また、８１はソース拡散層７３をコレクタ
領域とし、Ｐ型シリコン基板６６をベース領域とするラ
テラル形のバイポーラＮＰＮトランジスタからなる静電
保護用トランジスタであり、８２はソース拡散層７３の
近傍に形成されたＮ形拡散層からなるエミッタ領域、７
５Ｃ、７５Ｄ、７５Ｅ、７５ＦはＶＣＣ電源配線７５の
エミッタ領域８２とのコンタクト部分である。

【００６５】この例では、エミッタ領域８２は、チップ
面上、ソース拡散層７３の辺７３Ａと対向する辺８２Ａ
を有すると共に、ソース拡散層７３の辺７３Ｂの一部と
対向する辺８２Ｂを有するように形成されている。

【００６６】また、８４はドレイン拡散層７７をコレク
タ領域とし、Ｐ型シリコン基板６６をベース領域とする
ラテラル形のバイポーラＮＰＮトランジスタからなる静
電保護用トランジスタであり、８５はドレイン拡散層７
７の近傍に形成されたＮ形拡散層からなるエミッタ領
域、８０Ｃ、８０Ｄ、８０Ｅ、８０ＦはＶＳＳ電源配線
８０のエミッタ領域８５とのコンタクト部分である。

【００６７】この例では、エミッタ領域８５は、チップ
面上、ドレイン拡散層７７の辺７７Ａと対向する辺８５
Ａを有すると共に、ドレイン拡散層７７の辺７７Ｂの一
部と対向する辺８５Ｂを有するように形成されている。

【００６８】本発明の実施の第３の形態においては、入
出力パッド６７に静電荷による過大電圧が印加された場
合、静電荷は、出力トランジスタ７１及び静電保護用ト
ランジスタ８１を介してＶＣＣ電源配線７５側に引き抜
かれると共に、出力トランジスタ７６及び静電保護用ト
ランジスタ８４を介してＶＳＳ電源配線８０側に引き抜
かれ、出力トランジスタ７１、７６の静電破壊が防止さ
れる。

【００６９】ここに、本発明の実施の第３の形態によれ
ば、静電保護用トランジスタ８１、８４を設けているの
で、静電破壊を防ぐために、出力トランジスタ７１、７
６のサイズを大きくする必要がなく、入力容量を小さく
抑えることができる。

【００７０】また、静電保護用トランジスタ８１は、出
力トランジスタ７１のソース拡散層７３をコレクタ領域
として構成されると共に、静電保護用トランジスタ８４
は、出力トランジスタ７６のドレイン拡散層７７をコレ
クタ領域として構成されているので、レイアウト面積を
必要以上に大きくする必要がない。

【００７１】また、静電保護用トランジスタ８１、８４
は、ラテラル形のバイポーラＮＰＮトランジスタで構成
されているので、チップ面上、エミッタ領域８２を、ソ
ース拡散層７３の辺７３Ａと対向する辺８２Ａと、ソー
ス拡散層７３の辺７３Ｂの一部と対向する辺８２Ｂとを
有するように形成すると共に、エミッタ領域８５を、ド
レイン拡散層７７の辺７７Ａと対向する辺８５Ａと、ド
レイン拡散層７７の辺７７Ｂの一部と対向する辺８５Ｂ
とを有するように形成し、ソース拡散層７３とエミッタ
領域８２との対向面及びドレイン拡散層７７とエミッタ
領域８５との対向面を大きくし、静電破壊耐圧を大きく
することができる。

【００７２】このように、本発明の実施の第３の形態に
よれば、入力容量を大きくすることなく、かつ、レイア
ウト面積を必要以上に大きくすることなく、静電破壊耐
圧を大きくすることができ、出力トランジスタ７１、７
６の静電破壊を有効に防ぐことができる。

【００７３】第４の形態・・図７、図８図７は本発明の実施の第４の形態の要部を示す概略的平
面図である。図７中、８７はＰ型シリコン基板、８８は
アルミニウムからなる入出力パッド、８９はＮ形拡散層
からなる保護層、９０〜９３は入出力パッド８８に接続
されているアルミニウムからなる信号配線である。

【００７４】また、９４は出力回路を構成するｎＭＯＳ
トランジスタからなるプルダウン用の出力トランジスタ
であり、９５、９６はＮ形不純物が拡散されてなるドレ
イン拡散層、９７、９８はＮ形不純物が拡散されてなる
ソース拡散層、９９はポリシリコンからなるゲート電
極、１００はＶＳＳ電源配線である。

【００７５】なお、９２Ａ、９２Ｂは信号配線９２のド
レイン拡散層９５とのコンタクト部分、９３Ａ、９３Ｂ
は信号配線９３のドレイン拡散層９６とのコンタクト部
分、１００Ａ、１００ＢはＶＳＳ電源配線１００のソー
ス拡散層９７とのコンタクト部分、１００Ｃ、１００Ｄ
はＶＳＳ電源配線１００のソース拡散層９８とのコンタ
クト部分である。

【００７６】また、１０１は出力トランジスタ９４を囲
むように出力トランジスタ９４の近傍に形成されたＮ形
拡散層であり、１００Ｅ〜１００ＯはＶＳＳ電源配線１
００のＮ形拡散層１０１とのコンタクト部分である。

【００７７】ここに、ドレイン拡散層９５、９６と、Ｐ
型シリコン基板８７と、Ｎ形拡散層１０１とで、ドレイ
ン拡散層９５、９６をコレクタ領域、Ｐ型シリコン基板
８７をベース領域、Ｎ形拡散層１０１をエミッタ領域と
するラテラル形のバイポーラＮＰＮトランジスタからな
る静電保護用トランジスタが形成されている。

【００７８】また、この例では、Ｎ形拡散層１０１は、
チップ面上、ドレイン拡散層９５の辺９５Ａ、９５Ｂ及
びドレイン拡散層９６の辺９６Ａ、９６Ｂ、９６Ｃと対
向する辺を有している。

【００７９】また、この例では、図示は省略するが、信
号配線９０、９１が延在する側に出力トランジスタ９４
とともに出力回路を構成するプルアップ用のｐＭＯＳト
ランジスタが構成されている。

【００８０】本発明の実施の第４の形態においては、入
出力パッド８８に静電荷による過大電圧が印加された場
合、静電荷は、出力トランジスタ９４、及び、ドレイン
拡散層９５、９６とＰ型シリコン基板８７とＮ形拡散層
１０１とで構成される静電保護用トランジスタを介して
ＶＳＳ電源配線１００側に引き抜かれ、出力トランジス
タ９４の静電破壊が防止される。

【００８１】ここに、本発明の実施の第４の形態によれ
ば、ドレイン拡散層９５、９６とＰ型シリコン基板８７
とＮ形拡散層１０１とで構成される静電保護用トランジ
スタを設けているので、静電破壊を防ぐために、出力ト
ランジスタ９４のサイズを大きくする必要がなく、入力
容量を小さく抑えることができる。

【００８２】また、ドレイン拡散層９５、９６とＰ型シ
リコン基板８７とＮ形拡散層１０１とで構成される静電
保護用トランジスタは、ドレイン拡散層９５、９６をコ
レクタ領域として構成されているので、レイアウト面積
を必要以上に大きくする必要がない。

【００８３】また、ドレイン拡散層９５、９６とＰ型シ
リコン基板８７とＮ形拡散層１０１とで構成される静電
保護用トランジスタは、ラテラル形のバイポーラＮＰＮ
トランジスタとされているので、チップ面上、Ｎ形拡散
層１０１をドレイン拡散層９５の辺９５Ａ、９５Ｂ及び
ドレイン拡散層９６の辺９６Ａ、９６Ｂ、９６Ｃと対向
する辺を有するように形成し、ドレイン拡散層９５、９
６とＮ形拡散層１０１との対向面を大きくし、静電破壊
耐圧を大きくすることができる。

【００８４】ちなみに、本発明者は、図８に示すように
して、本発明の実施の第４の形態の実デバイスについて
静電破壊耐圧試験を行った。

【００８５】図８中、１０３は本発明の実施の第４の形
態であり、１０４はＶＣＣ電源線、１０５はプルアップ
用のｐＭＯＳトランジスタ、１０６はドレイン拡散層９
５、９６とＰ型シリコン基板８７とＮ形拡散層１０１と
で構成される静電保護用トランジスタ、１０７はＶＳＳ
電源端子である。

【００８６】また、１０８は静電破壊耐圧試験回路であ
り、１０９、１１０は可変直流電源、１１１はキャパシ
タ、１１２は抵抗、１１３、１１４は可変直流電源１０
９、１１０を選択するための切換スイッチ、１１５はキ
ャパシタ１１１に対する充放電を選択する切換スイッチ
である。

【００８７】静電破壊耐圧試験は、可変直流電源１０９
を使用してキャパシタ１１１を充電した後、このキャパ
シタ１１１に充電した電荷を入出力パッド８８側に放電
させた場合の静電破壊耐圧の測定と、可変直流電源１１
０を使用してキャパシタ１１１を充電した後、このキャ
パシタ１１１に充電した電荷をＶＳＳ電源端子１０７側
に放電させた場合の静電破壊耐圧の測定をすることによ
り行った。

【００８８】ここに、キャパシタ１１１の値を１００ｐ
Ｆ、抵抗１１２の値を１.５ＫΩとし、可変直流電源１
０９、１１０の出力電圧値を３０００Ｖにした場合で
は、出力トランジスタ９４の静電破壊は起こらなかっ
た。

【００８９】また、キャパシタ１１１の値を１０ｐＦ、
抵抗１１２の値を０Ωとし、可変直流電源１０９、１１
０の出力電圧値を１２００Ｖにした場合においても、出
力トランジスタ９４の静電破壊は起こらなかった。

【００９０】このように、本発明の実施の第４の形態に
よれば、入力容量を大きくすることなく、かつ、レイア
ウト面積を必要以上に大きくすることなく、静電破壊耐
圧を大きくすることができ、出力トランジスタ９４の静
電破壊を有効に防ぐことができる。

【００９１】第５の形態・・図９、図１０図９及び図１０は本発明の実施の第５の形態の要部を示
す概略的平面図であり、本発明の実施の第５の形態は、
出力トランジスタ９４とともに出力回路を構成するプル
アップ用のトランジスタとして、ｐＭＯＳトランジスタ
１０５の代わりに、ｎＭＯＳトランジスタからなる出力
トランジスタを設けると共に、この出力トランジスタの
ソース拡散層を使用した静電保護用トランジスタを設
け、その他については、図７に示す本発明の実施の第４
の形態と同様に構成したものである。

【００９２】図９中、１１７は出力トランジスタ９４と
ともに出力回路を構成するｎＭＯＳトランジスタからな
るプルアップ用の出力トランジスタであり、１１８、１
１９はＮ形不純物が拡散されてなるドレイン拡散層、１
２０、１２１はＮ形不純物が拡散されてなるソース拡散
層、１２２はポリシリコンからなるゲート電極である。

【００９３】また、１２３はＶＣＣ電源配線、１２４は
入力回路に接続されているアルミニウムからなる信号配
線である。

【００９４】なお、９０Ａ、９０Ｂは信号配線９０のソ
ース拡散層１２０とのコンタクト部分、９１Ａ、９１Ｂ
は信号配線９１のソース拡散層１２１とのコンタクト部
分、１２３Ａ、１２３ＢはＶＣＣ電源配線１２３のドレ
イン拡散層１１８とのコンタクト部分、１２３Ｃ、１２
３ＤはＶＣＣ電源配線１２３のドレイン拡散層１１９と
のコンタクト部分である。

【００９５】また、１２５は出力トランジスタ１１７を
囲むように出力トランジスタ１１７の近傍に形成された
Ｎ形拡散層であり、１２３Ｅ〜１２３ＮはＶＣＣ電源配
線１２３のＮ形拡散層１２５とのコンタクト部分であ
る。

【００９６】ここに、ソース拡散層１２０、１２１と、
Ｐ型シリコン基板８７と、Ｎ形拡散層１２５とで、ソー
ス拡散層１２０、１２１をコレクタ領域、Ｐ型シリコン
基板８７をベース領域、Ｎ形拡散層１２５をエミッタ領
域とするラテラル形のバイポーラＮＰＮトランジスタか
らなる静電保護用トランジスタが形成されている。

【００９７】また、この例では、Ｎ形拡散層１２５は、
チップ面上、ソース拡散層１２０の辺１２０Ａ、１２０
Ｂ及びソース拡散層１２１の辺１２１Ａ、１２１Ｂ、１
２１Ｃと対向する辺を有している。

【００９８】本発明の実施の第５の形態においては、入
出力パッド８８に静電荷による過大電圧が印加された場
合、静電荷は、出力トランジスタ９４、及び、ドレイン
拡散層９５、９６とＰ型シリコン基板８７とＮ形拡散層
１０１とで構成される静電保護用トランジスタを介して
ＶＳＳ電源配線１００側に引き抜かれると共に、出力ト
ランジスタ１１７、及び、ソース拡散層１２０、１２１
とＰ型シリコン基板８７とＮ形拡散層１２５とで構成さ
れる静電保護用トランジスタを介してＶＣＣ電源配線１
２３側に引き抜かれ、出力トランジスタ９４、１１７の
静電破壊が防止される。

【００９９】ここに、本発明の実施の第５の形態によれ
ば、ドレイン拡散層９５、９６とＰ型シリコン基板８７
とＮ形拡散層１０１とで構成される静電保護用トランジ
スタ、及び、ソース拡散層１２０、１２１とＰ型シリコ
ン基板８７とＮ形拡散層１２５とで構成される静電保護
用トランジスタを設けているので、静電破壊を防ぐため
に、出力トランジスタ９４、１１７のサイズを大きくす
る必要がなく、入力容量を小さく抑えることができる。

【０１００】また、ドレイン拡散層９５、９６とＰ型シ
リコン基板８７とＮ形拡散層１０１とで構成される静電
保護用トランジスタは、ドレイン拡散層９５、９６をコ
レクタ領域として構成されると共に、ソース拡散層１２
０、１２１とＰ型シリコン基板８７とＮ形拡散層１２５
とで構成される静電保護用トランジスタは、ソース拡散
層１２０、１２１をコレクタ領域として構成されている
ので、レイアウト面積を必要以上に大きくする必要がな
い。

【０１０１】また、ドレイン拡散層９５、９６とＰ型シ
リコン基板８７とＮ形拡散層１０１とで構成される静電
保護用トランジスタ、及び、ソース拡散層１２０、１２
１とＰ型シリコン基板８７とＮ形拡散層１２５とで構成
される静電保護用トランジスタは、ラテラル形のバイポ
ーラＮＰＮトランジスタとされているので、チップ面
上、Ｎ形拡散層１０１をドレイン拡散層９５の辺９５
Ａ、９５Ｂ及びドレイン拡散層９６の辺９６Ａ、９６
Ｂ、９６Ｃと対向する辺を有するように形成すると共
に、Ｎ形拡散層１２５をソース拡散層１２０の辺１２０
Ａ、１２０Ｂ及びソース拡散層１２１の辺１２１Ａ、１
２１Ｂ、１２１Ｃと対向する辺を有するように形成し、
ドレイン拡散層９５、９６とＮ形拡散層１０１との対向
面及びソース拡散層１２０、１２１とＮ形拡散層１２５
との対向面を大きくし、静電破壊耐圧を大きくすること
ができる。

【０１０２】このように、本発明の実施の第５の形態に
よれば、入力容量を大きくすることなく、かつ、レイア
ウト面積を必要以上に大きくすることなく、静電破壊耐
圧を大きくすることができ、出力トランジスタ９４、１
１７の静電破壊を有効に防ぐことができる。

【０１０３】

【発明の効果】以上のように、本発明によれば、静電保
護用トランジスタを設けているので、静電破壊を防ぐた
めに、出力トランジスタのサイズを大きくする必要がな
く、また、静電保護用トランジスタは、出力トランジス
タの電極をなす不純物拡散層をコレクタ領域として構成
されているので、レイアウト面積を必要以上に大きくす
る必要がなく、更に、静電保護用トランジスタは、ラテ
ラル形のバイポーラ・トランジスタとされているので、
コレクタ領域とされる不純物拡散層とエミッタ領域との
対向面を大きくすることができるので、入力容量を大き
くすることなく、かつ、レイアウト面積を必要以上に大
きくすることなく、静電破壊耐圧を大きくし、出力トラ
ンジスタの静電破壊を有効に防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の要部を示す概略的
平面図である。

【図２】図１のＡ−Ａ線に沿った部分の概略的断面図で
ある。

【図３】本発明の実施の第１の形態の要部を示す概略的
回路図である。

【図４】本発明の実施の第２の形態の要部を示す概略的
平面図である。

【図５】図４に示す部分の等価回路を示す図である。

【図６】本発明の実施の第３の形態の要部を示す概略的
平面図である。

【図７】本発明の実施の第４の形態の要部を示す概略的
平面図である。

【図８】静電破壊耐圧試験を説明するための回路図であ
る。

【図９】本発明の実施の第５の形態の要部を示す概略的
平面図である。

【図１０】本発明の実施の第５の形態の要部を示す概略
的平面図である。

【図１１】出力トランジスタを静電破壊から防ぐための
静電保護素子を設けていない従来の半導体装置の一例の
一部分を示す概略的平面図である。

【図１２】出力トランジスタを静電破壊から防ぐための
静電保護素子としてバイポーラＮＰＮトランジスタから
なる静電保護用トランジスタを設けている従来の半導体
装置の一例の一部分を示す概略的平面図である。

【図１３】出力トランジスタを静電破壊から防ぐための
静電保護素子としてｎＭＯＳトランジスタからなる静電
保護用トランジスタを設けている従来の半導体装置の一
例の一部分を示す概略的平面図である。

【符号の説明】

（図１、図４）４０Ｐ型シリコン基板４２保護層（図６）６６Ｐ型シリコン基板６８保護層（図７）８７Ｐ型シリコン基板８９保護層９５、９６ドレイン拡散層９７、９８ソース拡散層１０１Ｎ形拡散層からなるエミッタ領域（図９）１１８、１１９ドレイン拡散層１２０、１２１ソース拡散層１２５Ｎ形拡散層からなるエミッタ領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者河合秀明神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者山田伸一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者鈴木孝章神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の電極をなす第１の不純物拡散層を外
部端子に接続し、第２の電極をなす第２の不純物拡散層
を電源配線に接続してなる絶縁ゲート形電界効果トラン
ジスタからなる出力トランジスタを有する出力回路を備
えてなる半導体装置において、前記第１の不純物拡散層
をコレクタ領域とするラテラル形のバイポーラ・トラン
ジスタからなる静電保護用トランジスタを備えているこ
とを特徴とする半導体装置。
【請求項２】前記バイポーラ・トランジスタのエミッタ
領域は、チップ面上、前記第１の不純物拡散層の少なく
とも２辺のそれぞれの一部又は全部と対向するように形
成されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記第１の不純物拡散層は、複数設けられ
ていることを特徴とする請求項１又は２記載の半導体装
置。
【請求項４】前記絶縁ゲート形電界効果トランジスタ
は、プルダウン用の出力トランジスタをなすｎチャネル
電界効果トランジスタであることを特徴とする請求項
１、２又は３記載の半導体装置。
【請求項５】前記絶縁ゲート形電界効果トランジスタ
は、プルアップ用の出力トランジスタをなすｎチャネル
電界効果トランジスタであることを特徴とする請求項
１、２又は３記載の半導体装置。
【請求項６】前記外部端子は、入力端子を兼ねており、
入力回路に接続される信号配線は、前記外部端子に接続
された信号配線と、前記第１の不純物拡散層を介して接
続されていることを特徴とする請求項１、２、３、４又
は５記載の半導体装置。