JPH05291502A - 半導体保護装置 - Google Patents

Abstract

(57)【要約】 【目的】保護装置のダイオードの破壊を防止し、サージ
に対する内部回路の保護機能を高めた半導体保護装置を
提供する。 【構成】従来の保護回路に加えて、Ｖdd端子と入力端子
との間に第２のプルアップダイオード１１３とコンデン
サ１１１との直列回路を接続した保護回路と、Ｖss端子
と入力端子との間に第２のプルダウンダイオード１１２
とコンデンサ１１０との直列回路を接続した保護回路
と、の少なくとも一方を設け、サージが印加された場合
に、どちらかのダイオードがターンオンまたはブレーク
ダウンし、大部分のサージ電流が上記コンデンサの電荷
として吸収されるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置が静電サ
ージによって破壊されるのを防止する半導体保護装置に
関する。

【０００２】

【従来の技術】従来の半導体保護装置としては、例えば
図５および図６に示すようなものがある。なお、図５は
Ｎ形基板に形成された従来の半導体保護装置の断面構造
図であり、図６は図５の等価回路図である。まず、図５
に基づいて断面構造を説明する。図５において、１はＮ
形基板であり、Ｎ形基板１の主面にはＰ+形領域３とＮ+
形領域４が形成されている。さらにＮ形基板１内にはＰ
形ウェル２が形成され、Ｐ形ウェル２の主面にはＰ+形
領域５および７とＮ+形領域６が形成されている。ま
た、Ｎ形基板１とＰ形ウェル２の主面上には、フィール
ド酸化膜８および層間絶縁膜９が形成されている。Ｐ+
形領域３の一端は入力端子に接続されている。そしてＰ
+形領域３の他端とＮ+形領域６は内部回路（図示せず）
に接続されている。また、Ｎ+形領域４は内部回路に高
電位電圧を印加するためのＶdd端子に接続されている。
Ｐ+領域５および７は内部回路に低電位電圧を印加する
ためのＶss端子に接続されている。さらに、ダイオード
２０はＰ+形領域３とＮ形基板１によって形成され、ダ
イオード２３はＰウェル２とＮ形基板１によって形成さ
れている。また、ダイオード２１はＮ+形領域６とＰウ
ェル２によって形成され、ＮＰＮバイポーラトランジス
タ２４はＮ+形領域６、Ｐウェル２、Ｎ形基板１によっ
て形成されている。また入力抵抗２５はＰ+形領域３に
よって形成されている。

【０００３】次に、図６に基づいて回路構成を説明す
る。図６において、入力抵抗２５の一端は入力端子に、
他端は内部回路に接続されている。また、ダイオード２
０のアノードは入力抵抗２５に分布定数的に接続され、
ダイオード２０のカソードとダイオード２３のカソード
はＶdd端子に接続されている。ダイオード２３のアノー
ドとダイオード２１のアノードはＶss端子に接続され、
該ダイオード２１のカソードは内部回路に接続されてい
る。ＮＰＮバイポーラトランジスタ２４のエミッタは内
部回路に、ベースはＶss端子に、コレクタはＶdd端子に
それぞれ接続されている。

【０００４】次に、従来の半導体保護装置の動作を図６
に基づいて説明する。半導体装置に印加される静電サー
ジ（以下、単にこれをサージと記す）には、以下に示す
ような４つの場合があり、それぞれの場合に対する動作
を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 ダイオード２０が順バイアスされることにより、または
ダイオード２１が降伏してダイオード２３が順バイアス
されることにより、サージ電流はＶdd端子へ流れる。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 ダイオード２０が降伏するか、またはダイオード２３が
降伏してダイオード２１が順バイアスされるか、または
サージ立上り時におけるダイオード２３の寄生容量への
充電電流によってトランジスタ２４がターンオンするこ
とにより、サージ電流は入力端子へ流れる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 ダイオード２１が降伏するか、またはダイオード２３が
降伏してダイオード２０が順バイアスされることによ
り、サージ電流はＶss端子へ流れる。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 ダイオード２１が順バイアスされるか、またはダイオー
ド２０が降伏してダイオード２３が順バイアスされるこ
とにより、サージ電流は入力端子へ流れる。上記のごと
く、半導体装置の入力端子に印加されたサージから内部
回路が保護される。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体保護装置にあっては、入力端子とＶdd
端子間または入力端子とＶss端子間にサージが印加され
た時、大部分のサージ電流が前記保護装置を構成するダ
イオード２０またはダイオード２１を流れる構成となっ
ていたため、大きなサージが印加されると、ダイオー２
０または２１が破壊されてしまう、あるいは前記保護装
置で除去できなかったサージ電流が内部回路に流れ、該
サージ電流によって内部回路が破壊されるという問題点
があった。

【０００６】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、保護装置のダイオ
ードの破壊を防止し、サージに対する内部回路の保護機
能を高めた半導体保護装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、特許請求の範囲に記載するよ
うに構成している。すなわち、本発明においては、従来
の保護回路に加えて、Ｖdd端子と入力端子との間に第２
のプルアップダイオードとコンデンサとの直列回路を接
続した保護回路と、Ｖss端子と入力端子との間に第２の
プルダウンダイオードとコンデンサとの直列回路を接続
した保護回路と、の少なくとも一方を設けたものであ
る。

【０００８】

【作用】上記のように、ダイオードとコンデンサの直列
回路を、入力端子とＶdd端子またはＶss端子との間に接
続すれば、サージが印加された場合に、どちらかのダイ
オードがターンオンまたはブレークダウンし、大部分の
サージ電流がコンデンサ（例えば強誘電体膜のコンデン
サ）の電荷として吸収される。したがって従来の入力保
護回路または内部回路を流れるサージ電流を減少させる
ことが出来、かつ保護回路のダイオードの破損を防止す
ることが出来る。

【０００９】

【実施例】以下、この発明を図面に基づいて説明する。
図１は、この発明の一実施例を示す断面図であり、図２
は、図１の等価回路を示す図である。図１において、Ｎ
形基板１の主面にＰウェル１００、Ｐ+形領域１０３、
Ｎ+形領域１０４が設けられている。Ｎ形基板１および
Ｐウェル１００の主面上には、フィールド酸化膜８およ
び層間絶縁膜９が形成されている。Ｐウェル１００の主
面にはＰ+形領域１０１およびＮ+形領域１０２が設けら
れている。また、Ｐ+形領域１０１はＶss端子に接続さ
れ、Ｎ+形領域１０４はＶdd端子に接続されている。さ
らに、Ｎ+形領域１０２の主面上には、強誘電体膜１０
５を挾んで電極１０７が形成され、該電極１０７は入力
端子に接続されている。Ｐ+形領域１０３の主面上には
強誘電体膜１０６を挾んで電極１０８が形成され、該電
極１０８は入力端子に接続されている。

【００１０】上記の構成により、図２の等価回路図に示
すごとき回路が構成される。すなわち、上記の電極１０
７、強誘電体膜１０５、Ｎ+形領域１０２はコンデンサ
１１０を形成しており、また、電極１０８、強誘電体膜
１０６、Ｐ+形領域１０３はコンデンサ１１１を形成し
ている。またＮ+形領域１０２とＰウェル１００によっ
てダイオード１１２が形成され、Ｐ+形領域１０３とＮ
形基板１によってダイオード１１３が形成される。そし
て、コンデンサ１１０の一端は入力端子に接続され、該
コンデンサ１１０の他端とダイオード１１２のカソード
は接続され、ダイオード１１２のアノードはＶss端子に
接続されている。また、コンデンサ１１１の一端は入力
端子に接続され、該コンデンサ１１１の他端とダイオー
ド１１３のアノードは接続され、ダイオード１１３のカ
ソードはＶdd端子に接続されている。なお、本実施例の
回路は、前記図６の回路の前に接続される。

【００１１】次に作用を説明する。以下、半導体装置に
印加されるサージの各場合に対する動作を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 サージ印加によって入力端子側の電位が上がると、ダイ
オード１１３のアノード電位も上昇する。そしてダイオ
ード１１３での電位差（サージ電圧−Ｖdd）がＶ_F（約
０.６５Ｖ）を越えると、ダイオード１１３がターンオ
ンし、ダイオード１１３におけるの電位差がＶ_F程度に
クランプされる。さらに入力端子側電位が上がると、該
サージ電圧によってコンデンサ１１１が充電される。こ
のコンデンサ１１１の誘電体に強誘電体膜を用いる等に
よってその容量が十分に大きければ、大部分のサージ電
流がコンデンサ１１１の電荷として蓄えられる。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 サージ印加によって入力端子側の電位が下がると、ダイ
オード１１３のアノード電位も下がる。このダイオード
１１３での電位差（Ｖdd−サージ電圧）がダイオード１
１３の降伏電圧よりも大きくなると、ダイオード１１３
がブレークダウンし、ダイオード１１３での電位差が降
伏電圧程度にクランプされる。さらに入力端子側電位が
下がるとサージ電圧によってコンデンサ１１１が充電さ
れる。このコンデンサ１１１の容量が十分に大きけれ
ば、大部分のサージ電流がコンデンサ１１１の電荷とし
て蓄えられる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 サージ電圧がダイオード１１２の降伏電圧よりも大きく
なれば、上記（Ａ２）の場合と同様に、該サージによっ
てコンデンサ１１０が充電される。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 サージ電圧が前記Ｖ_Fよりも大きくなれば、上記（Ａ
１）の場合と同様に、該サージによってコンデンサ１１
０が充電される。上記のように、半導体装置にサージが
印加された場合、大部分のサージ電流が強誘電体膜コン
デンサの電荷として吸収される。したがって従来の入力
保護回路または内部回路を流れるサージ電流を減少させ
ることが出来、保護回路のダイオードの破損を防止する
ことが出来る。

【００１２】なお、図１の構成において、強誘電体膜の
比誘電率は、酸化膜の比誘電率の約一千倍であるため、
小面積で大きな容量を得ることが出来る。したがってキ
ャパシタ面積が大きくなって素子の微細化を損なうとい
うおそれがない。さらに強誘電体膜コンデンサにおいて
は、大部分の容量は自発分極によっているため、コンデ
ンサの絶縁破壊耐圧を高くするために強誘電体膜を厚く
しても、容量を十分に大きくすることが出来る。

【００１３】また、この実施例は、前記図６に示した従
来の保護回路に追加して接続するようになっている。し
たがって全体の回路としては、入力端子とＶdd端子の間
にはコンデンサ１１１を介してプルアップダイオード
（図６の２０、２３）と同じ向きにダイオード１１３が
接続されており、また入力端子とＶss端子の間にはコン
デンサ１１０を介してプルダウンダイオード（図６の２
１）と同じ向きにダイオード１１２が接続されている構
成となっている。このため半導体装置の通常の動作中に
おいて、入力端子にＶssからＶddまでの間の入力信号が
印加された場合には、ダイオード１１３および１１２は
非導通状態となっている。したがって通常の入力信号印
加中は、ダイオード１１３および１１２のＰＮ接合部の
空乏層が充放電されるだけで、ロジックの論理動作に悪
影響を与えることはない。

【００１４】次に、図３は、本発明の第２の実施例の回
路図である。この実施例は、前記第１の実施例におい
て、強誘電体膜のコンデンサ１１０に並列に高抵抗素子
１２１を接続し、強誘電体膜のコンデンサ１１１に並列
に高抵抗素子１２０を接続したものである。なお、サー
ジ印加時に、ほとんどのサージ電流がコンデンサ１１１
または１１０を流れるように、抵抗１２０、１２１の値
は十分に大きな値に設定する。

【００１５】次に作用について説明する。サージ印加時
の動作は前記第１の実施例と同じである。本実施例にお
いては、サージ印加後、コンデンサ１１０または１１１
に蓄積された電荷が抵抗１２１または１２０を介して放
電される。このため半導体装置にサージが繰り返し印加
された場合でも、該サージを効果的に除去することがで
きる。

【００１６】次に、図４は、本発明の第３の実施例の回
路図である。図４において、強誘電体膜をゲート絶縁膜
にもつＰＭＩＳＦＥＴ３０１のソースがＶdd端子に、ド
レインが入力端子にそれぞれ接続され、ゲート・ソース
間には高抵抗３０５が接続されている。また、ダイオー
ド３０３のカソードはＰＭＩＳＦＥＴ３０１のゲート
に、アノードは入力端子にそれぞれ接続されている。

【００１７】一方、強誘電膜をゲート絶縁膜にもつＮＭ
ＩＳＦＥＴ３０２のソースがＶss端子に、ドレインが入
力端子に接続され、ソース・ゲート間には高抵抗３０６
が接続されている。また、ダイオード３０４のカソード
が入力端子に、アノードがＮＭＩＳＦＥＴ３０２のゲー
トにそれぞれ接続されている。

【００１８】以下、サージ印加時における本実施例の動
作を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 サージ印加によってダイオード３０３はターンオンす
る。このダイオード３０３での電圧降下はＶ_F（約０.６
５Ｖ）程度なので、大部分のサージ電圧がＰＭＩＳＦＥ
Ｔ３０１のゲート・基板間に印加される。この電圧によ
ってＰＭＩＳＦＥＴ３０１の強誘電体膜コンデンサが充
電される。また、サージ印加によってＰＭＩＳＦＥＴ３
０１のドレイン・基板接合が順バイアスされる。よって
サージ電流の一部分が該接合を経てＶdd端子へ流れる。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 印加されたサージ電圧がダイオード３０３の降伏電圧よ
りも大きければ該ダイオードは降伏する。このダイオー
ド３０３での電位差は前記降伏電圧程度であるので、サ
ージ電圧によってＰＭＩＳＦＥＴ３０１の強誘電体膜コ
ンデンサが充電される。さらにＰＭＩＳＦＥＴ３０１の
ゲート電圧がＶdd電圧よりも低下するので、ＰＭＩＳＦ
ＥＴ３０１がターンオンする。そのためサージ電流の一
部分がＰＭＩＳＦＥＴ３０１のチャネルを経て、入力端
子へ流れる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 上記（Ａ２）の場合と同様に、サージ電圧によってダイ
オード３０４が降伏し、ＮＭＩＳＦＥＴ３０２の強誘電
体膜コンデンサが充電される。さらにＮＭＩＳＦＥＴ３
０２がターンオンして、サージ電流の一部分がＮＭＩＳ
ＦＥＴ３０２のチャネルを経てＶss端子へ流れる。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 上記（Ａ２）の場合と同様に、サージ電圧によってＮＭ
ＩＳＦＥＴ３０２の強誘電体膜コンデンサが充電され
る。さらにＮＭＩＳＦＥＴ３０２のドレイン・基板接合
が順バイアスされる。そのためサージ電流の一部分が該
接合を経て入力端子へ流れる。

【００１９】以上のように、本実施例においては、サー
ジ電流は強誘電体膜コンデンサの電荷として吸収される
だけでなく、その強誘電体膜をゲート絶縁膜としてもつ
ＦＥＴを経てＶdd端子、Ｖss端子または入力端子へ流れ
る。したがって内部回路へ流れるサージ電流を減少させ
ることが出来る。本実施例においては、ＦＥＴ３０１、
３０２のドレイン・基板接合がそれぞれプルアップダイ
オード、プルダウンダイオードとして働く。このため本
実施例の場合には、後段に従来の保護回路（図６）を付
加する必要はない。また、通常の論理動作においては、
ＦＥＴ３０１、３０２の強誘電体膜が充電されることは
ない。さらに抵抗３０５、３０４によってＦＥＴ３０
１、３０２のゲート電位はそれぞれＶdd電位、Ｖss電位
に固定されているので、該ＦＥＴ３０１、３０２はター
ンオンしない。したがって本実施例は通常の論理動作に
悪影響を与えることはない。

【００２０】

【発明の効果】以上説明したごとく、本発明において
は、従来の保護回路に加えて、Ｖdd端子と入力端子との
間に第２のプルアップダイオードとコンデンサとの直列
回路を接続した保護回路と、Ｖss端子と入力端子との間
に第２のプルダウンダイオードとコンデンサとの直列回
路を接続した保護回路と、の少なくとも一方を設けたこ
とにより、サージが印加された場合に、大部分のサージ
電流が強誘電体膜コンデンサの電荷として吸収されるの
で、従来の入力保護回路または内部回路を流れるサージ
電流を減少させることが出来、かつ保護回路のダイオー
ドの破損を防止することが出来る、という効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】図１の等価回路図。

【図３】本発明の第２の実施例の回路図。

【図４】本発明の第３の実施例の回路図。

【図５】従来の保護装置の一例の断面図。

【図６】図５の等価回路図。

【符号の説明】

１…Ｎ形基板 ２…Ｐ形ウェル ３、５、７…Ｐ+形領域 ４、６…Ｎ+形領域 ８…フィールド酸化膜 ９…層間絶縁膜 ２０、２１、２３…ダイオード ２４…ＮＰＮバイポーラトランジスタ ２５…拡散抵抗 １００…Ｐ形ウエル １０１、１０３…Ｐ+形領域 １０２、１０４…Ｎ+形領域 １０５、１０６…強誘電体膜 １０７、１０８…電極 １１０、１１１…強誘電体コンデンサ １１２、１１３…ダイオード １０２、１２１…高抵抗 ３０１…強誘電体膜をゲート絶縁膜に持つＰＭＩＳＦＥ
Ｔ ３０２…強誘電体膜をゲート絶縁膜に持つＮＭＩＳＦＥ
Ｔ ３０３、３０４…ダイオード ３０５、３０６…高抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力端子を介して外部からの信号を入力す
   る内部回路を備えた半導体装置に、少なくとも、上記入
   力端子と高電位のＶdd端子との間に接続されたプルアッ
   プダイオードと、上記入力端子と低電位のＶss端子との
   間に接続されたプルダウンダイオードとを有する保護回
   路を接続した半導体保護装置において、 上記Ｖdd端子と上記入力端子との間に第２のプルアップ
   ダイオードとコンデンサとの直列回路を接続した保護回
   路と、上記Ｖss端子と上記入力端子との間に第２のプル
   ダウンダイオードとコンデンサとの直列回路を接続した
   保護回路と、の少なくとも一方を設けたことを特徴とす
   る半導体保護装置。