JP2001044374A - 外部端子保護回路および半導体集積回路 - Google Patents
外部端子保護回路および半導体集積回路Info
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Abstract
(57)【要約】
【課題】 外部端子にサージ電流が印加されても内部回
路や隣接する外部端子の保護ダイオードを誤動作するこ
とがない外部端子保護回路を提供する。 【解決手段】 バイポーラ・トランジスタのベースとエ
ミッタを結合してアノードとしかつコレクタをカソード
とするように接続して、当該トランジスタ（ＱＮ１，Ｑ
Ｎ２）を保護ダイオードとして作用させるようにした外
部端子保護回路（１０）に、通常の入力振幅の範囲内の
入力信号には応答せず負のサージ電流や静電パルスが印
加されたときにのみ動作する電流供給源回路（２０；Ｑ
Ｐ１，ＱＮ３）を付加するようにした。
路や隣接する外部端子の保護ダイオードを誤動作するこ
とがない外部端子保護回路を提供する。 【解決手段】 バイポーラ・トランジスタのベースとエ
ミッタを結合してアノードとしかつコレクタをカソード
とするように接続して、当該トランジスタ（ＱＮ１，Ｑ
Ｎ２）を保護ダイオードとして作用させるようにした外
部端子保護回路（１０）に、通常の入力振幅の範囲内の
入力信号には応答せず負のサージ電流や静電パルスが印
加されたときにのみ動作する電流供給源回路（２０；Ｑ
Ｐ１，ＱＮ３）を付加するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには外部端子保護回路に適用して有効な技術に関
し、例えば自動車用半導体集積回路に利用して有効な技
術に関する。
術さらには外部端子保護回路に適用して有効な技術に関
し、例えば自動車用半導体集積回路に利用して有効な技
術に関する。
【０００２】
【従来の技術】自動車に使用される半導体集積回路（以
下、車載用ＩＣと称する）は、使用環境が劣悪であるた
め、各外部端子に＋１００〜２００ｍＡまたは−１００
〜２００ｍＡの電流パルスを印加した時に当該外部端子
以外の外部端子が誤動作しないか否か検査する電流サー
ジ試験が行なわれている。
下、車載用ＩＣと称する）は、使用環境が劣悪であるた
め、各外部端子に＋１００〜２００ｍＡまたは−１００
〜２００ｍＡの電流パルスを印加した時に当該外部端子
以外の外部端子が誤動作しないか否か検査する電流サー
ジ試験が行なわれている。
【０００３】従来、バイポーラ・トランジスタで構成さ
れている車載用ＩＣにおいては、各外部端子に、電源電
圧端子（ＶｃｃおよびＧＮＤ）との間に逆方向接続され
たダイオードからなる外部端子保護回路が設けられてい
た（特開平３―２１４６５６号公報）。なお、ダイオー
ドは、図１２に示すように内部回路を構成するトランジ
スタと同一構造のトランジスタＱ１，Ｑ２のベースとエ
ミッタを結合してアノードとしコレクタをカソードし
て、保護ダイオードとして作用させるようにしたものが
用いられることもある（特開平２−２５２２６１号公
報）。
れている車載用ＩＣにおいては、各外部端子に、電源電
圧端子（ＶｃｃおよびＧＮＤ）との間に逆方向接続され
たダイオードからなる外部端子保護回路が設けられてい
た（特開平３―２１４６５６号公報）。なお、ダイオー
ドは、図１２に示すように内部回路を構成するトランジ
スタと同一構造のトランジスタＱ１，Ｑ２のベースとエ
ミッタを結合してアノードとしコレクタをカソードし
て、保護ダイオードとして作用させるようにしたものが
用いられることもある（特開平２−２５２２６１号公
報）。
【０００４】
【発明が解決しようとする課題】トランジスタを保護ダ
イオードとした従来の外部端子保護回路は、負のサージ
電流が流れると、その外部端子の電位はＩＣの最も低い
電源電圧（通常は接地電位）よりもさらに低い約−２Ｖ
のような負電位にされてしまう。これによって、隣接す
るトランジスタのＮ型島領域からも電流が流れてしま
う。すなわち、図１２の保護ダイオードとしてのトラン
ジスタＱ２の断面構造を示す図１３において、トランジ
スタＱ２のコレクタ引き出し領域１６の電位がベース領
域１３からの電流Ｉ１により−２Ｖに下がると、拡散層
からなるＰ型分離領域１２からも電流Ｉ２が流れる。
イオードとした従来の外部端子保護回路は、負のサージ
電流が流れると、その外部端子の電位はＩＣの最も低い
電源電圧（通常は接地電位）よりもさらに低い約−２Ｖ
のような負電位にされてしまう。これによって、隣接す
るトランジスタのＮ型島領域からも電流が流れてしま
う。すなわち、図１２の保護ダイオードとしてのトラン
ジスタＱ２の断面構造を示す図１３において、トランジ
スタＱ２のコレクタ引き出し領域１６の電位がベース領
域１３からの電流Ｉ１により−２Ｖに下がると、拡散層
からなるＰ型分離領域１２からも電流Ｉ２が流れる。
【０００５】これによって、トランジスタＱ２のＮ型島
領域１１ａと拡散層からなるＰ型分離領域１２と隣接す
るトランジスタのＮ型島領域１１ｂによって構成されＰ
型分離領域１２をベース領域とする寄生バイポーラ・ト
ランジスタＱ３がオン状態になって隣接する外部端子の
保護ダイオードを誤動作させたり、基板に電流が流れて
内部回路を構成する素子構造に寄生するサイリスタをオ
ンさせてラッチアップに至らしめてしまうことがあっ
た。
領域１１ａと拡散層からなるＰ型分離領域１２と隣接す
るトランジスタのＮ型島領域１１ｂによって構成されＰ
型分離領域１２をベース領域とする寄生バイポーラ・ト
ランジスタＱ３がオン状態になって隣接する外部端子の
保護ダイオードを誤動作させたり、基板に電流が流れて
内部回路を構成する素子構造に寄生するサイリスタをオ
ンさせてラッチアップに至らしめてしまうことがあっ
た。
【０００６】そこで、その対策として保護ダイオードと
内部素子とをレイアウト的に離すことも行なわれている
が、感度の高い回路ではそのような対策を行なっても誤
動作が発生してしまうことがあり、決定的な対策とはな
り得ないのが実状であった。
内部素子とをレイアウト的に離すことも行なわれている
が、感度の高い回路ではそのような対策を行なっても誤
動作が発生してしまうことがあり、決定的な対策とはな
り得ないのが実状であった。
【０００７】この発明の目的は、外部端子にサージ電流
が印加されても内部回路や隣接する外部端子の保護ダイ
オードを誤動作させることがない外部端子保護回路を提
供することにある。
が印加されても内部回路や隣接する外部端子の保護ダイ
オードを誤動作させることがない外部端子保護回路を提
供することにある。
【０００８】この発明の他の目的は、外部端子に印加さ
れるサージ電流に対するラッチアップ強度の高い半導体
集積回路を提供することにある。
れるサージ電流に対するラッチアップ強度の高い半導体
集積回路を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、バイポーラ・トランジスタのベ
ースとエミッタを結合してアノードとしかつコレクタを
カソードとするように接続して、当該トランジスタを保
護ダイオードとして作用させるようにした外部端子保護
回路に、通常の入力振幅の範囲内の入力信号には応答せ
ず負のサージ電流や静電パルスが印加されたときにのみ
動作する電流供給源回路を付加するようにしたものであ
る。
ースとエミッタを結合してアノードとしかつコレクタを
カソードとするように接続して、当該トランジスタを保
護ダイオードとして作用させるようにした外部端子保護
回路に、通常の入力振幅の範囲内の入力信号には応答せ
ず負のサージ電流や静電パルスが印加されたときにのみ
動作する電流供給源回路を付加するようにしたものであ
る。
【００１２】上記した手段によれば、外部端子に負のサ
ージ電流が印加されると電流供給源回路から電流が供給
され、外部端子の電位の低下が抑制されるため、隣接す
るトランジスタの島領域との間に寄生するトランジスタ
がオンされにくくなり、回路の誤動作を防止できるとと
もに、基板に流れる電流も小さくなるため内部回路に寄
生するサイリスタがラッチアップを起こしにくくなる。
ージ電流が印加されると電流供給源回路から電流が供給
され、外部端子の電位の低下が抑制されるため、隣接す
るトランジスタの島領域との間に寄生するトランジスタ
がオンされにくくなり、回路の誤動作を防止できるとと
もに、基板に流れる電流も小さくなるため内部回路に寄
生するサイリスタがラッチアップを起こしにくくなる。
【００１３】上記電流供給源回路としては、例えばイン
バーテッド・ダーリントン回路を使用するとよい。これ
によって、外部端子の電位を監視しそれが所定の電位以
下になると自動的にトランジスタがオンして、外部端子
へ電流を供給することができ、外部端子の電位の低下が
抑制される。
バーテッド・ダーリントン回路を使用するとよい。これ
によって、外部端子の電位を監視しそれが所定の電位以
下になると自動的にトランジスタがオンして、外部端子
へ電流を供給することができ、外部端子の電位の低下が
抑制される。
【００１４】さらに、上記外部端子保護回路を構成する
バイポーラ・トランジスタのうち、少なくとも保護ダイ
オードとして作用する接地電位側のバイポーラ・トラン
ジスタは、それら以外のトランジスタに挟まれるように
配置するようにするとよい。これによって、隣接する外
部端子の保護用トランジスタの島領域との間に電位の安
定な島領域が介在されるようになるため、寄生トランジ
スタがオンされにくくなる。
バイポーラ・トランジスタのうち、少なくとも保護ダイ
オードとして作用する接地電位側のバイポーラ・トラン
ジスタは、それら以外のトランジスタに挟まれるように
配置するようにするとよい。これによって、隣接する外
部端子の保護用トランジスタの島領域との間に電位の安
定な島領域が介在されるようになるため、寄生トランジ
スタがオンされにくくなる。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１６】図１は本発明に係る外部端子保護回路の第
１の実施例を示す。
１の実施例を示す。
【００１７】本実施例の外部端子保護回路は、バイポー
ラ・トランジスタのベースとエミッタを結合してアノー
ドとしコレクタをカソードした保護ダイオードＱＮ１，
ＱＮ２を、外部端子ＰＩＮとしてのボンディングパッド
ＰＡＤと電源電圧端子Ｖｃｃとの間および外部端子ＰＩ
Ｎと接地端子ＧＮＤとの間にそれぞれ逆バイアスとなる
ように接続した一般的な静電保護回路１０に、インバー
テッド・ダーリントン回路２０を接続したものである。
ラ・トランジスタのベースとエミッタを結合してアノー
ドとしコレクタをカソードした保護ダイオードＱＮ１，
ＱＮ２を、外部端子ＰＩＮとしてのボンディングパッド
ＰＡＤと電源電圧端子Ｖｃｃとの間および外部端子ＰＩ
Ｎと接地端子ＧＮＤとの間にそれぞれ逆バイアスとなる
ように接続した一般的な静電保護回路１０に、インバー
テッド・ダーリントン回路２０を接続したものである。
【００１８】インバーテッド・ダーリントン回路２０
は、コレクタが電源電圧端子Ｖｃｃに、またエミッタが
外部端子ＰＩＮに接続されたＮＰＮバイポーラ・トラン
ジスタＱＮ３と、エミッタが接地端子ＧＮＤに、またベ
ースが外部端子ＰＩＮに接続されたＮＰＮバイポーラ・
トランジスタＱＰ１とにより構成され、トランジスタＱ
Ｐ１のコレクタがＱＮ３のベースに接続され、通常の入
力振幅の範囲内の入力信号には応答せず負のサージ電流
や静電パルスが印加されたときにのみ動作する電流供給
源回路として機能する。
は、コレクタが電源電圧端子Ｖｃｃに、またエミッタが
外部端子ＰＩＮに接続されたＮＰＮバイポーラ・トラン
ジスタＱＮ３と、エミッタが接地端子ＧＮＤに、またベ
ースが外部端子ＰＩＮに接続されたＮＰＮバイポーラ・
トランジスタＱＰ１とにより構成され、トランジスタＱ
Ｐ１のコレクタがＱＮ３のベースに接続され、通常の入
力振幅の範囲内の入力信号には応答せず負のサージ電流
や静電パルスが印加されたときにのみ動作する電流供給
源回路として機能する。
【００１９】すなわち、この実施例の回路は、外部端子
ＰＩＮに負のサージ電流が印加され、外部端子ＰＩＮの
電位が−０．７Ｖ以下に下がると、トランジスタＱＰ１
がオンされてＱＮ３にベース電流が供給されてコレクタ
電流が流れ、これが外部端子に対するサージ電流の供給
源となる。そして、このとき、外部端子の電位は、トラ
ンジスタＱＰ１のコレクタ−エミッタ間電圧ＶCE（約
０．２Ｖ）とＱＮ３のベース−エミッタ間電圧ＶBE（約
０．７Ｖ）とを加算した−０．９Ｖにクランプされる。
ＰＩＮに負のサージ電流が印加され、外部端子ＰＩＮの
電位が−０．７Ｖ以下に下がると、トランジスタＱＰ１
がオンされてＱＮ３にベース電流が供給されてコレクタ
電流が流れ、これが外部端子に対するサージ電流の供給
源となる。そして、このとき、外部端子の電位は、トラ
ンジスタＱＰ１のコレクタ−エミッタ間電圧ＶCE（約
０．２Ｖ）とＱＮ３のベース−エミッタ間電圧ＶBE（約
０．７Ｖ）とを加算した−０．９Ｖにクランプされる。
【００２０】前述したように、ダイオードとして作用す
る保護用のトランジスタＱＮ１，ＱＮ２のみからなる保
護回路では、−１００〜２００ｍＡの負のサージ電流が
外部端子に印加されたときに外部端子が−２Ｖのような
電位に下がることにより隣接する外部端子のトランジス
タの島領域との間に寄生するトランジスタに比較的大き
な電流が流れてしまっていた。これに対し、本実施例の
保護回路では、外部端子に負のサージ電流が印加されて
も外部端子の電位は−０．９Ｖ以下に下がらない。その
ため、隣接する外部端子のトランジスタの島領域との間
に寄生するトランジスタのベース・エミッタ間電圧が１
Ｖ以上小さくなり、寄生トランジスタに電流が流れにく
くなって内部回路の誤動作を減らすことができるととも
に、ラッチアップも防止することができる。
る保護用のトランジスタＱＮ１，ＱＮ２のみからなる保
護回路では、−１００〜２００ｍＡの負のサージ電流が
外部端子に印加されたときに外部端子が−２Ｖのような
電位に下がることにより隣接する外部端子のトランジス
タの島領域との間に寄生するトランジスタに比較的大き
な電流が流れてしまっていた。これに対し、本実施例の
保護回路では、外部端子に負のサージ電流が印加されて
も外部端子の電位は−０．９Ｖ以下に下がらない。その
ため、隣接する外部端子のトランジスタの島領域との間
に寄生するトランジスタのベース・エミッタ間電圧が１
Ｖ以上小さくなり、寄生トランジスタに電流が流れにく
くなって内部回路の誤動作を減らすことができるととも
に、ラッチアップも防止することができる。
【００２１】なお、上記実施例の説明においては、イン
バーテッド・ダーリントン回路２０を構成するトランジ
スタＱＮ３のコレクタが電源電圧端子Ｖｃｃに接続され
ていると説明したが、外部端子に入力される信号の最大
電圧がトランジスタＱＮ３のエミッタ・コレクタ間耐圧
ＢＶＥＣＯを超えないことを条件に、トランジスタＱＮ
３のコレクタを接地端子ＧＮＤに接続することも可能で
ある。トランジスタＱＮ３のコレクタが接地端子ＧＮＤ
に接続されている状態で外部端子にトランジスタＱＮ３
のエミッタ・コレクタ間耐圧ＢＶＥＣＯを超えるように
電圧が入力されると、ＱＮ３のＰＮ接合がブレークダウ
ンして逆方向電流が流れてしまうからである。
バーテッド・ダーリントン回路２０を構成するトランジ
スタＱＮ３のコレクタが電源電圧端子Ｖｃｃに接続され
ていると説明したが、外部端子に入力される信号の最大
電圧がトランジスタＱＮ３のエミッタ・コレクタ間耐圧
ＢＶＥＣＯを超えないことを条件に、トランジスタＱＮ
３のコレクタを接地端子ＧＮＤに接続することも可能で
ある。トランジスタＱＮ３のコレクタが接地端子ＧＮＤ
に接続されている状態で外部端子にトランジスタＱＮ３
のエミッタ・コレクタ間耐圧ＢＶＥＣＯを超えるように
電圧が入力されると、ＱＮ３のＰＮ接合がブレークダウ
ンして逆方向電流が流れてしまうからである。
【００２２】特に制限されないが、上記インバーテッド
・ダーリントン回路２０を構成するトランジスタのうち
ＮＰＮトランジスタＱＮ３は、ＱＮ１，ＱＮ２と同様に
図１３に示すような構造の縦型トランジスタとして形成
されるのに対し、ＰＮＰトランジスタＱＰ１はラテラル
（横型）トランジスタとして形成することができる。す
なわち、ＰＮＰラテラルトランジスタのＰ型コレクタ領
域およびエミッタ領域は縦型バイポーラ・トランジスタ
のベース領域と同一工程で、またＰＮＰラテラルトラン
ジスタのＮ型ベース領域は縦型バイポーラ・トランジス
タのエミッタ領域と同一工程で形成する。これによっ
て、何ら工程を付加することなく内部回路が縦型バイポ
ーラ・トランジスタのみで構成されている回路に、本実
施例の保護回路を付加することができる。ただし、トラ
ンジスタＱＰ１は、ラテラルトランジスタでなく縦型ト
ランジスタとして形成することも可能である。
・ダーリントン回路２０を構成するトランジスタのうち
ＮＰＮトランジスタＱＮ３は、ＱＮ１，ＱＮ２と同様に
図１３に示すような構造の縦型トランジスタとして形成
されるのに対し、ＰＮＰトランジスタＱＰ１はラテラル
（横型）トランジスタとして形成することができる。す
なわち、ＰＮＰラテラルトランジスタのＰ型コレクタ領
域およびエミッタ領域は縦型バイポーラ・トランジスタ
のベース領域と同一工程で、またＰＮＰラテラルトラン
ジスタのＮ型ベース領域は縦型バイポーラ・トランジス
タのエミッタ領域と同一工程で形成する。これによっ
て、何ら工程を付加することなく内部回路が縦型バイポ
ーラ・トランジスタのみで構成されている回路に、本実
施例の保護回路を付加することができる。ただし、トラ
ンジスタＱＰ１は、ラテラルトランジスタでなく縦型ト
ランジスタとして形成することも可能である。
【００２３】図２は本発明に係る外部端子保護回路の第
２の実施例を示す。
２の実施例を示す。
【００２４】本実施例の外部端子保護回路は、バイポー
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＰ１のベ
ースに、接地電位（０Ｖ）の代わりにバイアス電圧ＶＢ
１（例えば０．７Ｖ）を印加するようにしたものであ
る。図１の実施例の回路では、負のサージ電流が印加さ
れたときに外部端子を−０．９Ｖの電位にクランプする
ことで寄生トランジスタに流れる電流を抑制している
が、外部端子の電位は寄生トランジスタのベース電位に
相当するので、−０．９Ｖでは若干寄生トランジスタに
電流が流れることとなる。しかし、これを−０．９Ｖで
なく−０．７Ｖ以上になるようにしてやれば、寄生トラ
ンジスタを完全にオフさせることができる。
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＰ１のベ
ースに、接地電位（０Ｖ）の代わりにバイアス電圧ＶＢ
１（例えば０．７Ｖ）を印加するようにしたものであ
る。図１の実施例の回路では、負のサージ電流が印加さ
れたときに外部端子を−０．９Ｖの電位にクランプする
ことで寄生トランジスタに流れる電流を抑制している
が、外部端子の電位は寄生トランジスタのベース電位に
相当するので、−０．９Ｖでは若干寄生トランジスタに
電流が流れることとなる。しかし、これを−０．９Ｖで
なく−０．７Ｖ以上になるようにしてやれば、寄生トラ
ンジスタを完全にオフさせることができる。
【００２５】そこで、この第２の実施例では、インバー
テッド・ダーリントン回路２０のトランジスタＱＰ１の
ベースにバイアス電圧ＶＢ１を印加するようにしてい
る。トランジスタＱＰ１のベース・エミッタ間電圧ＶBE
が０．７Ｖの場合、上記バイアス電圧ＶＢ１を０．２Ｖ
以上にすれば、負のサージ電流が印加されても寄生トラ
ンジスタに電流が流れないようにすることができる。た
だし、バイアス電圧ＶＢ１を高くしすぎると通常の電圧
範囲の入力信号が入力されたときにも電流が流されてし
まう。従って、バイアス電圧ＶＢ１の上限値は０．９Ｖ
である。０．２Ｖ〜０．９Ｖの範囲のバイアス電圧ＶＢ
１をトランジスタＱＰ１のベースに印加することによ
り、第２の実施例の回路は、第１の実施例の回路よりも
隣接する外部端子のトランジスタの島領域との間に寄生
するトランジスタに流れる電流を減らすことができる。
テッド・ダーリントン回路２０のトランジスタＱＰ１の
ベースにバイアス電圧ＶＢ１を印加するようにしてい
る。トランジスタＱＰ１のベース・エミッタ間電圧ＶBE
が０．７Ｖの場合、上記バイアス電圧ＶＢ１を０．２Ｖ
以上にすれば、負のサージ電流が印加されても寄生トラ
ンジスタに電流が流れないようにすることができる。た
だし、バイアス電圧ＶＢ１を高くしすぎると通常の電圧
範囲の入力信号が入力されたときにも電流が流されてし
まう。従って、バイアス電圧ＶＢ１の上限値は０．９Ｖ
である。０．２Ｖ〜０．９Ｖの範囲のバイアス電圧ＶＢ
１をトランジスタＱＰ１のベースに印加することによ
り、第２の実施例の回路は、第１の実施例の回路よりも
隣接する外部端子のトランジスタの島領域との間に寄生
するトランジスタに流れる電流を減らすことができる。
【００２６】図３は本発明に係る外部端子保護回路の第
３の実施例を示す。
３の実施例を示す。
【００２７】本実施例の外部端子保護回路は、バイポー
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＮ３のエ
ミッタとＱＰ１のベースとの間に、抵抗Ｒ１を接続する
ようにしたものである。この抵抗Ｒ１を挿入すること
で、トランジスタＱＰ１が過度な飽和状態になるのを防
止してトランジスタＱＮ３のベースに対する電流を安定
化させることができるとともに、内部回路の入力素子お
よびＱＰ１自身を静電破壊から保護する保護抵抗として
も機能する。
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＮ３のエ
ミッタとＱＰ１のベースとの間に、抵抗Ｒ１を接続する
ようにしたものである。この抵抗Ｒ１を挿入すること
で、トランジスタＱＰ１が過度な飽和状態になるのを防
止してトランジスタＱＮ３のベースに対する電流を安定
化させることができるとともに、内部回路の入力素子お
よびＱＰ１自身を静電破壊から保護する保護抵抗として
も機能する。
【００２８】ただし、内部回路の仕様によっては、図３
のような位置に抵抗Ｒ１を挿入できない場合もある。そ
の場合には、符号Ａで示す位置に抵抗Ｒ１を挿入するよ
うにしてもよい。また、トランジスタＱＮ３のエミッタ
とＱＰ１のベースとの間に挿入される上記抵抗Ｒ１を、
電源電圧Ｖｃｃが印加されたＮ型島領域の表面に形成し
たＰ型拡散層により構成するような場合には、この抵抗
の拡散層とＮ型島領域との間のＰＮ接合が、トランジス
タＱＮ１と同様に電源電圧端子Ｖｃｃと外部端子ＰＩＮ
との間に逆方向接続されたダイオードとして機能するの
で、トランジスタＱＮ１を省略することも可能である。
のような位置に抵抗Ｒ１を挿入できない場合もある。そ
の場合には、符号Ａで示す位置に抵抗Ｒ１を挿入するよ
うにしてもよい。また、トランジスタＱＮ３のエミッタ
とＱＰ１のベースとの間に挿入される上記抵抗Ｒ１を、
電源電圧Ｖｃｃが印加されたＮ型島領域の表面に形成し
たＰ型拡散層により構成するような場合には、この抵抗
の拡散層とＮ型島領域との間のＰＮ接合が、トランジス
タＱＮ１と同様に電源電圧端子Ｖｃｃと外部端子ＰＩＮ
との間に逆方向接続されたダイオードとして機能するの
で、トランジスタＱＮ１を省略することも可能である。
【００２９】図４は本発明に係る外部端子保護回路の第
４の実施例を示す。
４の実施例を示す。
【００３０】本実施例の外部端子保護回路は、バイポー
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＮ３のコ
レクタと電源電圧端子Ｖｃｃとの間に、バイアス電圧Ｖ
Ｂ２が印加されたトランジスタＱＮ４をＱＮ３と直列と
なるように接続したものである。
ラ・トランジスタＱＰ１とＱＮ３とからなるインバーテ
ッド・ダーリントン回路２０のトランジスタＱＮ３のコ
レクタと電源電圧端子Ｖｃｃとの間に、バイアス電圧Ｖ
Ｂ２が印加されたトランジスタＱＮ４をＱＮ３と直列と
なるように接続したものである。
【００３１】この実施例は、電源電圧端子Ｖｃｃと外部
端子ＰＩＮ間の電圧がトランジスタＱＮ３のコレクタ・
エミッタ間耐圧ＢＶＣＥＯを超える場合に有効である。
挿入されたトランジスタＱＮ４のベースに、ＱＮ３のコ
レクタ・エミッタ間耐圧ＢＶＣＥＯ＋ＱＮ４のベース・
エミッタ間電圧ＶBE以下の電圧を印加しておくことで、
ＱＮ３に耐圧以上の電圧が印加されないようにすること
ができるとともに、ＱＮ３がオンするとＱＮ４もオンし
て図１の実施例回路と同様に、サージ電流が印加された
ときに電流供給源として動作する。
端子ＰＩＮ間の電圧がトランジスタＱＮ３のコレクタ・
エミッタ間耐圧ＢＶＣＥＯを超える場合に有効である。
挿入されたトランジスタＱＮ４のベースに、ＱＮ３のコ
レクタ・エミッタ間耐圧ＢＶＣＥＯ＋ＱＮ４のベース・
エミッタ間電圧ＶBE以下の電圧を印加しておくことで、
ＱＮ３に耐圧以上の電圧が印加されないようにすること
ができるとともに、ＱＮ３がオンするとＱＮ４もオンし
て図１の実施例回路と同様に、サージ電流が印加された
ときに電流供給源として動作する。
【００３２】なお、図４のように回路を構成しても、ト
ランジスタＱＮ４のコレクタ・エミッタ間にかかる電圧
が耐圧を超えるような場合には、さらに１個または２個
以上のトランジスタを直列に接続すればよい。
ランジスタＱＮ４のコレクタ・エミッタ間にかかる電圧
が耐圧を超えるような場合には、さらに１個または２個
以上のトランジスタを直列に接続すればよい。
【００３３】図５は本発明に係る外部端子保護回路の第
５の実施例を示す。
５の実施例を示す。
【００３４】本実施例の外部端子保護回路は、静電保護
回路１０をベースとエミッタが結合されたバイポーラ・
トランジスタＱＮ１，ＱＮ２の代わりにゲートとソース
が結合されたＭＯＳＦＥＴ ＭＰ２，ＭＮ２により構成
するとともに、電流供給源回路２０を、バイポーラ・ト
ランジスタＱＰ１とＱＮ３とからなるインバーテッド・
ダーリントン回路ではなく、ＭＯＳＦＥＴ ＭＰ１，Ｍ
Ｎ３と抵抗Ｒ１を用いて構成したものである。
回路１０をベースとエミッタが結合されたバイポーラ・
トランジスタＱＮ１，ＱＮ２の代わりにゲートとソース
が結合されたＭＯＳＦＥＴ ＭＰ２，ＭＮ２により構成
するとともに、電流供給源回路２０を、バイポーラ・ト
ランジスタＱＰ１とＱＮ３とからなるインバーテッド・
ダーリントン回路ではなく、ＭＯＳＦＥＴ ＭＰ１，Ｍ
Ｎ３と抵抗Ｒ１を用いて構成したものである。
【００３５】上記ＭＯＳＦＥＴのうち、ＭＰ１，ＭＰ２
はＰチャネル型であり、ＭＮ１，ＭＮ２はＮチャネル型
である。ＭＯＳＦＥＴ ＭＰ１のソースは、外部端子Ｐ
ＩＮに負のサージ電流が印加されるとＭＯＳＦＥＴ Ｍ
Ｐ１がオンするような範囲で任意に設定されたバイアス
電位点に接続される。この実施例の回路は、前記実施例
と同様に外部端子ＰＩＮに負のサージ電流が印加される
とＭＯＳＦＥＴ ＭＰ１がオンしてドレイン電流が抵抗
Ｒ１に流れ、これによってＭＯＳＦＥＴ ＭＮ３がオン
して電流を供給することで、外部端子の電位が下がり過
ぎないようにする。
はＰチャネル型であり、ＭＮ１，ＭＮ２はＮチャネル型
である。ＭＯＳＦＥＴ ＭＰ１のソースは、外部端子Ｐ
ＩＮに負のサージ電流が印加されるとＭＯＳＦＥＴ Ｍ
Ｐ１がオンするような範囲で任意に設定されたバイアス
電位点に接続される。この実施例の回路は、前記実施例
と同様に外部端子ＰＩＮに負のサージ電流が印加される
とＭＯＳＦＥＴ ＭＰ１がオンしてドレイン電流が抵抗
Ｒ１に流れ、これによってＭＯＳＦＥＴ ＭＮ３がオン
して電流を供給することで、外部端子の電位が下がり過
ぎないようにする。
【００３６】本実施例の回路は、耐圧の高いＭＯＳＦＥ
Ｔを用いることにより、図１〜図４のバイポーラ・トラ
ンジスタからなる保護回路に比べて保護回路を構成する
素子の静電破壊耐圧を高めることができる。
Ｔを用いることにより、図１〜図４のバイポーラ・トラ
ンジスタからなる保護回路に比べて保護回路を構成する
素子の静電破壊耐圧を高めることができる。
【００３７】図６および図７は、それぞれ図１と図５の
実施例回路の変形例を示すもので、トランジスタＱＮ３
とＭＮ４の電流をそれぞれカレントミラー回路でＭＰ３
からＭＰ２へ転写し、その電流を抵抗Ｒ１に流してＭＯ
ＳＦＥＴ ＭＮ３をオンさせ、サージ電流を逃がすよう
に構成したものである。図６および図７ではカレントミ
ラー回路をＭＯＳＦＥＴにより構成しているが、バイポ
ーラ・トランジスタにより構成することも可能である。
ＭＯＳＦＥＴ ＭＰ２，ＭＰ３のソースは、外部端子Ｐ
ＩＮに負のサージ電流が印加されてトランジスタＱＰ１
に電流が流れたときに抵抗Ｒ１に電流を流すことができ
るような範囲で任意の電圧点に接続される。
実施例回路の変形例を示すもので、トランジスタＱＮ３
とＭＮ４の電流をそれぞれカレントミラー回路でＭＰ３
からＭＰ２へ転写し、その電流を抵抗Ｒ１に流してＭＯ
ＳＦＥＴ ＭＮ３をオンさせ、サージ電流を逃がすよう
に構成したものである。図６および図７ではカレントミ
ラー回路をＭＯＳＦＥＴにより構成しているが、バイポ
ーラ・トランジスタにより構成することも可能である。
ＭＯＳＦＥＴ ＭＰ２，ＭＰ３のソースは、外部端子Ｐ
ＩＮに負のサージ電流が印加されてトランジスタＱＰ１
に電流が流れたときに抵抗Ｒ１に電流を流すことができ
るような範囲で任意の電圧点に接続される。
【００３８】図８は、図１の実施例回路の変形例を示す
もので、電流供給源回路としてのインバーテッド・ダー
リントン回路２０を構成するバイポーラ・トランジスタ
ＱＮ３のベース・エミッタ間にベースとエミッタが結合
されダイオードとして作用するトランジスタＱＮ５を接
続したものである。図１の回路においては、トランジス
タＱＮ３のエミッタが外部端子ＰＩＮに接続されている
ため、外部端子に正の静電パルスが印加された場合にＱ
Ｎ３のベース・エミッタ接合が静電破壊されてしまうお
それがある。これに対し、図８の回路においては、外部
端子に正の静電パルスが印加されたときにトランジスタ
ＱＮ５を通して電流が流れて、トランジスタＱＮ３のベ
ース・エミッタ接合の静電破壊を防止することができ
る。
もので、電流供給源回路としてのインバーテッド・ダー
リントン回路２０を構成するバイポーラ・トランジスタ
ＱＮ３のベース・エミッタ間にベースとエミッタが結合
されダイオードとして作用するトランジスタＱＮ５を接
続したものである。図１の回路においては、トランジス
タＱＮ３のエミッタが外部端子ＰＩＮに接続されている
ため、外部端子に正の静電パルスが印加された場合にＱ
Ｎ３のベース・エミッタ接合が静電破壊されてしまうお
それがある。これに対し、図８の回路においては、外部
端子に正の静電パルスが印加されたときにトランジスタ
ＱＮ５を通して電流が流れて、トランジスタＱＮ３のベ
ース・エミッタ接合の静電破壊を防止することができ
る。
【００３９】以上、外部端子に負のサージ電流が印加さ
れたときの保護回路の実施例を図１〜図８に示して説明
したが、正のサージ電流が印加された場合の保護回路と
して、図９に示すように、トランジスタＱＰ２とＱＮ６
とからなるインバーテッド・ダーリントン回路を外部端
子と接地端子との間に設けるようにしても良い。なお、
図９の回路は図１の回路に対応するものであり、正のサ
ージ電流に対する保護回路として図２〜図８の回路に対
応する構成を有する回路を用いることももちろん可能で
ある。
れたときの保護回路の実施例を図１〜図８に示して説明
したが、正のサージ電流が印加された場合の保護回路と
して、図９に示すように、トランジスタＱＰ２とＱＮ６
とからなるインバーテッド・ダーリントン回路を外部端
子と接地端子との間に設けるようにしても良い。なお、
図９の回路は図１の回路に対応するものであり、正のサ
ージ電流に対する保護回路として図２〜図８の回路に対
応する構成を有する回路を用いることももちろん可能で
ある。
【００４０】さらに、上記実施例においては、サージ電
流に対する保護回路として回路的に工夫を加えた実施例
を説明したが、上記回路構成に加えて以下に述べるよう
なレイアウト的な工夫をすることにより、さらに内部回
路や隣接する外部端子の保護ダイオードを誤動作させに
くくなるとともに、外部端子に印加されるサージ電流に
対するラッチアップ強度を高めることができる。
流に対する保護回路として回路的に工夫を加えた実施例
を説明したが、上記回路構成に加えて以下に述べるよう
なレイアウト的な工夫をすることにより、さらに内部回
路や隣接する外部端子の保護ダイオードを誤動作させに
くくなるとともに、外部端子に印加されるサージ電流に
対するラッチアップ強度を高めることができる。
【００４１】先ず第１に、保護回路を構成するトランジ
スタＱＮ１〜ＱＮ３，ＱＰ１等を、図１０に示すよう
に、外部端子としてのボンディングパッドＰＤの外側す
なわち半導体チップの周縁部に配置する。これによっ
て、保護回路と内部回路との距離が遠くなり、内部回路
部分に寄生するサイリスタがラッチアップを起こしにく
くなる。
スタＱＮ１〜ＱＮ３，ＱＰ１等を、図１０に示すよう
に、外部端子としてのボンディングパッドＰＤの外側す
なわち半導体チップの周縁部に配置する。これによっ
て、保護回路と内部回路との距離が遠くなり、内部回路
部分に寄生するサイリスタがラッチアップを起こしにく
くなる。
【００４２】第２に、図１１に示すように、保護回路を
構成するトランジスタのうちＱＮ２とＱＰ１を、ＱＮ１
とＱＮ３で挟むように各素子を配置する。前述したよう
に、隣接する外部端子の保護用トランジスタの島領域と
の間に寄生するトランジスタがオンする原因は、負のサ
ージ電流が流れるときに負電位となる島領域すなわち図
１の実施例の回路ではトランジスタＱＮ２のコレクタ引
き出し領域が形成されている島領域１１ａと、ＱＰ１が
ラテラルトランジスタである場合におけるそのベースが
形成されている島領域である。したがって、これらの島
領域を負のサージ電流が流れても負電位とならないトラ
ンジスタＮ１，ＱＮ３の島領域によって挟むことによっ
て、隣接する外部端子の保護用トランジスタの島領域と
の間に電位の安定な島領域が介在されるようになるた
め、寄生トランジスタがオンされにくくなる。
構成するトランジスタのうちＱＮ２とＱＰ１を、ＱＮ１
とＱＮ３で挟むように各素子を配置する。前述したよう
に、隣接する外部端子の保護用トランジスタの島領域と
の間に寄生するトランジスタがオンする原因は、負のサ
ージ電流が流れるときに負電位となる島領域すなわち図
１の実施例の回路ではトランジスタＱＮ２のコレクタ引
き出し領域が形成されている島領域１１ａと、ＱＰ１が
ラテラルトランジスタである場合におけるそのベースが
形成されている島領域である。したがって、これらの島
領域を負のサージ電流が流れても負電位とならないトラ
ンジスタＮ１，ＱＮ３の島領域によって挟むことによっ
て、隣接する外部端子の保護用トランジスタの島領域と
の間に電位の安定な島領域が介在されるようになるた
め、寄生トランジスタがオンされにくくなる。
【００４３】なお、トランジスタＱＮ２とＱＰ１をＱＮ
１とＱＮ３で挟むように配置すれば良く、ＱＮ２とＱＰ
１の位置は入れ替えてもよいし、ＱＮ１とＱＮ３を入れ
替えても同様の効果を得ることができる。また、ＰＮＰ
トランジスタＱＰ１が縦型トランジスタとして形成され
る場合には、トランジスタＱＮ２のみをＱＮ１とＱＮ３
で挟むように配置すれば良い。図１１において、符号Ｂ
が付されているのはそれぞれ各トランジスタのベース領
域、符号Ｅが付されているのは各トランジスタのエミッ
タ領域、符号Ｃが付されているのは各トランジスタのコ
レクタ領域である。
１とＱＮ３で挟むように配置すれば良く、ＱＮ２とＱＰ
１の位置は入れ替えてもよいし、ＱＮ１とＱＮ３を入れ
替えても同様の効果を得ることができる。また、ＰＮＰ
トランジスタＱＰ１が縦型トランジスタとして形成され
る場合には、トランジスタＱＮ２のみをＱＮ１とＱＮ３
で挟むように配置すれば良い。図１１において、符号Ｂ
が付されているのはそれぞれ各トランジスタのベース領
域、符号Ｅが付されているのは各トランジスタのエミッ
タ領域、符号Ｃが付されているのは各トランジスタのコ
レクタ領域である。
【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である車載用
ＩＣに適用した場合について説明したが、本発明はそれ
に限定されるものでなく、半導体集積回路一般に利用す
ることができる。
なされた発明をその背景となった利用分野である車載用
ＩＣに適用した場合について説明したが、本発明はそれ
に限定されるものでなく、半導体集積回路一般に利用す
ることができる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４７】すなわち、本発明に従うと、外部端子にサ
ージ電流が印加されても内部回路や隣接する外部端子の
保護ダイオードを誤動作させることがない外部端子保護
回路を実現することができる。
ージ電流が印加されても内部回路や隣接する外部端子の
保護ダイオードを誤動作させることがない外部端子保護
回路を実現することができる。
【００４８】また、本発明に従うと、外部端子に印加さ
れるサージ電流に対するラッチアップ強度の高い半導体
集積回路が得られる。
れるサージ電流に対するラッチアップ強度の高い半導体
集積回路が得られる。
【図１】本発明に係る外部端子保護回路の第１の実施例
を示す回路図。
を示す回路図。
【図２】本発明に係る外部端子保護回路の第２の実施例
を示す回路図。
を示す回路図。
【図３】本発明に係る外部端子保護回路の第３の実施例
を示す回路図。
を示す回路図。
【図４】本発明に係る外部端子保護回路の第４の実施例
を示す回路図。
を示す回路図。
【図５】本発明に係る外部端子保護回路の第５の実施例
を示す回路図。
を示す回路図。
【図６】本発明に係る外部端子保護回路の第６の実施例
を示す回路図。
を示す回路図。
【図７】本発明に係る外部端子保護回路の第１の実施例
の変形例を示す回路図。
の変形例を示す回路図。
【図８】本発明に係る外部端子保護回路の第５の実施例
の変形例を示す回路図。
の変形例を示す回路図。
【図９】本発明に係る外部端子保護回路のさらに他６の
実施例を示す回路図。
実施例を示す回路図。
【図１０】本発明に係る外部端子保護回路の半導体チッ
プ上でのレイアウトの例を示す平面図。
プ上でのレイアウトの例を示す平面図。
【図１１】本発明に係る外部端子保護回路を構成する素
子のレイアウト例を示す平面図。
子のレイアウト例を示す平面図。
【図１２】従来の外部端子保護回路の構成例を示す回路
図。
図。
【図１３】従来の外部端子保護回路の保護トランジスタ
の構造を示す断面図。
の構造を示す断面図。
１０ 静電保護回路 ２０ 電流供給源回路 ＰＡＤ（ＰＩＮ） ボンディングパッド（外部端子） ＱＮ１，ＱＮ２ 静電保護回路を構成する保護用トラン
ジスタ ＱＮ３，ＱＰ１ 電流供給源回路を構成するトランジス
タ
ジスタ ＱＮ３，ＱＰ１ 電流供給源回路を構成するトランジス
タ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 正志 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 赤松 由規 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F038 BH04 BH05 BH06 BH07 BH13 BH18 BH19 CA02 CA03 CA09 CA10 DF01 EZ20 5F082 AA27 AA33 AA36 BA02 BC03 BC09 FA02 FA12 FA16 FA20 GA02 GA04
Claims (9)
- 【請求項１】 バイポーラ・トランジスタのベースとエ
ミッタを結合してアノードとしかつコレクタをカソード
とするように接続して、当該トランジスタを保護ダイオ
ードとして作用させるようにした外部端子保護回路にお
いて、負のサージ電流または静電パルスが印加されたと
きに動作する電流供給源回路を上記外部端子に接続した
ことを特徴とする外部端子保護回路。 - 【請求項２】 上記電流供給源回路は、ＰＮＰバイポー
ラ・トランジスタとＮＰＮバイポーラ・トランジスタと
からなるインバーテッド・ダーリントン回路であること
を特徴とする請求項１に記載の外部端子保護回路。 - 【請求項３】 上記ＰＮＰバイポーラ・トランジスタ
は、そのエミッタに第１のバイアス電位が印加されてい
ることを特徴とする請求項２に記載の外部端子保護回
路。 - 【請求項４】 上記ＰＮＰバイポーラ・トランジスタの
ベースとコレクタとの間に抵抗が接続されていることを
特徴とする請求項２または３に記載の外部端子保護回
路。 - 【請求項５】 上記ＮＰＮバイポーラ・トランジスタと
直列に第２のＮＰＮバイポーラ・トランジスタが接続さ
れていることを特徴とする請求項２、３または４に記載
の外部端子保護回路。 - 【請求項６】 内部回路と、該内部回路の入出力端子が
接続された外部端子とを備えた半導体集積回路であっ
て、上記外部端子には請求項１〜５のいずれかに記載の
外部端子保護回路が接続されてなることを特徴とする半
導体集積回路。 - 【請求項７】 上記外部端子保護回路を構成するバイポ
ーラ・トランジスタは、外部端子としてのボンディング
パッドの外側配置されていることを特徴とする請求項６
に記載の半導体集積回路。 - 【請求項８】 上記外部端子保護回路を構成するバイポ
ーラ・トランジスタのうち、少なくとも保護ダイオード
として作用する接地電位側のバイポーラ・トランジスタ
は、それら以外のトランジスタに挟まれるように配置さ
れていることを特徴とする請求項６または７に記載の半
導体集積回路。 - 【請求項９】 上記インバーテッド・ダーリントン回路
を構成するＰＮＰトランジスタが横型トランジスタによ
り構成されている場合に、該トランジスタおよび上記保
護ダイオードとして作用する接地電位側のバイポーラ・
トランジスタは、それら以外のトランジスタに挟まれる
ように配置されていることを特徴とする請求項６または
７に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11220111A JP2001044374A (ja) | 1999-08-03 | 1999-08-03 | 外部端子保護回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11220111A JP2001044374A (ja) | 1999-08-03 | 1999-08-03 | 外部端子保護回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044374A true JP2001044374A (ja) | 2001-02-16 |
Family
ID=16746095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11220111A Withdrawn JP2001044374A (ja) | 1999-08-03 | 1999-08-03 | 外部端子保護回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
| JP2009212169A (ja) * | 2008-02-29 | 2009-09-17 | Fujitsu Ten Ltd | 集積回路装置および電子機器 |
| JP2018101808A (ja) * | 2018-03-12 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1999
- 1999-08-03 JP JP11220111A patent/JP2001044374A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US6946708B2 (en) | 2001-07-13 | 2005-09-20 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| CN1319171C (zh) * | 2001-07-13 | 2007-05-30 | 株式会社理光 | 具有改进的静电放电耐压的半导体装置 |
| US7242062B2 (en) | 2001-07-13 | 2007-07-10 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7638848B2 (en) | 2001-07-13 | 2009-12-29 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| JP2009212169A (ja) * | 2008-02-29 | 2009-09-17 | Fujitsu Ten Ltd | 集積回路装置および電子機器 |
| JP2018101808A (ja) * | 2018-03-12 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |