JP3997550B2 - 半導体装置及び液晶表示装置並びにそれらを含む電子機器 - Google Patents

Description

技術分野
本発明は、半導体装置及び液晶表示装置並びにそれらを含む電子機器に関し、特に、外光に晒される環境で使用される半導体装置に関する。
背景技術
一般に、半導体回路に光を照射すると、半導体回路内に電流が発生するため、半導体回路が誤動作する。従って、基本的に半導体回路においては、このような光による電流の発生を防止するために、光を遮光するようにパッケージする実装形態が採用されている。具体的には、半導体回路が形成されたＩＣチップは、モールド材等の回路基板上に搭載されてパッケージされ、このパッケージされた回路基板とＬＣＤパネル基板とをヒートシール等により接続することで、液晶表示装置が形成される。或いは、導電膜が形成されたテープ上にＩＣチップを実装したＴＣＰ（テープキャリアパッケージ）をＬＣＤパネル基板に接続することで、液晶表示装置が形成される。
このような実装形態（ＴＣＰやパッケージになっているもの）では、実装箇所でモールド材等を使用し光を遮蔽することは可能である。
しかしながら、ＬＣＤパネル基板の側方にＩＣチップを搭載した、いわゆるＣＯＧ（チップオングラス）と称される実装モジュールの形態においては、ＬＣＤパネル基板を構成するガラス基板の上にＩＣチップが搭載されるために、ＩＣチップをパッケージできず、光を遮断することができない。
この点について、例えば図１９に示すような液晶駆動回路を用いて詳述する。図１９Ａ、１９Ｂには、一般的な液晶ディスプレイのＣＯＧ（チップオングラス）タイプの駆動回路の一例が示されている。尚、本明細書では、外光に晒される環境で使用される半導体回路を、以下「主回路」と言う。
図１９Ａにおいて、透明なガラス基板１３８１とＬＣＤパネル１３８２との間には液晶ＬＣが封入されている。ガラス基板１３８１には、画素電極アレイ（画素電極アレイを形成する層）１３８３が形成されている。また、ガラス基板１３８１上には、例えばＩＣチップ等の半導体素子にて形成された主回路１３８４が形成されている。この主回路１３８４として、例えばシフトレジスタ回路、ドライブ回路、電源回路等が挙げられる。以下、この主回路の一例として電源回路を用いるものとする。
図１９Ｂには、図１９Ａで示した主回路の一部が拡大して示してある。主回路１３８４は、異方性誘電膜（ＡＦＣ）１３８５を介して、ガラス基板１３８１上にマウントされている。尚、主回路１３８４から引き出された端子は、図示しないフレキシブルコネクタを介して外部回路に接続される。また、主回路１３８４は、回路保護用の不透明な樹脂層１３８６と、図示しない遮蔽用のアルミニウム膜とで被覆される。このため、主回路１３８４は、図１９Ａ、１９Ｂの上方側から直接光に晒されることはない。
ところが、ＬＣＤパネル１３８２を通過する光（例えば、バックライトからの光、自然光等）のうちの一部が、図１９Ａの矢印Ｆで示す経路で、ガラス基板１３８１の内部を介して主回路１３８４に照射される。このため、主回路１３８４内では、通常の駆動電流以外にこの光に基づくキャリアが光励起され、主回路１３８４内に不要な電流が生成される（以下、この電流を「光励起電流」と言う）。
このような不都合を解消するために、異方性導電膜１３８５を完全に不透明にしたり、異方性導電膜１３８５に顔料を含ませる等の方法により遮光を行い、上記光励起電流の発生を防止することが考えられる。
しかし、ガラス基板１３８１の表面にアライメント用のマークを形成して、ＩＣチップに形成された主回路１３８４をマウントする場合には、ＩＣチップとガラス基板とのボンディングの際に、上記マークが異方性導電膜１３８５により隠蔽されてしまい、主回路１３８４とガラス基板１３８１とのアライメントができない。
また、仮に、異方性導電膜１３８５を不透明にして、上記アライメントを良好に行なうことが可能となったとしても、上記顔料により半導体回路の電気的、化学的特性が劣化するおそれがある。
さらに、異方性導電膜１３８５は、上下方向で押圧することで、その内部に含まれる金属粒子を相互に接触させて、押圧部分を電気的に導通させている。このため、遮光作用を高めるために異方性導電膜１３８５を厚く形成すると、押圧による上記金属粒子が相互接触が良好に行われず、電気的な導通を確保できない。
次に、主回路１３８４の回路構成について説明する。ここで、上記主回路を構成する電源回路は、ＬＣＤパネル及びＬＣＤ駆動回路を電圧降下法、ＭＬＳ等を用いて駆動するために、通常複数段例えば５段の異なる出力Ｖｏｕｔ１〜Ｖｏｕｔ５を備えたバイアス回路を有する。そして、上記した光励起電流が電源回路内に生じた場合の問題点を、図２０を参照しながら以下に説明する。
図２０Ａは、従来の電源回路を示す回路図である。この電源回路は、ｎ型ＦＥＴ１３９１〜１３９５が多段に接続された多段接続回路にて形成され、一方端にバイアス電圧ＶＤＤが、他方端にＶ１が各々与えられる。また、この多段接続回路の両端から電圧Ｖｏｕｔ０及びＶｏｕｔ５が出力される。そして、ＦＥＴ１３９１のソース電極とＦＥＴ１３９２のドレイン電極との間、ＦＥＴ１３９２のソース電極とＦＥＴ１３９３のドレイン電極との間、ＦＥＴ１３９３のソース電極とＦＥＴ１３９４のドレイン電極との間、ＦＥＴ１３９４のソース電極とＦＥＴ１３９５のドレイン電極との間から、ボルテージフォロワ回路Ａ１〜Ａ４を介して各々電圧Ｖｏｕｔ１〜Ｖｏｕｔ４が出力される。
図２０Ｂは、上記電源回路のＦＥＴ１３９１、１３９２部分の構造を示す断面図である。ＦＥＴ１３９１、１３９２は、ｎ型基板１４０１上により形成されている。ｎ型基板１４０１にはｐ型ウエル領域１４０２が形成され、このｐ型ウエル領域１４０２内にｎ型ドレイン領域１４０３及びｎ型ソース領域１４０４が形成されている。また、ｎ型ドレイン領域１４０３とｎ型ソース領域１４０４間の上方には、図示しない絶縁層を介してゲート電極１４０５が形成されている。ＦＥＴ１３９１のゲート電極１４０５、ｎ型ドレイン領域１４０３、及びｎ型基板１４０１には、ＶＤＤが与えられている。このＶＤＤは、Ｖｏｕｔ０の出力端子に接続され、また、ＦＥＴ１３９１のｎ型ソース領域１４０４、ＦＥＴ１３９２のｎ型ドレイン領域１４０３は、出力端子Ｖｏｕｔ１に接続されている。
以下、ＦＥＴ１３９２とＦＥＴ１３９３との接続、ＦＥＴ１３９３とＦＥＴ１３９４との接続、ＦＥＴ１３９４とＦＥＴ１３９５との接続は、ＦＥＴ１３９１とＦＥＴ１３９２との接続と同様に、前段のＦＥＴのｎ型ソース電極は、後段のＦＥＴのｎ型ドレイン領域とゲート電極に接続される。さらに、各ＦＥＴの接続ラインは、ボルテージフォロワ回路Ａ２、Ａ３、Ａ４へを介して出力端子Ｖｏｕｔ２〜Ｖｏｕｔ４に接続される。
図２０Ｂでは、ｎ型基板１４０１の裏面側から、エネルギーｈνの外光が照射された場合を示している。ここで、ｈはプランク定数、νはｃ／λ（ｃ：光速、λ：波長）である。この外部光（以下、外部光を「ｈν」と表す）が照射されると、ｈνのうちある範囲の波長成分（ｈνＡ）によりｎ型基板１４０１のｎ型基板領域１４０６に正孔が生成される。一方、ｈνのうちある範囲の波長成分（ｈνＢ）によりｐ型ウエル領域１４０２に電子が生成される。これにより、ｎ型基板領域１４０６において生成された正孔のうち一部は、ｎ型基板領域１４０６とｐ型ウエル領域１４０２との境界を越えてｐ型ウエル領域１４０２に到達する。また、ｐ型ウエル領域１４０２において生成された電子の一部は、上記境界を越えてｎ型基板領域１４０６に到達する。図２０Ｂでは、このときに生じる光励起電子を「−」で示し、光励起電流を、ＦＥＴ１３９１についてＩｈνａ１で、ＦＥＴ１３９２についてＩｈνａ２で示してある。
一方、ｈνのうちある範囲の波長成分（ｈνＣ）によりｎ型ドレイン領域１４０３及びｎ型ソース領域１４０４に正孔が生成され、その一部は、ｐ型ウエル領域１４０２に到達する。また、上記ｈνＢで示したある範囲の波長成分により生成された電子のうちの一部は、ｎ型ドレイン領域１４０３及びｎ型ソース領域１４０４に到達する。図２０Ｂでは、このときに生じる光励起電流を、ＦＥＴ１３９１、１３９２について、各々Ｉｈνｂ、Ｉｈνｃで示してある。
図２１Ａは、光が照射されていない時の図２０Ａの等価回路であり、図２１Ｂは、光が照射されている時の図２０Ａの等価回路を示す。光が照射されていない時は、図２１Ａに示すように、各ＦＥＴ１３９１〜１３９５のドレイン・ソース間の等価抵抗１４９１、１４９２、１４９３、１４９４、１４９５の抵抗値は互いに同一であり、各ＦＥＴ１３９１〜１３９５の電圧降下の値は各々一定に保たれている。
しかし、光が照射されるときには、図２１Ｂに示すように、各ＦＥＴ１３９１〜１３９５のドレイン・ソース間の等価抵抗１４９１、１４９２、１４９３、１４９４、１４９５は、実質上異なった値を持つ。即ち、前述した光励起電流Ｉｈνｂ、Ｉｈνｃは、その値が実質上同じで、その向きは相互にキャンセルする向きに流れるので、等価抵抗１４９１、１４９２、１４９３、１４９４、１４９５の抵抗値に影響を与えることはない。ところが、前述した光励起電流Ｉｈνａ１、Ｉｈνａ２、さらには、図２０Ｂに記さなかったＦＥＴ１３９３、ＦＥＴ１３９４、ＦＥＴ１３９５における光励起電流Ｉｈνａ３、Ｉｈνａ４、Ｉｈνａ５は、各々ＶＤＤの電圧端子と、ＦＥＴ１３９１〜１３９５のｐ型ウエル領域１４０２との間を流れる。このため、ＦＥＴ１３９１〜１３９５の各ドレイン・ソース間の電圧降下のバランスが崩れ、ＶＤＤ端子に遠いＦＥＴほど、ドレイン・ソース間電圧が大きくなるといった問題が生じる。
従って、ＦＥＴ１３９１〜１３９５に光が照射されると、ＦＥＴ１３９１〜１３９５を流れる電流が下段ほど増大し、各ＦＥＴのインピーダンスを不均一にし、Ｖｏｕｔ０〜Ｖｏｕｔ５の電位が各々変動する。
このように、ハイインピーダンスの箇所光が入射すると、光による電流が入り、バイアスが増え、表示画面上の文字が見えていたのに真っ暗になってしまう等誤動作を引き起こす。
このような、電圧変動の発生に起因して液晶表示パネル上に表示される表示データのデータ化け、さらには、液晶表示装置内のアナログ回路の電圧シフトや同装置内の発振回路が停止するという問題点があった。
また、ＬＣＤドライバでは、ある程度耐光性がないと、光が入射し誤動作して表示できなくなる。逆に、ＬＣＤパネルは光が入らないと表示が映らないという問題点があった。このように、従来構成では、誤動作を防止し、表示を映すには、限界があった。
さらに、ＴＣＰによる実装形態であっても、表面及び側面での実装により光を遮断することはできるが、裏面側からの光の入射を防止することができないため、上記同様の問題点が生じる恐れがある。
また、液晶表示装置においては、低消費電力化の観点から、低電圧仕様のものが主流となりつつあるため、電源回路を搭載した液晶表示装置においても、微小な電圧の変動が、表示動作に大きな影響を与えることになるため、電圧変動の少ない電源回路が要求されるようになってきた。
本発明は、上記した技術の課題を解決するためになされたものであり、その目的とするところは、外光が主回路に照射されて光励起キャリアが生成されても、光学的な遮蔽手段を採用せずに、前記光励起キャリアの影響を解消又は低減して、誤動作を防止しながらも表示を良好に映すことのできる半導体装置及び液晶表示装置並びにそれらを含む電子機器を提供することにある。
発明の開示
本発明の半導体装置は、外光に基づいて励起される第１の電流が生成される少なくとも一つの第１の半導体回路を有する。さらに、前記第１の半導体回路と電気的に接続され、前記外光に基づいて励起されると共に、前記外光の照射時に前記第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流が生成される少なくとも一つの第２の半導体回路を有する。
本発明によれば、本発明者等は、外光の照射により第１の半導体回路内にキャリアが励起した場合、当該キャリアによる第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流を、他の第２の半導体回路により上記外光に基づき生成し、これを前記第１の半導体回路内に流すことで、上記第１の電流が第１の半導体回路が外部回路や負荷に与える影響を解消又は低減できることが解った。
また、第１の半導体回路を構成する基板は、不透明であることもあるが、通常は透明又は半透明である。ここで、半透明とは、第１の半導体回路内に外光によりキャリアが励起した際に、該キャリアが第１の半導体回路の動作に僅かでも影響を与える光透過の程度を意味する。さらに、外光は、自然光、人工光の双方を含み、可視光であるか否かは問わない。
さらに、第１の半導体回路は、例えばＭＯＳＦＥＴ、ＭＯＳダイオード等の他の回路、素子等が挙げられる。第２の半導体回路は、例えばＭＯＳＦＥＴ、ダイオード、ｐ型又はｎ型抵抗等の他の回路、素子等が挙げられる。従って、第１の半導体回路がＭＯＳＦＥＴである場合に使用される第２の半導体回路は、必ずしもＭＯＳＦＥＴであるとは限らず、ダイオードである場合もある。
また、第２の半導体回路は、上述したように前記第１の半導体回路が生成する第１の電流をキャンセルする第２の電流を生成する。ここで、第２の半導体回路内の第２の電流として生成されるキャリアの種類は、前記第１の半導体回路内の第１の電流として生成されるキャリアと同種であっても良いし異種であっても良い。即ち、第１の半導体回路が外光により電子を生成する場合には、第２の半導体回路は、電子を生成しても良いし、正孔を生成しても良い。逆に、第１の半導体回路が外光により正孔を生成する場合には、第２の半導体回路は、正孔を生成しても良いし、電子を生成しても良い。例えば、第１の半導体回路がｎ型ＭＯＳＦＥＴである場合には、外光の照射により電子が過剰に生成される。この場合、第２の半導体回路は、例えばｎ型ＭＯＳ素子、ｐ型ＭＯＳ素子等でも良く、当該素子が外光の照射により生成したキャリアが、ｎ型ＭＯＳＦＥＴが生成した上記電子の影響（回路の動作に与える影響）をキャンセルする。
さらに、半導体装置に形成された複数の第１の半導体回路のうち、外光の照射によりキャリアが生じても回路動作に実質上影響がない場合には、当該第１の半導体回路については、第２の半導体回路を設ける必要はない。また、半導体装置に複数の第１の半導体回路が形成されている場合において、１つの第１の半導体回路について、１つの第２の半導体回路が設けられるとは限らない。例えば、外光が照射された際に、複数の第１の半導体回路が生成する電流を、１つの第２の半導体回路が生成する電流によりキャンセルする場合もある。逆に、１つの第１の半導体回路が生成する電流を、複数の第２の半導体回路が生成する電流によりキャンセルする場合もある。
また、本発明は、前記第１の半導体回路は、前記第１の電流により電圧上昇する。前記第２の半導体回路は、前記第２の電流により電圧降下することが好ましい。
本発明によれば、第１の半導体回路内の第１の電流による電圧変動が上昇するような場合には、第２の半導体回路を、前記電圧が上昇した分を、下降させるように形成すればよい。これにより、第１の半導体回路における電圧変動を防止して電圧を一定にし、第１の半導体回路の誤動作を防止できる。
また、本発明は、前記第１の半導体回路は、前記第１の電流により電圧降下する。前記第２の半導体回路は、前記第２の電流により電圧上昇することが好ましい。
本発明によれば、第１の半導体回路内の第１の電流による電圧変動が下降するような場合には、第２の半導体回路を、前記電圧が下降した分を、上昇させるように形成すればよい。これにより、第１の半導体回路における電圧変動を防止して電圧を一定にし、第１の半導体回路の誤動作を防止できる。
また、本発明は、前記第２の半導体回路は、前記第１の半導体回路と近接して配設されることが好ましい。
本発明によれば、第１の半導体回路に平均して外部光が照射されないような場合には、上記第１の半導体回路と、第２の半導体回路とは、可能な限り近接して配置する。これにより、第２の電流を第１の電流とほぼ等しくしてキャンセルをより確実に行なうことができる。但し、平均して外部光が照射される場合には、第１の半導体回路と、当該第１の半導体回路に光励起により生じたキャリアをキャンセルするための第２の半導体回路とは、必ずしも近接して配置する必要はない。
また、本発明は、前記第１の半導体回路は、高抵抗回路を有することが好ましい。
本発明によれば、高抵抗回路では、回路内に流れる駆動電流の大きさが必然的に小さくなる。このため、第２の半導体回路が形成されない場合には、第１の電流の影響により、回路内で増加する電流も大きくなり、誤動作を引き起こすことが少なくない。そこで、本発明では、このような特に誤動作を引き起こしやすい高抵抗回路に、第２の半導体回路を接続して、第２の電流により第１の電流をキャンセルすることで、第１の半導体回路内、即ち、高抵抗回路内での光励起による第１の電流を低減して、過電流による高抵抗回路の誤動作等を防止できる。
また、本発明は、前記第１の半導体回路は、演算増幅器を有する。さらに、前記第２の半導体回路は、前記演算増幅器の出力端子に接続されることが好ましい。
本発明によれば、第１の半導体回路が演算増幅器にて形成される場合には、その出力端子に第２の半導体回路を形成することで、演算増幅器内の第１の電流を第２の電流にてキャンセルして、演算増幅器の誤動作を防止できる。
また、本発明は、前記第１の半導体回路は、前記演算増幅器の出力端子に形成された分圧抵抗をさらに有する。さらに、前記第２の半導体回路は、前記第１の電流と、前記分圧抵抗に生じる電流と、による電圧変動を解消するような大きさの前記第２の電流が設定されることが好ましい。
本発明によれば、演算増幅器の出力端子に複数の抵抗を有する場合には、第１の半導体回路内には、駆動電流、第１の電流に加えて、抵抗により増加する電流が生じる。このため、第２の半導体回路には、第１の電流と上記増加分の電流をキャンセルするように第２の電流を設定する回路構成にすることが好ましい。
また、本発明は、前記第１の半導体回路は、ダイナミック型動作回路を有する。さらに、前記ダイナミック型動作回路の出力端子に接続されて電流を充放電する充放電手段を有する。前記第２の半導体回路は、前記出力端子に接続されると共に、前記充放電手段に向けて前記第２の電流を流入するように構成されることが好ましい。
本発明によれば、ダイナミック型動作回路では、出力端子に接続された充放電手段で電荷が充電されることで、保持動作が行われる。このため、通常の動作中に、ダイナミック型動作回路内にて、外光に基づいて励起された第１の電流が発生すると、第１の電流により充放電手段に充電される電荷が不足する。そこで、第２の半導体回路により、この充放電手段に向けて第２の電流を流入することで、充放電手段での充電電荷の不足分を補うことにより、ダイナミック型動作回路の誤動作を防止できる。
また、本発明は、前記第１の半導体回路は、スイッチング手段を有する。さらに、前記第２の半導体回路は、前記スイッチング手段に設けられることが好ましい。
本発明によれば、スッチング手段に、第１の電流が生成されると、元来のオンオフ動作が正確に動作せず、スイッチング手段がオン状態であるにも拘らずオフ動作をしたり、オフ状態であるにも拘らずオン動作をしたり等、種々の誤動作を引き起こされる。そこで、本発明では、スイッチング手段内に第２の半導体回路を設けることにより、スイッチング手段によるオンオフ制御を適正に行うことができ、本来オン動作するところをオフ動作したり、オン動作するところをオフ動作したり、等の誤動作を防止できる。
また、本発明は、前記スイッチング手段は、複数のトランスミッションゲートにより形成される。さらに、前記第２の半導体回路は、複数の前記トランスミッションゲートに各々設けられることが好ましい。
これにより、トランスミッションゲートの各々について第２の半導体回路が形成されることとなり、による段階的なオンオフ制御を適正に行うことができる。
また、本発明は、前記第２の半導体回路は、接合ダイオードよりなることが好ましい。
本発明によれば、接合ダイオード等の簡単な素子を用いることで、第２の電流を生成できる。これにより、第２の半導体回路を複雑な回路構成にすることなく形成でき、素子の占有領域を小さくして半導体回路の高集積化に寄与できる。
また、本発明は、前記第１の半導体回路は、少なくとも一つの第１導電型のトランジスタを有する。さらに、前記第２の半導体回路は、前記第１導電型のトランジスタと逆の導電性を有する少なくとも一つの第２導電型のトランジスタを有する。さらに、前記第１導電型のトランジスタと前記第２導電型のトランジスタとで相補を形成することが好ましい。
本発明によれば、第１の半導体回路が第１導電型のトランジスタである場合、当該第１導電型のトランジスタと、当該第１導電型のトランジスタの光励起により生じたキャリアをキャンセルするための第２の半導体回路とは、ＣＭＯＳ構造を形成することができる。即ち、ＣＭＯＳの一方が第１の半導体回路として動作し、他方が第２の半導体回路として動作する。
本発明の一態様に係る半導体装置は、半導体基板中に形成された第１導電型の第１領域に形成されると共にゲート電極を有し、前記第１領域と電気的に接合されて前記第１領域と逆の導電性を有する第２導電型の第１不純物領域をソース領域とし、第２導電型の第２不純物領域をドレイン領域とする第２導電型の第１の素子を有する。さらに、前記半導体基板中に形成され、少なくとも前記半導体基板内の前記第１領域のの近傍に形成される第１導電型の第３不純物領域を少なくとも有し、少なくとも前記第１領域と前記第３不純物領域とを電気的に接合することにより構成される第２の素子を有する。
本発明によれば、第１の素子には、半導体基板の裏面側から外光が照射されると、第１領域内にキャリアが発生する。また、第２の素子の第３不純物領域にもキャリアが生成される。従って、第１領域と第３不純物領域とが電気的に接合することで、第２の素子内のキャリアにより、第１の素子内に生成されたキャリアをキャンセルすることができる。これにより、第１の素子に外光が照射されても、第１の素子内に生成されるキャリアにより第１の素子内に電流が生じることなく、第１の素子自体やこの第１の素子に接続される周辺回路の誤動作等を防止できる。
ここで、第１の素子内には、第１不純物領域から第１領域へ向けても各々キャリアが生成されるが、これらは第１領域内で互いにキャンセルされるので、第１、第２不純物領域と第１領域との接合によるキャリアの生成分は考慮しなくてもよい。
また、第１領域、第３不純物領域等の溝深さは、半導体基板の表面側や裏面側からの外光、外光の種類等に応じた分光感度特性に基づき、互いに良好にキャンセルし合うよう設定すればよい。
また、本発明では、前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射される。さらに、前記第２導電型の前記第１の素子は、Ｎ型トランジスタにて形成される。前記第２の素子の前記第３不純物領域は、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域よりも大きく形成されることが好ましい。
本発明によれば、第２の素子で生成されるキャリアを、第１の素子内で生成されるキャリアよりも多くかほぼ等しく形成することで、第１の素子内に余分な電流を生じさせることなく、電圧変動の防止を行なうことができる。
また、本発明では、前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射されることが好ましい。さらに、前記第２の素子の前記第３不純物領域は、前記外光に基づく前記第３不純物領域のキャリア発生量と、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域のキャリア発生量と、がほぼ等しくなるような大きさに形成されることが好ましい。
本発明によれば、このようにすることで、第１の素子内のキャリアを、第２の素子内のキャリアにより確実に実質的にキャンセルして電圧変動を防止できる。
また、本発明は、前記第３不純物領域と前記第２不純物領域との間隔が、デザインルール上の最小寸法に形成されることが好ましい。
本発明によれば、断面構造において、レイアウト面積を小規模化して半導体装置のコンパクト化、低コスト化が図れ、チップ面積を格段に小さくできる。
また、本発明は、前記第３不純物領域は、前記第１及び第２不純物領域の周囲にリング状に形成されることが好ましい。
本発明によれば、平面構造においても、レイアウト面積を小規模化して最適な第２の素子の形状を実現して、チップ面積の縮小化に寄与できる。
また、本発明では、前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射される。また、前記第２導電型の前記第１の素子は、Ｐ型トランジスタにて形成される。さらに、前記第２の素子の前記第３不純物領域は、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域よりも小さく形成されることが好ましい。
本発明によれば、第１の素子が第１導電型で形成される場合には、このように形成することで、第１素子内のキャリアと第２素子内のキャリアの生成量をほぼ等しくして、キャンセルを良好に行なうことができる。
本発明の液晶表示装置は、透明又は半透明の基板にて構成された液晶表示パネルを有する。さらに、前記液晶表示パネルと同一基板上に形成された上述の半導体装置を有する。
本発明によれば、半導体装置が半導体チップ等にて形成される場合は、当該半導体装置は、透明基板又は半透明基板上にマウントされる。このように、透明基板又は半透明基板にマウントされる場合にも、半導体装置を液晶表示装置に適用できる。
本発明の液晶表示装置は、液晶表示パネルのマトリックス状に配置された画素電極を駆動する液晶駆動回路に、上述の半導体装置を内在させている。
本発明によれば、上述の半導体装置は基板に設置されるが、当該基板が半導体層を形成するために適した材料（例えば、ガラス等）である場合には、前記半導体装置は、当該基板に直接形成される。このように、半導体装置が基板に直接形成される場合にも、上述の半導体装置を適用した液晶表示装置が形成できる。
尚、液晶駆動回路に内在される半導体装置としては、例えば電源回路、Ａ／Ｄ変換回路、レギュレータ、オペアンプ、ＤＲＡＭやＳＲＡＭ等のアナログ信号を扱う高抵抗回路等に好ましく適用される。
本発明の電子機器は、上述の液晶表示装置を有している。これにより、光による電圧の変動に起因した表示の文字バケや発振回路の停止といった誤動作を防止でき、強い夏の日ざしや蛍光燈下での使用可能とする電子機器を提供できる。
【図面の簡単な説明】
第１図は、本発明に係る半導体装置の実施の形態の一例を示し、ｎ型基板領域とＰ型ウエル領域とのｐｎ接合を考慮した電源回路の回路図である。
第２Ａ図は、第１図の電源回路のｎ型ＭＯＳＦＥＴの構造を示す断面図である。
第２Ｂ図は、第１図の電源回路のキャリアキャンセル素子の構造を示す断面図である。
第３Ａ図は、第１図の電源回路の構造の他の例を示し、構造のレイアウトを示す平面図である。
第３Ｂ図は、第３Ａ図に対応する断面構造を示す断面図である。
第４Ａ図は、第１図の電源回路のキャリアキャンセル素子の断面構造を説明するための断面図であり、Ｐ＋領域とｎ＋領域とが等しい場合を示す。
第４Ｂ図は、第１図の電源回路のキャリアキャンセル素子の断面構造を説明するための断面図であり、Ｐ＋領域がｎ＋領域より大きい場合をそれぞれ示す。
第５図は、本発明に係る半導体装置を、液晶ディスプレイの駆動回路内のオペアンプに適用した実施の形態を示す回路図である。
第６図は、本発明に係る半導体装置を、液晶ディスプレイの駆動回路内のオペアンプに適用した他の実施の形態を示す回路図である。
第７図は、本発明に係る半導体装置を、液晶ディスプレイの駆動回路内のオペアンプに適用した他の実施の形態を示す回路図である。
第８Ａ図は、本発明に係る半導体装置を、液晶ディスプレイの駆動回路内のダイナミックホールド回路に適用した実施の形態を示す回路図である。
第８Ｂ図は、第８Ａ図の動作を示すタイミングチャートである。
第９Ａ図は、ｎ型基板にｐ型ウエル領域を形成し、このｐ型ウエル領域内にｎ型領域（ｎ＋）を形成した層構造をなすチップの表面から外部光を照射した様子を示す図である。
第９Ｂ図は、ｎ型基板にｐ型ウエル領域を形成し、このｐ型ウエル領域内にｎ型領域（ｎ＋）を形成した層構造をなすチップの裏面から外部光を照射した様子を示す図である。
第１０図は、第９Ａ図、第９Ｂ図に示した構成の半導体チップにおいて、吸収される外部光の波長λとこの時に生じる電流Ｉｈνとの関係を示す特性図である。
第１１図は、本発明に係る半導体装置を、ハイインピーダンス抵抗を有するオペアンプに適用した実施の形態を示す回路図である。
第１２図は、第１１図のトリミング回路の詳細を示す回路図である。
第１３図は、第１２図のトランスミッションゲートの構造のレイアウトの詳細を示す平面図である。
第１４Ａ図は、第１２図のトランスミッションゲートをＮｃｈ高耐圧構造にした場合を示し、レイアウトの詳細を示す平面図である。
第１４Ｂ図は、第１４Ａ図に対応する断面図である。
第１４Ｃ図は、第１４Ａ図の構造を機能的な回路構成で表現した場合の回路図である。
第１５図は、電源回路のキャリアキャンセル素子及びＭＯＳＦＥＴの断面構造を説明するための断面図である。
第１６図は、本発明が適用される電子機器のブロック図である。
第１７図は、本発明が適用されるページャの斜視図である。
第１８図は、本発明が適用される携帯電話機の斜視図である。
第１９Ａ図は、液晶ディスプレイの従来のＣＯＧタイプの駆動回路の形成状態を示す説明図である。
第１９Ｂ図は、第１９Ａ図の電源回路を拡大して示す図である。
第２０Ａ図は、従来の電源回路を示す図である。
第２０Ｂ図は、第２０Ａ図の電源回路の部分説明図である。
第２１Ａ図は、光が照射されていないときの第１９Ａ図の電源回路の等価回路を示す回路図である。
第２１Ｂ図は、光が照射されているときの当該電源回路の等価回路を示す回路図である。
発明を実施するための最良の形態
以下、本発明を電源回路に適用した実施の形態について、図面を参照して具体的に説明する。
［実施の形態１］
（回路構成）
図１は、本発明の半導体装置を液晶駆動回路の電源回路に適用した一例を示す回路図である。尚、本例では、図１９Ａ、１９Ｂと同様、電源回路はガラス基板上に形成されている。
本例の電源回路１は、図１に示すように、大別して第１の半導体回路２と、第１の半導体回路２と電気的に接続された第２の半導体回路３と、を含んで構成される。
第１の半導体回路２は、外光に基づいて励起される第１の電流Ｉｈνａ（Ｉｈνａ１〜Ｉｈνａ４）が生成されるものであり、高抵抗回路の抵抗として機能する複数例えば５個の第１の素子、主回路用半導体素子としてのｎ型ＭＯＳＦＥＴ１１〜１５が多段に接続された多段接続回路１０と、各ｎ型ＭＯＳＦＥＴ１１〜１５のソース、ドレイン間と電圧Ｖｏｕｔ１〜Ｖｏｕｔ４が出力される出力端子との間に接続された複数例えば４個のボルテージフォロワ回路Ａ１〜Ａ４と、を含んで構成される。尚、図１の回路では説明の便宜上、各ＭＯＳＦＥＴ１１〜１４のｎ型基板とｐ型ウエル領域とのｎｐ接合を、ダイオード１１１、１２１、１３１、１４１で示してある。これらを含む断面構造については後述する。
第２の半導体回路３は、外光の照射時に第１の電流Ｉｈνａ（Ｉｈνａ１〜Ｉｈνａ４）の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流Ｉｈνｂ（Ｉｈνｂ１〜Ｉｈνｂ４）を生成するものであり、複数例えば４個の第２の素子、キャリアキャンセル素子としてのダイオード１０１〜１０４を含んで構成される。なお、第２の電流Ｉｈνｂ（Ｉｈνｂ１〜Ｉｈνｂ４）は、第１の電流Ｉｈνａ（Ｉｈνａ１〜Ｉｈνａ４）を生成させるものと同様の外光に基づいて励起されるものとする。
また、本例の電源回路１では、液晶表示パネルを電圧降下法等で駆動するために、例えば６レベルの電圧Ｖｏｕｔ０〜Ｖｏｕｔ６が出力される構成としたが、液晶表示パネルの大きさによっては、この他様々な電圧レベルを出力するように第１の半導体回路２、及び第２の半導体回路３を形成しても構わない。
さらに、液晶駆動回路では、低消費電力を図るためにｎ型ＭＯＳＦＥＴ１１〜１５を高抵抗回路に形成することで、電流を減らした状態でバイアス電圧を変動させるよう構成される。
また、ＭＯＳＦＥＴ１１〜１４は、３チャンネルあるうちの片側にしか電流が流れないので、一つの端子に、同じものを集めるよう構成すれば良い。
尚、光が照射される時のみ電流が流れるので、例えば蛍光燈等の外光では、７００ｌｘ程度であるので、光励起電流は増えない。例えばカメラのフラッシュをたく、液晶表示パネルを蛍光燈の真下に近づける等の場合は、５万ｌｘ程度、例えば太陽光の下では、１０万ｌｘ程度の光であるので、光励起電流が流れる。従って、強い光が入った時に、誤動作しないよう形成すれば足りる。逆に、弱い光の場合は、液晶表示パネルを見ることができないので、この点は考慮する必要はない。
この多段接続回路１０は、一方端にバイアス電圧ＶＤＤが、他方端にＶ１が各々与えられる。また、多段接続回路１０の両端から電圧Ｖｏｕｔ０及びＶｏｕｔ５が出力される。ＭＯＳＦＥＴ１１のソースとＭＯＳＦＥＴ１２のドレインとの間、ＭＯＳＦＥＴ１２のソースとＭＯＳＦＥＴ１３のドレインとの間、ＭＯＳＦＥＴ１３のソースとＭＯＳＦＥＴ１４のドレインとの間、ＭＯＳＦＥＴ１４のソースとＭＯＳＦＥＴ１５のドレインとの間、からボルテージフォロワ回路Ａ１〜Ａ４を介して電圧Ｖｏｕｔ１〜Ｖｏｕｔ４が出力される。
なお、図２Ａにおいて説明するように、各ＭＯＳＦＥＴ１１〜１４は、ｎ型基板にｐ型ウエル領域を形成し、このｐ型ウエル領域内にｎ型ドレイン領域と、ｎ型ソース領域をさらに形成して構成される。また、本例では、図２Ｂにおいて説明するように、ｐ型ウエル領域内にｎ型領域を形成したキャリアキャンセル用素子として動作するダイオード１０１〜１０４が各ＭＯＳＦＥＴ１１〜１４に対応して設けられる。
図１では、これらのダイオード１０１〜１０４の各カソードＫは、各ボルテージフォロワ回路Ａ１〜Ａ４の入力端子に接続され、各アノードＡは、Ｖ１端子に接続されている。
（断面構造について）
図２Ａ、２Ｂは、上記電源回路内のＭＯＳＦＥＴ及びキャリアキャンセル用素子の構造を示す断面図である。図２Ａにおいて、ＭＯＳＦＥＴ１１は、ｎ型基板２８に形成されている。ｎ型基板２８にはｐ型ウエル領域２２が形成され、このｐ型ウエル領域２２内にｎ型ドレイン領域２３３及びｎ型ソース領域２４が形成されている。また、ｎ型ドレイン領域２３とｎ型ソース領域２４間の上方には、図示しない絶縁層を介してゲート電極２５が形成されている。ＭＯＳＦＥＴ１１ゲート電極２５、ｎ型ドレイン領域２３、及びｎ型基板２１には、ＶＤＤが与えられている。このＶＤＤは、Ｖｏｕｔ０の出力端子に接続され、また、ＭＯＳＦＥＴ１１のｎ型ソース領域２４、ＭＯＳＦＥＴ１２のｎ型ドレイン領域２３は、出力端子Ｖｏｕｔ１に接続されている。
以下、ＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１３との接続、ＭＯＳＦＥＴ１３とＭＯＳＦＥＴ１４との接続、ＭＯＳＦＥＴ１４とＭＯＳＦＥＴ１５との接続は、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２との接続と同様に、前段のＭＯＳＦＥＴのｎ型ソース電極は、後段のＭＯＳＦＥＴのｎ型ドレイン領域とゲート電極に接続される。さらに、各ＭＯＳＦＥＴの接続ラインは、ボルテージフォロワ回路Ａ２、Ａ３、Ａ４へを介して出力端子Ｖｏｕｔ２〜Ｖｏｕｔ４に接続される。
図２Ｂ、２Ａでは、ｎ型基板２１の裏面側から、エネルギーｈνの外光が照射された場合を示している。
また、各接続ラインからはＡ２、Ａ３、Ａ４への出力電圧（Ｖｏｕｔ２〜Ｖｏｕｔ４）端子、及び図２Ｂに示すダイオード１０２〜１０４が、カソード端子ｂ２〜ｂ４に接続される端子ａ２〜ａ４に引出されている。
図２Ｂは、ダイオード１０１〜１０４がｎ型基板２１に形成された様子を示している。各ダイオード１０１〜１０４は、Ｐ型領域２６内にｎ型領域を形成することにより構成されている。各ｐ型領域２６（即ち、ダイオード１０１〜１０４の各アノードＡ）には電圧Ｖ１が与えられており、各ｎ型領域（図１に示すダイオード１０１〜１０４のカソードＫ）２７からは、端子ｂ１〜ｂ４（図２Ａにおける端子ａ１〜ａ４に接続される）が引出されている。
次に、光が照射された場合の光励起による電流（キャリア）の流れについて説明する。
図２Ａにおいて、ｎ型基板２１の裏面側から、外光ｈνが照射されると、ｐ型ウエル領域２２において生成された電子により、例えばＭＯＳＦＥＴ１１では、バイアス電流Ｉｂｉａｓが光励起による第１の電流としての電流Ｉｈνａ１分だけ増加しようとする。一方、外部光ｈνは、図２Ｂに示すダイオード１０１〜１０４にも照射される。この外部光ｈνにより、ｐ型ウエル領域２６において電子が生成され、例えばダイオード１０１では、第２の電流としての電流Ｉｈνｂ１が生じる。
ここで、図２Ａに示すように、ｎ型ＭＯＳＦＥＴ１１のＰウエル領域２６内に電流Ｉｈνａ１が生成されると、ノードａ１（ｂ１）に向けて電流Ｉｈνａ１が流れるため、例えばノードａ１（ｂ１）の電位は、電流増加分上昇しようとする。一方、ダイオード１０１ｐ型領域２６より電流Ｉｈνｂ１が生成されると、図２Ｂに示すように、ダイオード１０１のアノードＡにより電流Ｉｈνｂ１がＶ１側に向けて流れる。即ち、図１の回路図において、ｎ型ＭＯＳＦＥＴ１１よりノードａ１（ｂ１）に向けて電流Ｉｈνａ１が流れることにより、ノードａ１（ｂ１）の電位は上昇するが、ダイオード１０１のアノードＡからの電流Ｉｈνｂ１の流出により、ノードａ１（ｂ１）の電位は下降する。
従って、電流Ｉｈνａ１と電流Ｉｈνｂ１とが、ほぼ等しい場合には、電流Ｉｈνｂ１は、このＩｈνａ１をあたかもキャンセルするが如く振る舞うこととなる。これにより、結果としてノードａ１（ｂ１）の電位は変動することなく、安定して一定の電位を維持ができ、光励起による電流Ｉｈνａ１がＭＯＳＦＥＴ１１にて生成されたとしても、出力端子Ｖｏｕｔ１の電位は、常に所望の電位値となるように安定させることができる。
同様に、ＭＯＳＦＥＴ１２〜１４において生じる光励起電流Ｉｈνａ２〜Ｉｈνａ４が発生した場合にも、各々ダイオード１０２〜１０４において生じる光励起電流Ｉｈνｂ２〜Ｉｈνｂ４により、各ノードａ２（ｂ２）〜ａ４（ｂ４）における電位は一定に維持される。従って、出力端子Ｖｏｕｔ１〜Ｖｏｕｔ４の電位が一定となることにより、出力端子Ｖｏｕｔ１〜Ｖｏｕｔ４に接続される例えば液晶表示パネルの走査線、あるいはデータ線を電位を、光照射に拘らず一定に変化させて、良好な液晶表示パネルの駆動が可能となる。
（キャリアキャンセル素子の断面上の位置について）
ここで、ダイオード１０１とＭＯＳＦＥＴ１１との断面上の位置関係を規定する上で、留意すべき事項について説明する。ダイオード１０１〜１０４の位置は、ＭＯＳＦＥＴ１１〜１４の近くに位置させるように形成することが好ましい。この理由は、例えばダイオード１０１の形成される位置と、ＭＯＳＦＥＴ１１の形成される位置と、が離間して形成されると、ＭＯＳＦＥＴ１１とダイオード１０１とに、各々同じ光強度、分光感度特性を持つ同種の光が照射されず、上記電流「Ｉｈνａ１と電流Ｉｈνｂ１とをほぼ等しく形成することができず、電圧変動を解消することができないからである。従って、照射される外光の範囲内に、双方の素子があることが好ましく、さらには、同じ場所にあることが好ましい。
一例として、図３Ａ、３Ｂに、第２の素子、キャリアキャンセル素子としてのダイオード１０１を、ＭＯＳＦＥＴ１１の近傍位置に形成した例を示す。
図３Ｂの断面図に示すように、ｎ型半導体基板中２１には、Ｐ型ウェル２２が形成されている。Ｐ型ウェル２２には、高不純物濃度領域、ｎ⁺型不純物層であるｎ型ドレイン領域２３及びｎ型ソース領域２４が間隔を隔てて形成されている。そして、ｎ型半導体基板２１の表面には、素子分離用のフィールド酸化膜２９が間隔を隔てて形成されている。Ｐ型ウェル２２上であって、フィールド酸化膜２９で規定される領域には、絶縁層を介してフローティングゲートによるポリシリコンのゲート電極（Ｇ）２５が形成されている。また、フィールド酸化膜２９の裏面には、反転防止用不純物層としてのチャンネルストップ層Ｐｓｔ２８が形成される。
ｎ⁺型不純物層であるｎ型領域２７とｐ型領域２６とでダイオード１０１が構成されている。ゲート電極２５の上には、配線が形成される。図３に示すように、ＭＯＳＦＥＴ１１のｎ型ドレイン領域２４、ｐウエル領域２４、ダイオード１０１のＰ型領域２６は、配線により電気的に接続されている。
そして、ダイオード１０１のＰ型領域２６を、ＭＯＳＦＥＴ１０１のｎ型半導体基板２１の主表面であって、Ｐウェル領域２２とｎ型半導体基板２１との境界面上に形成している。このような位置関係にて形成することで、ダイオード１０１のｐ型領域２６及びＭＯＳＦＥＴ１１のＰウェル領域２２に、各々同種の光を照射させることが可能となり、上記電流Ｉｈνａ１と電流Ｉｈνｂ１とをほぼ等しくして、電圧変動の防止をより確実なものとすることができる。
この構造は、以下のようにして、作製することができる。即ち、ｎ型半導体基板２１中にＰ型ウェル領域２２を形成し、Ｐ型ウェル領域２２中にｎ⁺型不純物層２３、２４を形成し、Ｐ型ウェル領域２２とｎ型半導体基板２１との境界領域にｐ⁺型不純物層２６を形成し、半導体基板２１上に絶縁層を形成し、絶縁層膜上にフローティングゲート（Ｇ）２５、を順に形成する。Ｐ型ウェル領域２２中にイオン注入等の方法で、ｎ⁺型不純物層２３、２４を形成し、同様にしてｐ⁺型不純物層２６を形成し、コントロールゲート（Ｇ）２５及びｎ⁺型不純物層２３、２４を覆うように、半導体基板上に層間絶縁膜を形成し、層間絶縁膜を選択的に除去し、コントロールゲート（Ｇ）２５、ｎ⁺型不純物層２３、２４、ｐ⁺型不純物層２６を露出させる。そして、ｎ⁺型不純物層２４、ｐ⁺型不純物層２６、ｐ型ウエル領域２２とを電気的に接続する配線を形成する。
なお、上記事項は、ｎ型半導体基板、ｐ型半導体基板を問わず、また、外光の裏面照射、表面照射を問わず、設定できる。即ち、ｐ型半導体基板の場合には、ｐ型半導体基板の主表面であって、ｎウエル領域とｐ型半導体基板との境界領域に、ダイオードのｎ型領域を形成すれば良い。
（平面構造及びレイアウトについて）
ここで、本例によれば、図３Ｂに示す、互いに隣接するキャリアキャンセル用素子としてのダイオード１０１、１０２間の距離Ｘｂ、ｎ型ソース領域２４とｐ型領域２６との間の距離等を、デザインルール上の最小寸法にすることで、高いＥＳＤ耐圧を確保しながら、ＭＯＳＦＥＴのレイアウト面積を格段に小さくすることができる。この結果、半導体装置のコンパクト化、低コスト化を図れる。特に、レイアウト面積を小規模化できると、チップ面積を格段に小さくできるようになる。
特に、レイアウト上の対応として、Ｐウエル領域２２とｎ型半導体基板２１との境界に形成されるダイオード１０１のｐ型領域２６は、図３Ａに示すように、ＭＯＳＦＥＴ１１の周囲に亘ってリング状に形成することが好ましい。そして、リング状のＰ型領域２６は、図３Ａに示す距離Ｘａ、Ｘｂをなるべく短くするように形成することが好ましい。また、光励起キャリアｈｂをできるだけＰウエル領域２２のガードリング側（図３Ｂの断面図で示す矢印Ｈ方向）に逃すことが好ましい。但し、Ｐウエル領域の電位がｎ型半導体基板と同電位の場合は、寄生ＰＮＰバイポーラトランジスタが光入射によりオンしない程度にＸｂを短くすることが好ましい。また、ｎ＋領域とＰウエル領域との境界領域においては、図１５におけるｎ＋の光ガードリングＸａ、Ｘｂをなるべく短くすることが好ましい。
（キャリアキャンセル素子の断面上の大きさについて）
次に、ダイオード１１のＰ型領域２６の構造（ｐ型領域２６の面積や溝深さ等）を規定する上で留意すべき事項について説明する。
ダイオード１０１〜１０４は、ＭＯＳＦＥＴ１１〜１４のＰウエル領域、ｎ型領域の大きさを考慮して決定される。通常は、ダイオード１０１〜１０４は、電流Ｉｈνｂ１、Ｉｈνｂ２、Ｉｈνｂ３、Ｉｈνｂ４が、各々、電流Ｉｈνａ１、Ｉｈνａ２、Ｉｈνａ３、Ｉｈνａ４とほぼ等しくなるように設計される。
即ち、電流Ｉｈνｂ１〜Ｉｈνｂ４を、電流Ｉｈνａ１〜Ｉｈνａ４と等しく形成するためには、双方の分光感度特性がほぼ一致するように形成することが好ましい。
この理由を、図４Ａ、４Ｂの断面図を参照しながら説明する。ここで、半導体基板のシリコンの結晶格子に振動する光が入ると、長波長（例えば１１００〜１２００ｎｍ以上）の光は、波長が長く結晶格子、半導体基板を通過するため、殆ど半導体基板に影響を与えない。４００ｎｍ〜１１００くらいまで波長の光は、波長が短いため結晶格子に衝突し、衝突箇所で光の吸収係数に基づいて、光が吸収される。ここで、吸収係数とは、光のエネルギー（波長）の吸収率を示し、振動する光がシリコンの結晶格子に当たる確率をいう。従って、光の入射する方向を表面とし、以下上層、中層、下層とすると、短波長（４００ｎｍ程度）の光は、表面で吸収され、６００ｎｍ程度の光は、シリコン基板の上層部、８００ｎｍの光はシリコン基板の中層部で吸収され、１１００〜１２００ｎｍの光はシリコン基板を通過する。このように、ｐｎ接合の深さ方向に対して、図１０に示すような分光感度特性を持っている。
従って、例えばｎ型半導体基板上にＰウエル領域を形成し、このＰウエル領域上にｎ型領域を形成した、一つのＮ型ＭＯＳＦＥＴにおいて、ｎ型半導体基板の裏面側から光が入射する場合（図９Ｂ）、表面よりＰウェル層の中層までの距離の間では、例えば図１０に示す（ｄ）の分光感度特性の光に影響し、それ以外の光の波長の成分は影響しないことを意味する。このように、ｐ型、ｎ型、裏面照射、表面照射によって、あるいは表面からの深さによって、影響のある光の波長成分の領域が異なる。尚、これらの理論の詳細な説明は、後述する。
この点を踏まえると、例えばｎ型半導体基板２１において、裏面から外光が照射される裏面照射の場合、仮にｎ型領域２４のｐｎ接合面の面積と、ｐ型領域２６のｐｎ接合面の面積とを等しく形成しても、分光感度特性がｐ型とｎ型とで異なる。
このため、図４Ａに示すように、ｎ型領域２４の深さ方向の分光感度は、例えば４００ｎｍ程度の光の波長領域であることから、光が入射することにより生成されるｎ型領域２４によるｐウエル領域２２でのキャリアの発生領域２４ａが、Ｐウェル領域２２とｎ型領域２４との中層領域となる。一方、ダイオードのｐ型領域２６の深さ方向の分光感度は、例えば１０００ｎｍ程度の光の波長領域であることから、ｐ型領域２６によるｎ型半導体基板２１上でのキャリア発生領域２６ａは、図４Ａに示すように、キャリアの発生領域２４ａよりも大きく形成される。従って、仮にｎ型領域２４のｐｎ接合面の面積と、ｐ型領域２６のｐｎ接合面の面積とを等しく形成しても、ｐ型領域２６にて発生する電流の方が大きくなり、同一の電流が生成されず、良好な電圧変動の解消を行なうことができない。
さらに、光の種類、例えば蛍光燈の波長と白熱灯の波長とでもキャリアの発生領域は、変わってくるので、完全にキャンセルするのは難しい。
そこで、図４Ｂに示すように、ｎ型半導体基板２１に設けるＰ型領域２６の大きさを、少なくともｎ（ドレイン又はソース端子）型領域２４よりも小さく形成して、各々の分光感度特性がほぼ等しくなるように形成されている。即ち、図４Ｂに示すように、ｎ⁺型不純物層２４のキャリア発生領域２４ｂと、ｐ型領域２６のキャリア発生領域２６ｂとがほぼ等しくなるように、ｐ型領域２６の大きさを、ｎ⁺型不純物層２４の大きさよりも小さく形成することで、ｎ⁺型不純物層２４にて生成される電流値とｐ型キャンセル素子２６にて生成される電流値とを等しくして、確実なキャンセルを行なうことが可能となる。また、このように形成することで、面積効率上も場所を採らずに済む。
尚、裏面照射の場合であって、ｐ型半導体基板に設けるキャリアキャンセル素子としてｎ型領域を形成する場合には、上述の分光感度特性の観点から、ｎ型領域を、ＭＯＳＦＥＴ上のｐ型領域よりも大きくする必要がある。
以上のように本実施の形態１では、ＭＯＳＦＥＴ１１〜１５のドレイン・ソース間を流れる電流を実質上同一にできる。そして従来のような、ＭＯＳＦＥＴ１１〜１５のドレイン・ソース間を流れる電流が、下段ごと大きくなるといった不都合を抑制できる。従って、ＭＯＳＦＥＴ１１〜１５のドレイン・ソース間の電圧降下がアンバランスとなることはなく、各ＭＯＳＦＥＴのインピーダンスを均一に保つことができる。このようにして、出力電圧Ｖｏｕｔ０〜Ｖｏｕｔ５には誤差が生じることはなく、生じたとしても僅かである。
尚、本例では、キャリアキャンセル素子としてダイオードは、ＭＯＳＦＥＴの数に対応して設けたが、これに限定されず、要は、複数の各ＭＯＳＦＥＴにて生成される第１の電流による増加分を減らすような第２の電流を生成する素子を一又は複数個形成すれば良い。
［実施の形態２］
図５は、本発明を液晶駆動回路に内蔵されるオペアンプに適用した実施の形態２を示す回路である。図５において、第１の半導体回路としてのオペアンプ３０の出力端子Ｖｏｕｔに、第２の半導体回路としてのダイオード３３ａが接続されている。
オペアンプ３０は、第１の回路３１、第２の回路３２とを有する。第１の回路３１は、定電流源３１１と、非反転入力端子（＋）と反転入力端子（−）を持つＣＭＯＳＦＥＴ３１２と、バランス回路３１３とを有する。また、第２の回路３２は、定電流源（ロードトランジスタ）３２１と、ｎ型ＭＯＳＦＥＴ３２２と、有する。そして、ＣＭＯＳＦＥＴ３１２の一方（非反転入力端子（＋）を持つＦＥＴ）の出力端子がバランス回路３１３の制御端子に接続され、ＣＭＯＳＦＥＴ３１２の他方（反転入力端子（−）を持つＦＥＴ）の出力端子が、ｎ型ＭＯＳＦＥＴ３２２のゲートに接続されている。ｐ型の定電流源３２１とｎ型ＭＯＳＦＥＴ３２２との接続点が出力端子Ｖｏｕｔとなる。
上記のような構成の回路において、外光ｈνが照射されると、ＣＭＯＳＦＥＴ３１２の２つのＭＯＳＦＥＴでは、一方のＭＯＳＦＥＴの光励起電流と、他方のＭＯＳＦＥＴの光励起電流とは、電流増加又は減少をキャンセルするように動作する。従って、上記外光ｈνの照射による光励起電流の影響は比較的少ない。
しかし、ｎ型ＭＯＳＦＥＴ３２２においては、外光ｈνが照射されると、動作電流が増加する向きに光励起電流Ｉｈν１が流れる。また、定電流源３２１においても、外光ｈνが照射されると、動作電流が増加する向きに光励起電流Ｉｈν２が流れる。尚、定電流源３２１は、ｎ型ＭＯＳＦＥＴ３２２と比較してサイズが小さいため、Ｉｈν１はＩｈν２よりも小さい。
このようなことから、本例では、オペアンプ３０の出力端子Ｖｏｕｔには、アノードＡが当該出力端子Ｖｏｕｔに接続され、カソードＫに電流源３２１のバイアス電圧ＶＤＤと同電位の電圧がかけられたダイオード３３ａが形成してある。このダイオード３３ａは、外光ｈνが照射された時には、光励起電流ＩｈνＣを生成し、オペアンプ３０の出力端子Ｖｏｕｔに供給するよう構成される。
従って、ダイオード３３ａが形成されない場合は、２２出力端子Ｖｏｕｔの電位は、Ｉｈν２相当分降下し、Ｉｈν１相当分上昇するが、Ｉｈν１＜Ｉｈν２なので、Ｉｈν２−Ｉｈν１相当分の電位が降下する。これに対して、ダイオード３３ａの接続により、Ｉｈν２−Ｉｈν１相当分の電位降下を解消するようにＩｈνＣが出力端子Ｖｏｕｔに向けて流入されるので、結果として出力端子Ｖｏｕｔは、光励起電流によっては電圧変動しない。尚、この場合、ＩｈνＣ＝Ｉｈν２−Ｉｈν１となるようにダイオード３３ａを設計することが好ましい。
また、Ｉｈν１＞Ｉｈν２であるときには、ＩｈνＣ＝Ｉｈν１−Ｉｈν２となるようにダイオード３３ｂを設計できる。即ち、この場合には、ダイオード３３ｂは、図６に示すように、カソードＫをＶｏｕｔ側端子に接続し、アノードをＧＮＤ側端子に接続するよう構成すればよい。これにより、電流が流れることで、電流Ｉｈν２−Ｉｈν１による電圧上昇（電圧変動）が生じるにも拘らず、電流ＩｈνＣにより、上昇しようとする電圧を下降するようにして、結果として電圧変動を防止している。
［実施の形態３］
図７は、本発明の実施の形態３を示す回路図である。本例では、図５と同様のオペアンプ３０に２つのｎ型ＭＯＳＦＥＴ３４１、３４２が直列に接続され、これらのＭＯＳＦＥＴ３４１、３４２のジャンクション抵抗を負荷としている。即ち、第１の半導体回路としてオペアンプ３０と、複数の分圧抵抗３４１、３４１と、を形成している。
また、図７の回路では、図５と同様、オペアンプ３０の出力端子Ｔには、アノードＡが当該出力端子Ｔに接続され、カソードＫに定電流源３２１のバイアス電圧ＶＤＤと同電位の電圧がかけられたダイオード３５が形成してある。
上記のような構成の回路に、外光ｈνが照射されると、ＭＯＳＦＥＴ３４１、３４２において、光励起電流Ｉｈν３を生成する。
従って、ダイオード３５は、外部光ｈνが照射された時に、オペアンプ３０の光励起電流Ｉｈν２−Ｉｈν１によるノードＴでの電圧変動を解消すると共に、ｎ型ＭＯＳＦＥＴ３４１、３４２に生ずる光励起電流Ｉｈν３による電圧変動分を解消するような大きさの光励起電流ＩｈνＣを生成する。この場合、ＩｈνＣ＝Ｉｈν２−Ｉｈν１＋Ｉｈν３とするのが好ましい。尚、Ｉｈν１＜Ｉｈν２＋Ｉｈν３であるときには、ＩｈνＣ＝Ｉｈν２＋Ｉｈν３となるようにダイオード３５を設計しても良い。
［実施の形態４］
図８Ａ、８Ｂは、本発明の半導体装置をダイナミック動作回路に適用した実施の形態４を示している。
図８Ａに示すように、第１の半導体回路としてのダイナミック動作回路５０は、ｎ型基板に形成した２つのｐ型ＭＯＳＦＥＴ５１、５２と、２つのｎ型ＭＯＳＦＥＴ５３、５４との直列接続回路と、出力端子Ｖｏｕｔに接続された充放電手段としての寄生容量Ｃと、により構成されている。これらの直列接続回路の一方端に電源電圧ＶＤＤが与えられており、他方端にはグランド電位とされている。
そして、電源電圧ＶＤＤ側のｐ型ＭＯＳＦＥＴ５４のゲート端子には極性反転素子としてのインバータ５６を介してクロックＣＫが与えられる。また、ｐ型ＭＯＳＦＥＴ５２とｐ型ＭＯＳＦＥＴ５３の各々ゲート端子には、入力信号ｓｉｎが与えられている。
ダイナミック動作回路５０では、図８Ｂに示すように、クロックＣＫのタイミングで、入力信号ｓｉｎを寄生容量ＣによりダイナミックホールドしてＶｏｕｔを出力できる。ここで、外光ｈνが照射されると、ｐ型ＭＯＳＦＥＴ５１、５２に光励起電流Ｉｈν１が生成され、ｐ型ＭＯＳＦＥＴ５３、５４に光励起電流Ｉｈν２が生成されるため、回路が誤動作する。
このため、本例のダイナミック回路５０は、図５Ａに示すように、出力端子ＶｏｕｔにアノードＡが接続され、カソードＫに電源電圧ＶＤＤと同電位の電圧ＶＤＤがかけられた第２の半導体回路、キャリアキャンセル素子としてのダイオード５５が形成してある。
これにより、ダイナミック動作回路５０に外光ｈνが照射され、Ｉｈν１やＩｈν２が生じた時には、ダイオード５５が、ＩｈνＣを寄生容量Ｃに供給することで、当該寄生容量Ｃの充電電荷の不足分（Ｉｈν２−Ｉｈν１）を補充することで、出力端子Ｖｏｕｔでの電圧変動を防止している。
［実施の形態５］
以下に、上述したキャリアキャンセル用素子の設計に際しての指針を説明する。図９Ａ、９Ｂは、ｎ型基板６１に、ｐ型ウエル領域６２を形成し、このｐ型ウエル領域６２内にｎ型領域（ｎ＋）６３を形成した層構造をなすチップの、表面及び裏面から外部光ｈνを照射した様子を示している。図９Ａに示すように、チップの表面側から光ｈνを照射した場合には、ｎ型領域６３とｐ型ウエル領域６２との境界で、４００〜８００ｎｍ程度の波長成分が吸収され、光励起によるキャリア（この場合には、正孔）が生成される。吸収される外部光の波長成分とこの時生じる電流Ｉｈνとの関係を図１０の特性の（ａ）で示す。また、ｐ型ウエル領域６２とその下のｎ型基板６１からなる領域（ｎ型基板領域６４で示す）との境界で、４００〜１０００ｎｍ程度の波長成分が吸収され、光励起によるキャリア（この場合には、電子）が生成される。吸収される外部光の波長成分とこととき生じる電流Ｉｈνとの関係を図１０の特性の（ｂ）で示す。
また、図９Ｂに示すように、チップの裏面側から光ｈνを照射した場合には、ｎ型基板領域６１とｐ型ウエル領域６２との境界で、７００〜１２００ｎｍ程度の波長成分が吸収され、光励起によるキャリア（この場合は、正孔）が生成される。吸収される外部光の波長成分とこととき生じる電流Ｉｈνとの関係を図１０の特性の（ｄ）で示す。
なお、図９Ａ、９Ｂにおいて、ｘｎは、ｎ型領域６３の深さ、Ｘｐはｐ型ウエル領域６２の深さ、Ｘｓはｎ型基板６１の厚さである。ここで、Ｘｐは５〜１０μｍ、Ｘｓは５００〜６００μｍとすることが好ましい。
ここで、チップ表面から光が入射する場合には、光電流は以下の式で表される。即ち、ｎ＋領域と、Ｐウエル領域との境界領域においては、光電流密度をｊｐ、光の波長をλ、プランク定数をｈ、シリコンＳｉの吸収係数をａ、光の入射エネルギーをＰＯ、電荷をｑ、光速をＣ、正孔の拡散長をＬｐ、電子の拡散長をＬｎ、量子効率をηとすると、
ｊｐ＝｛（λ・ｑ・ＰＯ）／（ｈＣ）｝＊ｅｘｐ｛−ａＸｎ｝＊〔ｅｘｐ（ａＬｐ）−ｅｘｐ｛−ａ（Ｘｐ−Ｘｎ）／２｝］（式１）
で表される。但し、正孔の拡散長Ｌｐは、０．３〜０．５μｍ、電子の拡散長Ｌｎは、３０〜４０μｍ、量子効率ηは１とすることが好ましい。また、Ｐウエル領域とｎ型基板領域との境界領域においては、
ｊｐ＝｛（λ・ｑ・ＰＯ）／（ｈＣ）｝＊ｅｘｐ｛−ａＸｐ｝＊〔ｅｘｐ（ａＬｎ）−ｅｘｐ｛−ａＬｐ｝］（式２）
で表される。チップ裏面から光が入射する場合であって、ｎ＋領域と、Ｐウエル領域との境界領域においては、
ｊｐ＝｛（λ・ｑ・ＰＯ）／（ｈＣ）｝＊ｅｘｐ｛−ａ（Ｘｓ−Ｘｎ）｝＊〔ｅｘｐ（ａＬｐ）−ｅｘｐ｛−ａ（Ｘｐ−Ｘｎ）／２｝］（式３）
で表せる。また、Ｐウエル領域とｎ型基板領域との境界領域においては、
ｊｐ＝｛（λ・ｑ・ＰＯ）／（ｈＣ）｝＊ｅｘｐ｛−ａ（Ｘｓ−Ｘｐ）｝＊〔ｅｘｐ（ａＬｐ）−ｅｘｐ｛−ａＬｎ｝］（式４）
で表される。
従って、Ｐ基板、Ｎ基板、裏面側からの照射、表面側からの照射、に応じて、上記のような式１〜式４、分光感度特性を用いることにより、ＭＯＳＦＥＴの基板上のウェル領域、不純物領域、キャリアキャンセル素子の不純物領域等の溝深さ、及び表面積等を概算できる。このような概算結果、及び主回路用ＭＯＳＦＥＴの構造を参照して、キャリアキャンセル用素子を容易に設計できる。
［実施の形態６］
図１１には、本発明のキャリアキャンセル素子を、オペアンプ、特に液晶表示装置内に用いられる発振回路用のレギュレータ等に用いられる演算増幅器としてのオペアンプ等の入力端子の電圧をトリミングする場合の回路に適用した場合を示している。図１１の演算増幅器としてのオペアンプＯＰ１において、出力電圧Ｖｏは、
Ｖｏ＝（１＋（Ｒｂ／Ｒａ））＊Ｖｒｅｇ（式５）
で表される。ここで、第１の半導体回路７０は、オペアンプＯＰ１と、オペアンプＯＰ１の入力端子（−）の電圧をトリミングするトリミング回路７１とを有する。トリミング回路７１は、抵抗値Ｒａ、Ｒｂを可変することで、オペアンプＯＰ１の一方の入力端子−に入力される電圧を調整するものである。
このトリミング回路７１は、図１２に示すように、高抵抗回路を形成する多段に直列配設された複数の抵抗Ｒ１〜Ｒｎと、、オペアンプＯＰ１の入力端子−と複数の抵抗との間に接続されてオペアンプＯＰ１の入力電圧をトリミングするためにマトリックスアレイ状に配置された複数のスイッチング手段としてのトランスミッションゲート７２（７２−１１・７２−２１・７２−３１・７２−４１・７２−１２・７２−２２・・・・）と、を有する。
第２の半導体回路、キャリアキャンセル素子、としてのダイオード７８（８４）は、複数のスイッチング手段としてのトランスミッションゲート７２に各々設けられる。これにより、トランスミッションゲート７２に、第１の光励起電流が生成されると、元来のオンオフ動作が正確に動作せず、トランスミッションゲート７２がオン状態であるにも拘らずオフ動作をしたり、オフ状態であるにも拘らずオン動作をしたり等、種々の誤動作を引き起こされる。そこで、本発明では、トランスミッションゲート７２内にダイオード７８（８４）を設けることにより、トランスミッションゲート７２によるオンオフ制御を適正に行うことができ、本来オン動作するところをオフ動作したり、オン動作するところをオフ動作したり、等の誤動作を防止できる。
このようなトランスミッションゲート７２及びダイオード７８（８４）の平面構造を図１３に示す。トランスミッションゲート７２は、図１３に示すように、Ｐｃｈトランジスタ部７４と、このＰｃｈトランジスタ部７４と対称に設けられたＮｃｈトランジスタ部８０とにより形成される。尚、Ｎｃｈトランジスタ部８０は、Ｐｃｈトランジスタ部７４よりやや大きく形成される。また、ダイオードを構成するｎ⁺領域７８は、Ｐｃｈトランジスタ部７４の周囲に亘ってリング状に形成されている。さらに、ダイオードを構成するｐ⁺領域８４は、Ｎｃｈトランジスタ部８０の周囲に亘ってリング状に形成されている。
Ｐｃｈトランジスタ部７４は、平面方形状の複数例えば２段のポリシリコン層７６と、このポリシリコン層７６内に形成されたｐ⁺領域７５と、これらポリシリコン層７６間に形成される複数例えば３個のチャネルストップ層ｎｓｔ領域７７と、これらチャネルストップ層ｎｓｔ領域７７内に形成されるｐ⁺領域７５と、を有する。
Ｎｃｈトランジスタ部８０は、平面方形状の複数例えば２段のポリシリコン層８２と、このポリシリコン層８２内に形成されたｎ⁺領域８１と、これらポリシリコン層８２間に形成される複数例えば３個のチャネルストップ層ｐｓｔ領域８３と、これらチャネルストップ層ｎｓｔ領域８３内に形成されるｎ⁺領域８１と、を有する。
このように、トランスミションゲート７２においては、キャリアキャンセル素子としてのダイオードの構成を、Ｎｃｈトランジスタ部８０においては、ダイオードを構成するｐ⁺領域８４を、Ｎｃｈトランジスタ部８０の周囲に亘ってリング状に形成し、Ｐｃｈトランジスタ部７４においては、ダイオードを構成するｎ⁺領域７８を、Ｐｃｈトランジスタ部７４の周囲に亘ってリング状に形成している。このようにすることで、トランスミッションゲートの場合にも、デザインルール上の最小寸法にてキャリアキャンセル素子を形成でき、レイアウト面積を著しく小さく形成して、チップの高集積化、高密度化が図れる。
尚、本例のトランスミッションゲートのトランジスタは、図３に示すような通常のトランジスタとは異なる。即ち、図１３に示すトランジスタは、高耐圧用のトランジスタを２対設けた場合を示している。
［実施の形態７］
図１４には、１対の高耐圧トランジスタの構造が示されている。図１４Ｂに示すように、高耐圧トランジスタのＮｃｈ部９０は、Ｎ型半導体基板９７と、このＮ型半導体基板９７上に形成されたＰウエル９６と、このＰウェル９６上に間隔をおいて形成された素子分離用の酸化膜と、この酸化膜間のＰウェル９６のＮ型半導体基板９７の表面上に形成されたｎ⁺型不純物層９１−１、９１−２と、Ｐウェル９６とＮ型半導体基板９７との境界領域であって、Ｎ型半導体基板９７の表面上に形成されたキャリアキャンセル素子としてのｐ⁺型不純物層９５と、素子分離用の酸化膜の裏面に形成された反転防止層としてのチャンネルストップ層ｎst、ｐstと、中央のチャンネルストップ層ｎst、ｎst間に形成されたポリシリコンゲート電極９２とを有する。
図１４Ａには、上記のような断面構造の高耐圧トランジスタのＮｃｈ部９０の平面図が示されている。同図に示すように、中央にはポリシリコンゲート電極９２が形成され、ポリシリコンゲート電極９１の周囲に酸化膜９２が形成されている。また、この酸化膜９１を中心として左右対称に一対の平面方形状のｎ⁺型不純物層９１−１、９１−２が形成されている。また、キャリアキャンセル素子を構成するＰ⁺型不純物層９５のガードリングが形成されている。
図１４Ｃには、このような断面及び平面構成を有するトランスミッションゲートのｎｃｈ部の高耐圧トランジスタ及びＰキャンセル素子とが結線された回路図が示されている。図１４Ｃと図１４Ｂとを対比しても解るように、ｎ⁺型不純物層９１−１はドレイン領域とし、ｎ⁺型不純物層９１−２をソース領域としている。
このように、高耐圧のトランジスタに、キャリアキャンセル素子としてのダイオードを形成する場合にも、ダイオードを構成するＰ⁺型不純物層９５を、トランジスタの周囲に亘って、リング状に形成することで、デザインルール上の最小寸法にてキャリアキャンセル素子を形成でき、レイアウト面積を著しく小さく形成して、チップの高集積化、高密度化が図れる。
［実施の形態８］
次に、上述の半導体装置を用いた電子機器の実施の形態について図１６〜図１８を用いて説明する。
上述の電源回路を含む半導体回路を用いて構成される電子機器は、図１６に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及びＬＣＤ電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。尚、図１６において、液晶ディスプレイのＣＯＧ（チップオングラス）タイプの駆動回路を形成する場合には、ハードウエア上、ＬＣＤ電源回路１０１０を含む半導体回路と、表示駆動回路１００４及び表示パネル１００６とを、同一基板上に形成することとなる。
ここで、ＬＣＤ電源回路がＩＣチップ等にて形成される場合は、当該ＬＣＤ電源回路は、透明基板又は半透明基板上にマウントされる。透明基板が半導体層を形成するために適した材料（例えば、ガラス等）である場合には、半導体装置は、当該基板に直接形成され、液晶表示パネルのマトリックス状に配置された画素電極を駆動する液晶駆動回路に、上述のＬＣＤ駆動回路を内在させる。
この場合、ＬＣＤ電源回路１０１０は、上記実施の形態１で挙げたバイアス回路及びボルテージフォロワ回路の他、バイアス回路の前段に図示しない電子ボリューム回路及び昇圧回路を含んでいる。
また、本例では、ＬＣＤ電源回路１０１０を、上述の各回路に電力を供給するための主電源回路と兼用して用いたが、上述の各回路に電力を供給するための主電源回路と、表示パネル１００６専用のＬＣＤ電源回路とを別々に設けても良い。この場合には、専用のＬＣＤ電源回路に上述したバイアス回路及びボルテージフォロワ回路が使用され、特に表示駆動回路１００４内にＩＣとして搭載されることとなる。
さらに、このような構成の電子機器として、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、携帯電話（セルラーフォン）、ＰＨＳ、ワードプロセッサ、テレビ、電子手帳、電子辞書、電子卓上計算機、カーナビゲーション装置、ＧＰＳ、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。一例として、図１７に示すページャ１１００は、金属製フレーム１１０２内に、液晶表示基板１１０３、バックライト１１０６ａを備えたライトガイド１１０６、上述のＬＣＤ電源回路等を含む半導体回路を有した一又は複数のＩＣチップ１１０９を搭載したＣＯＧモジュールとしての回路基板１１０８、第１，第２のシールド板１１１０，１１１２、２つの弾性導電体１１１４，１１１６、及びフィルムキャリアテープ１１１８を有する。２つの弾性導電体１１１４，１１１６及びフィルムキャリアテープ１１１８は、液晶表示基板１１０３と回路基板１１０８とを接続するものである。
ここで、液晶表示基板１１０３は、２枚の透明基板１１０４ａ，１１０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１６に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１１０３に搭載されない回路は、液晶表示基板の外付け回路とされ、図１７の場合には回路基板１１０８に搭載できる。
図１７はページャの構成を示すものであるから、液晶表示基板１１０３以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１１０３である。あるいは、液晶表示基板１１０３を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１１０２内に、液晶表示基板１１０３と、バックライト１１０６ａを備えたライトガイド１１０６とを組み込んで、液晶表示装置を構成することができる。
特に、液晶表示パネルのＣＯＧ・ＣＯＦ（チップ・オン・フィルム）等の電源回路に上記第１、第２の半導体回路を含む半導体装置を適用する場合には、安定した電圧で液晶表示パネルを駆動できる液晶表示装置を提供できる。これにより、光による電圧の変動に起因した表示の文字バケや発振回路の停止といった誤動作を防止でき、強い夏の日ざしや蛍光燈下での使用可能となる。尚、ガラス基板が表面側に位置し、ＬＣＤパネル基板が裏面側に位置する場合もあるし、ガラス基板が裏面側に位置し、ＬＣＤパネル基板が表面側に位置する場合もある。
さらに、図１８に、携帯電話機１２００を示す。この携帯電話機１２００は、上述の電源回路を含む半導体回路にて形成された一又は複数個のＩＣチップ１２１２が内蔵された液晶表示装置１２１０及び入力キー１２２０を有している。上記電子機器は、例えば、電池（太陽電池を含む）を用いた携帯用の電子機器である。このような電子機器に内蔵されている液晶表示装置の制御手段としては、図示しない、ＣＰＵ、発振回路、分周回路、タイマー、電子機器用本体電源回路、ＲＯＭ、ＲＡＭ、制御回路、通信インターフェース回路としての入力回路及び出力回路等を含んで構成することが好ましい。
また、上記液晶表示装置は、携帯電話機の他、電子機器の一つである個人用携帯型情報機器（Personal Digital Asistance）にも使用可能である。この場合には、情報機器内に、ＩＣカード、同時通訳システム、手書用スクリーン、テレビ会議システム、地図情報システム、データ作成システム等を有し、これらの画像表示が実施例の液晶表示装置により行われる。更に、入出力インターフェースユニットを形成して、スピーカ、マイクロホン、入力用ペン、イヤホン等を有しても良い。
尚、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、液晶表示パネルと同一基板上に搭載される、本例のキャリアキャンセル素子を内蔵したＩＣチップ、半導体装置として電源回路用のＩＣに限らず、他の様々なＩＣチップ、例えばシフトレジスタ回路、ドライブ回路、Ａ／Ｄ変換回路、レギュレータ、オペアンプ、ＤＲＡＭやＳＲＡＭ等のアナログ信号を扱う高抵抗回路等にも適用しても良い。
さらに、本例のキャリアキャンセル素子を含んだ半導体装置が適用される回路構成としては、要は、バイアス電流が小さく、高抵抗の箇所であれば良い。このような高抵抗の箇所としては、例えばＤＲＡＭ、Ｅ²ＲＯＭ、抵抗分割で電圧を造る所、Ｐｃｈにドライバーが付いたジャンクション、直列ＲＯＭ、ＣＯＧでＲＯＭ等のメモリが搭載される回路、等種々のものが挙げられる。
また、半導体装置に形成された複数の第１の半導体回路のうち、外光の照射によりキャリアが生じても回路動作に実質上影響がない場合には、当該第１の半導体回路については、第２の半導体回路を設ける必要はない。また、半導体装置に複数の第１の半導体回路が形成されている場合において、１つの第１の半導体回路について、１つの第２の半導体回路が設けられるとは限らない。例えば、外光が照射された際に、複数の第１の半導体回路が生成する電流を、１つの第２の半導体回路が生成する電流によりキャンセルする場合もある。逆に、１つの第１の半導体回路が生成する電流を、複数の第２の半導体回路が生成する電流によりキャンセルする構成でも良い。
また、ＬＣＤパネル基板は、透明でも半透明であっても良い。さらに、入射される外光は、自然光、人工光の双方を含み、可視光であるか否かは問わない。
さらに、第１の半導体回路は、例えばＭＯＳＦＥＴ、ＭＯＳダイオード等の他の回路、素子等が挙げられる。第２の半導体回路は、例えばＭＯＳＦＥＴ、ダイオード、ｐ型又はｎ型抵抗等の他の回路、素子等が挙げられる。
しかも、ＣＯＧの構成について述べてきたが、他のモジュールの形態例えばＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）で裏面からの光の遮断ができない構成等にも適用できる。
また、第１の半導体回路と第２の半導体回路とを一つのＩＣとしたが、状況によっては、第１の半導体回路用のＩＣと、第２の半導体回路用のＩＣとを別々に形成しても良い。
さらに、第２の半導体回路内の第２の電流として生成されるキャリアの種類は、第１の半導体回路内の第１の電流として生成されるキャリアと同種であっても良いし異種であっても良い。即ち、第１の半導体回路が外光により電子を生成する場合には、第２の半導体回路は、電子を生成しても良いし、正孔を生成しても良い。逆に、第１の半導体回路が外光により正孔を生成する場合には、第２の半導体回路は、正孔を生成しても良いし、電子を生成しても良い。
例えば、第１の半導体回路がｎ型ＭＯＳＦＥＴである場合には、外光の照射により電子が過剰に生成される。この場合、第２の半導体回路は、例えばｎ型ＭＯＳ素子、ｐ型ＭＯＳ素子等でも良く、当該素子が外光の照射により生成したキャリアが、ｎ型ＭＯＳＦＥＴが生成した上記電子の影響（回路の動作に与える影響）をキャンセルする。
また、第２の半導体回路は、電圧降下又は電圧上昇させて電圧変動の一部又は全部を解消するように第１の半導体回路に接続されればよく、その接続方法は問わない。
さらに、第１の半導体回路に平均して外部光が照射されないような場合には、第１の半導体回路と、第２の半導体回路とは、可能な限り近接して配置するが、平均して外部光が照射される場合には、第１の半導体回路と、第１の半導体回路に光励起により生じたキャリアをキャンセルするための第２の半導体回路とは、必ずしも近接して配置する必要はない。

Claims (16)

1. 外光に基づいて励起される第１の電流が生成される少なくとも一つの第１の半導体回路と、
   前記第１の半導体回路と電気的に接続され、前記外光に基づいて励起されると共に、前記外光の照射時に前記第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流が生成される少なくとも一つの第２の半導体回路と、
   を有し、
   前記第１の半導体回路は、高電位線と低電位線との間に直列接続された複数の抵抗素子を含む抵抗回路を有し、前記抵抗素子は、ダイオード接続されたＭＯＳトランジスタであり、前記外光に基づいて励起される前記第１の電流が、前記ＭＯＳトランジスタの寄生ダイオードを介して前記ＭＯＳトランジスタのソースに流れ、
   前記第２の半導体回路は、前記ＭＯＳトランジスタのソースと前記低電位線との間に接続されたキャリアキャンセル素子を含み、前記外光に基づいて前記キャリアキャンセル素子にて励起される前記第２の電流が、前記ＭＯＳトランジスタのソース側より前記低電位線に流れることを特徴とする半導体装置。
2. 外光に基づいて励起される第１の電流が生成される少なくとも一つの第１の半導体回路と、
   前記第１の半導体回路と電気的に接続され、前記外光に基づいて励起されると共に、前記外光の照射時に前記第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流が生成される少なくとも一つの第２の半導体回路と、
   を有し、
   前記第１の半導体回路は、演算増幅器を有し、前記演算増幅器の出力段には、高電位線と低電位線との間に直列接続された定電流源及びＭＯＳトランジスタを有し、前記定電流源と前記ＭＯＳトランジスタとの接続点が前記演算増幅器の出力端子に接続され、前記外光に基づいて励起される前記第１の電流が、前記定電流源及び前記ＭＯＳトランジスタを介して流れて前記出力端子の電圧を変動させ、
   前記第２の半導体回路は、前記演算増幅器の出力端子に接続されるキャリアキャンセル素子を含み、前記外光に基づいて前記キャリアキャンセル素子にて励起される前記第２の電流が、前記出力端子の電圧変動を抑制することを特徴とする半導体装置。
3. 請求項２において、
   前記第１の半導体回路は、前記演算増幅器の出力端子に形成された分圧抵抗をさらに有し、
   前記第２の半導体回路は、前記第１の電流と、前記分圧抵抗に生じる電流と、による電圧変動を解消するような大きさの前記第２の電流が設定されることを特徴とする半導体装置。
4. 外光に基づいて励起される第１の電流が生成される少なくとも一つの第１の半導体回路と、
   前記第１の半導体回路と電気的に接続され、前記外光に基づいて励起されると共に、前記外光の照射時に前記第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流が生成される少なくとも一つの第２の半導体回路と、
   を有し、
   前記第１の半導体回路は、ダイナミック型動作回路と、前記ダイナミック型動作回路の出力端子に接続されて電流を充放電する充放電手段と、を有し、
   前記第２の半導体回路は、前記出力端子に接続されたキャリアキャンセル素子を有し、前記外光に基づいて前記キャリアキャンセル素子にて励起される前記第２の電流が、前記充放電手段に向けて流入されることを特徴とする半導体装置。
5. 外光に基づいて励起される第１の電流が生成される少なくとも一つの第１の半導体回路と、
   前記第１の半導体回路と電気的に接続され、前記外光に基づいて励起されると共に、前記外光の照射時に前記第１の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するための第２の電流が生成される少なくとも一つの第２の半導体回路と、
   を有し、
   前記第１の半導体回路は、多段に接続された複数の抵抗を有する抵抗回路と、オペアンプと、前記オペアンプの入力端子及びそれに接続される前記抵抗との間に設けられ、前記オペアンプの入力電圧をトリミングする複数のトランスミッションゲートを有し、前記複数のトランスミッションゲートの各々に前記第１の電流が生成され、
   前記第２の半導体回路は、前記複数のトランスミッションゲートに各々設けられたキャリアキャンセル素子を有することを特徴とする半導体装置。
6. 請求項５において、
   前記第２の半導体回路は、接合ダイオードよりなることを特徴とする半導体装置。
7. 半導体基板中に形成された第１導電型の第１領域に形成される第１の素子と、
   前記第１の領域と前記半導体基板との境界に形成される第２の素子と、
   を有し、
   前記第１の素子は、
   ゲート電極と、
   前記第１領域内に形成され、かつ、前記第１領域と逆の導電性を有する第２導電型の第１不純物領域にて形成されたソース領域と、
   前記第１領域内に形成され、かつ、第２導電型の第２不純物領域にて形成されたドレイン領域と、
   を有し、外光に基づいて励起される第１の電流が前記第１の素子内で生成され、
   前記第２の素子は、前記境界に形成される第１導電型の第３不純物領域を少なくとも有し、少なくとも前記第１領域と前記第３不純物領域とを電気的に接合することにより構成され、かつ、前記第３不純物領域はダイオードの第１導電型領域とされ、
   前記外光に基づいて励起される第２の電流が前記第２の素子内で生成され、前記第２の電流は、前記外光によって生じる前記第１の電流の変化による電圧変動の一部又は全部を解消することを特徴とする半導体装置。
8. 請求項７において、
   前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射され、
   前記第２導電型の前記第１の素子は、Ｎ型トランジスタにて形成され、
   前記第２の素子の前記第３不純物領域は、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域よりも小さく形成されることを特徴とする半導体装置。
9. 請求項７において、
   前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射され、
   前記第２の素子の前記第３不純物領域は、前記外光に基づく前記第３不純物領域のキャリア発生量と、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域のキャリア発生量と、がほぼ等しくなるような大きさに形成されることを特徴とする半導体装置。
10. 請求項７において、
    前記第３不純物領域と前記第２不純物領域との間隔が、デザインルール上の最小寸法に形成されることを特徴とする半導体装置。
11. 請求項７において、
    前記第３不純物領域は、前記第１及び第２不純物領域の周囲にリング状に形成されることを特徴とする半導体装置。
12. 請求項７において、
    前記第１、第２、第３不純物領域が形成されない前記半導体基板の一方の面より外光が照射され、
    前記第２導電型の前記第１の素子は、Ｐ型トランジスタにて形成され、
    前記第２の素子の前記第３不純物領域は、前記第２導電型の第１の素子の前記第１又は前記第２不純物領域よりも大きく形成されることを特徴とする半導体装置。
13. 透明又は半透明の基板にて構成された液晶表示パネルと、
    前記液晶表示パネルと同一基板上に形成された請求項１乃至６のいずれかに記載の半導体装置と、
    を有することを特徴とする液晶表示装置。
14. 液晶表示パネルのマトリックス状に配置された画素電極を駆動する液晶駆動回路に、請求項１乃至６のいずれかに記載の半導体装置を内在させた液晶表示装置。
15. 請求項１３に記載の液晶表示装置を有する電子機器。
16. 請求項１４に記載の液晶表示装置を有する電子機器。

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