JP2001085623A

JP2001085623A - 容量素子、半導体集積回路ならびに液晶表示装置

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Publication number: JP2001085623A
Application number: JP25855599A
Authority: JP
Inventors: Kazuhisa Higuchi; 和久樋口; Katsuhiko Yamamoto; 勝彦山本; Takayuki Nakachi; 孝行中地; Yasushi Nagata; 寧永田; Takashi Oyama; 尚大山; Goro Sakamaki; 五郎坂巻; Akiko Yanagida; 明子柳田; Kunihiko Tani; 邦彦谷
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】確実な遮光により特性が光照射に対して劣化
せず、併せて、素子が占有するチップ面積の縮小を図る
ことのできる容量素子を提供することにある。【解決手段】ＭＯＳＦＥＴのゲート容量を利用して電
荷を蓄える容量素子（Ｃ）であって、ＭＯＳＦＥＴのド
レイン拡散領域（１０４）と、ソース拡散領域（１０
３）とに接続する第１層目のアルミ電極（１０９）がゲ
ート電極（１０７）の上方に延設されて接続され、当該
ＭＯＳＦＥＴのチャネル領域（１０５）の上方を覆うよ
うに構成する。更に、上記アルミ電極（１０９）の層の
上方に酸化膜（１１０）を介して形成される第２層目の
アルミ電極からなる遮光層（１１１）がチャネル領域
（１０５）の上方を覆い、かつゲート電極（１０７）に
電気的に接続されるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体基板に形
成される容量素子を外部の光から遮蔽する技術に関し、
例えば液晶ディスプレーで使用される表示駆動用の半導
体集積回路に適用して有用な技術に関する。

【０００２】

【従来の技術】例えば、携帯電話器など液晶ディスプレ
ーを備える電子機器においては、図５に示すように、表
示駆動回路を搭載した半導体チップ２を液晶表示パネル
の透明基板６２上に実装する技術が以前よりある。この
ような半導体チップの実装方法はＣＯＧ（Chip On Glas
s）実装と呼ばれ、近年、液晶ディスプレーに限られ
ず、種々の電子機器において適用されている。

【０００３】液晶ディスプレーに用いられるＣＯＧ実装
では、図５（ｂ）に示されているように、液晶を挟持す
る２枚の透明基板６１，６２のうち一方、例えば透明基
板６２の内側の面上に、フェイスダウン方式により半導
体チップ２を取り付ける方法が主流である。この実装方
法においては、上記透明基板６２上に、半導体チップ２
に電源電圧を供給したり各種信号をやり取りする入出力
配線や、半導体チップ２から液晶駆動電圧（セグメント
電圧やコモン電圧）が供給されるセグメント電極および
コモン電極などがプリント配線される一方、半導体チッ
プ２のパッド部に形成された金バンプ等が透明基板６２
上の対応する端子電極に融着されることで、半導体チッ
プ２が透明基板６２上に固着されると共に、半導体チッ
プ２に搭載されている回路と液晶表示パネルのプリント
配線とが電気的に接続される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ように透明基板上に半導体チップが実装された電子機器
においては、図５（ｂ）に示すように、外界からの光が
透明基板６１，６２の表面で反射して半導体チップ２ま
で伝播してくることがある。そして、特定波長の光が或
る程度の強度で半導体チップ上の回路素子に照射された
場合、リーク電流が流れたり該回路素子の特性が劣化す
る場合があった。そこで、従来よりＭＯＳＦＥＴなどの
トランジスタ素子については各種遮光構造が提案されて
いる。しかしながら本発明者らは、図６に示すように、
半導体基板１０１上に形成されたディプレション形ＭＯ
ＳＦＥＴのゲート容量を使用した容量素子においても、
上記のような光照射により実効容量が小さくなると云う
特性劣化があることを見い出した。

【０００５】この特性劣化は、図６のような構造の容量
素子に特定波長の光が照射されると、この光がゲート電
極１０７を構成するポリシリコンやゲート酸化膜１０６
を透過してゲート電極１０７下のチャネル領域、更にそ
の下の半導体基板１０１の層まで浸入し、チャネル領域
や基板層に自由電子や自由正孔を励起させ、これら自由
電子又は自由正孔が不純物ドーピング層１０５に浸入し
ドナー準位の自由電子や自由正孔と打ち消し合ってチャ
ネルを減少させることで実効容量値が大きくなると云う
現象によるものと考えられる。

【０００６】ＣＯＧ実装された半導体チップを搭載した
液晶ディスプレーにおいては、透明基板上に設けられた
半導体チップ全体を遮光する技術が幾つか考えられてい
る。例えば、透明基板の反対側に遮光テープを貼りつけ
たり、半導体チップの周囲を遮光性シリコンゴムなどの
遮光材で囲うと云った方法や、半導体集積回路の回路形
成工程において集積回路の主要のブロックを絶縁層を介
して上方全域を金属層で覆うといった方法である。

【０００７】しかしながら、上記遮光テープや遮光材を
用いたものでは、半導体チップ上の回路素子と遮光テー
プ又は遮光材とが近接せずに離間されているため、（透
明基板の中を伝播してきた光が照射されるなど、）確実
な遮光が出来ないと云った問題があった。更に、遮光材
で囲う工程は、実装工程を煩雑にさせ工程コストを上昇
させると云った問題もあった。また、集積回路の主要ブ
ロックの上方に遮光用の金属層を形成する技術では、余
分に金属層を追加することから半導体チップのコストが
高くなると云う問題を有している。

【０００８】この発明の目的は、比較的簡単な構成で確
実に遮光して特性が劣化せず、併せて、素子が占有する
チップ面積の縮小を図ることのできる容量素子を提供す
ることにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、ＭＯＳＦＥＴのゲート容量を利
用して電荷を蓄える容量素子であって、ＭＯＳＦＥＴの
ドレイン領域に接続する金属配線（アルミや銅）と、ソ
ース領域に接続する金属配線とがゲート電極の上方に延
設されて接続され、当該ＭＯＳＦＥＴのチャネル領域を
覆うように構成する。

【００１２】このような手段によれば、チャネル領域の
上方を覆った金属配線の層により、半導体基板の上方か
らゲート電極下のチャネル層への光照射が確実に防止さ
れ、光照射による容量値の変動や電荷のリークなどの不
具合が回避される。更に、上記金属配線の層がＭＯＳＦ
ＥＴのソース・ドレインと接続されていることから、ゲ
ート電極と金属配線の層とで容量をかせぐことができ、
同一容量の容量素子と比較して素子が占有する面積を小
さくすることが出来る。

【００１３】更に、上記金属配線は第１層目の金属層か
らなり、この金属層の上方に絶縁体を介して形成される
第２層目の金属配線からなる遮光層が上記チャネル領域
の上方を覆うように形成され、且つこの第２層目の金属
遮光層が上記ゲート電極に電気的に接続されるように構
成すると良い。

【００１４】このように構成することで、上記第２層目
の金属遮光層により、より確実な遮光が可能である。更
に、第１層目の金属層および第２層目の金属遮光層間で
得られる容量により、同一容量の素子と比較して更に占
有面積を小さくすることが出来る。

【００１５】ここで、上記第１層目の金属層および第２
層目の金属遮光層により覆われるチャネル領域の範囲
は、例えば、チャネル領域の全域とすることで確実な遮
光効果が得られるが、この領域の数１０％の範囲を覆う
だけでも、その分遮光効果は下がるものの、回路の誤動
作を防ぐといった効果やコンデンサのチップ占有面積の
縮小化といった効果がある程度得られる。

【００１６】また、上記容量素子を構成するＭＯＳＦＥ
Ｔとしてディプレション形のＭＯＳＦＥＴを用いること
で０ボルト付近すなわち回路動作中の容量値が安定す
る。また、０ボルト付近においてはエンハンスメント形
に比べてディプレション形のＭＯＳＦＥＴの方が光照射
に対して特性が変化しやすいが、上記遮光技術を適用す
ることでそのデメリットを減らすことが出来る。

【００１７】また、半導体集積回路の回路中に受動素子
として組み込まれた容量素子、例えば電源回路を構成す
るオペアンプの位相補償用の容量素子に上記手段を適用
することで、光照射による誤動作を確実に防止し、且つ
それらの集積回路を低コストで実現することができる。
特に、液晶ディスプレーを駆動する駆動回路（コモンド
ライバ、セグメントドライバ、液晶駆動用の電源回路
等）を搭載した半導体集積回路や、この半導体集積回路
が液晶ディスプレーの透明基板上に実装されている液晶
表示装置において効果的である。

【００１８】すなわち、上記のような容量素子を、例え
ばオペアンプの位相補償用の素子として使用すれば、光
照射があっても確実に遮光できるため容量値の変動がな
く、位相補償を正常に機能させて回路を安定して動作さ
せることが出来る。

【００１９】また、携帯型の電子機器などにおいては、
例えば日中太陽光が照りつけるような場所で使用される
など、様々な状況下での使用が想定されるが、上記の容
量素子を使用することで強い光の照射があったとしても
安定した機器の動作を保証することが出来る。また、こ
のような携帯型の電子機器では低電力で駆動させる要望
もあるが、上記のような容量素子を用いることで光照射
により僅かなリーク電流も生じることがないので、安定
した回路動作を妨げることなく、待機時等に回路の消費
電流を絞って駆動することも出来る。

【００２０】また、例えば液晶駆動用の半導体集積回路
に含まれるオペアンプの位相補償用の容量素子は、大き
な容量値を必要とし、そのぶん容量素子の面積も大きく
なってチップを小型化する上で支障となっているが、上
記本願の容量素子を採用することで液晶駆動用の半導体
集積回路のチップの小型化を充分に達成することができ
る。

【００２１】つまり、上記容量素子により、光照射があ
っても確実に遮光され安定した回路動作が期待できる半
導体集積回路、および、そのような半導体集積回路を実
装した液晶表示装置を低コストで実現することが出来
る。

【００２２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２３】図１は、本発明を適用して好適な半導体チ
ップが実装された携帯電話器１の実施例を示す全体構成
図である。

【００２４】この携帯電話器１は、特に制限されない
が、マイク３、スピーカ４、アンテナ５、液晶ディスプ
レイ６、音声インターフェース２１、高周波インターフ
ェース２２、メモリ２３、液晶駆動回路を含む液晶コン
トロールドライバ２４、音声信号や送受信信号に係る信
号処理を行うＤＳＰ（Digital Signal Processor）２
６、ユーザーにカスタム機能を提供するＡＳＩＣ（appl
ication specific integrated circuits）２７、お
よび、表示制御を含め装置全体を統括的に制御するマイ
クロコンピュータ２８等を備えてなる。上記のＤＳＰ２
６、ＡＳＩＣ２７およびマイクロコンピュータ２８は、
送受信する信号の復号復調を行うベースバンド部２５を
構成している。

【００２５】図１において、符号２は１個の半導体チッ
プを示しており、上記の音声インターフェース２１、高
周波インターフェース２２、メモリ２３、液晶コントロ
ールドライバ２４、並びに、ベースバンド部２５は、公
知の半導体集積回路製造技術によってＣＭＯＳ・ＬＳＩ
として１個の半導体チップ２上に集積されている。

【００２６】液晶ディスプレイ（液晶パネル）６は、そ
の正面と縦断面を示す図５（ａ）、（ｂ）のように、一
対の透明基板６１，６２と、これら基板間に注入封止さ
れた液晶６３、並びに、奥側の透明基板６２の裏面側に
貼り付けられた反射板６４等を備えて構成される。一対
の透明基板６１，６２には、液晶６３に接触する面上に
コモン電極とセグメント電極とがそれぞれほぼ直交する
方向に形成されており、これらコモン電極とセグメント
電極に駆動電圧が印加されることで駆動電圧が印加され
た部分の液晶の向きが変化してディスプレイ６上に表示
が行われる。

【００２７】図５には一例としてドットマトリクス表示
方式の液晶パネルを示す。上記液晶ディスプレイ６の透
明基板６２上に、上記コモン電極やセグメント電極に電
圧を印加する液晶駆動回路を搭載した半導体基板（半導
体チップ）２が搭載されて液晶表示ユニット（液晶表示
装置）が構成される。そして、上記液晶ディスプレイ６
は前方の透明基板６１が開口部７１に臨むようにして函
体７０内に収納され固定される。

【００２８】半導体チップ２は、特に限定されないが、
液晶を挟持している一対の透明基板６１，６２のうち奥
側の透明基板６２にＣＯＧ（Chip On Glass）実装によ
り取り付けられている。詳細には、半導体チップ２の集
積回路が設けられた側を接触面とするフェイス・ダウン
方式で、透明基板６２の液晶接触面の所定部位に融着さ
れる。半導体チップ２が融着される基板面には上述のコ
モン電極やセグメント電極からの引出し線が設けられて
おり、ＣＯＧ実装により半導体チップ２の外部端子と透
明基板６２上の引出し線の端部とが半導体チップ２上の
金属バンプにて電気的に接続されると共に、上記金属バ
ンプの融着により半導体チップ２が透明基盤６２に固着
されて取り付けられる。

【００２９】図２は、上記半導体チップ２としての液晶
コントローラドライバの全体構成の１例を示すブロック
図である。

【００３０】同図において、２４３は、図１のマイクロ
コンピュータ２８から制御信号やデータ信号等の入力を
受けるシステムインターフェース、２４４は内部の制御
情報等を設定するためのインストラクションレジスタ、
２４５はインストラクションレジスタ２４４の設定値を
デコードして各動作ブロックに制御信号を出力するイン
ストラクションデコーダ、２４７は画面上に表示する文
字のキャラクタコードを記憶する表示データＲＡＭ、２
４６は該表示データＲＡＭ２４７から表示データを液晶
パネルの駆動位置に合わせて読み出すアドレスカウン
タ、２４９は表示データＲＡＭ２４７から読み出された
キャラクタコードからドットマトリクス状の文字フォン
トパターンを展開するキャラクタジェネレータＲＯＭ、
２４８はユーザー定義の文字フォントパターンを記憶し
上記ＲＯＭ２４９と同様に展開するキャラクタジェネレ
ータＲＡＭ、２５０は画面上でカーソルの（反転）表示
を行わせるためのカーソルブリンク制御回路、２５１は
予め決められたセグメント表示を行う表示モードにおい
て所定のブリンク表示を行うためのセグメントブリンク
制御回路、２５２はキャラクタジェネレータＲＡＭ２４
８とキャラクタジェネレータＲＯＭ２４９およびカーソ
ルブリンク制御回路２５０から出力される表示パターン
のドットデータをそれぞれ合成するキャラクタ合成回
路、２５３は読み出された複数ビットのドットデータを
シリアルデータに変換する並直変換回路、２５４は変換
されたドットデータをシフトして表示パネル１ライン分
のデータを蓄積するセグメントシフトレジスタ、２５５
はシフトされた１ライン分の表示データを保持するラッ
チ回路、２５６は保持された１ライン分のデータに基づ
いて表示パネルのセグメント電極に印加される駆動電圧
波形を形成し出力するセグメントドライバ、２５７は表
示パネルのコモン電極を順次選択するコモンシフトレジ
スタ、２５８はコモン電極に印加される駆動電圧波形を
形成し出力するコモンドライバである。

【００３１】また、２４１はシステムクロックを発生す
るクロック信号発生回路、２４２はシステムクロックを
分周して上記シフトレジスタ２５４，２５７やセグメン
トドライバ２５６にクロック信号を供給するタイミング
発生回路、２６８はシステム電源の電源電圧Ｖｃｃに基
づいて液晶駆動電圧Ｖ_ＬＣＤを発生する昇圧回路、２６
０は７本の電圧供給線２６６に液晶駆動用の５つの電圧
を生成出力する電源回路、２６７は表示パネルで階調表
示を行わせるために電源回路２６０から供給される駆動
電圧Ｖ１〜Ｖ５の何れかを選択してセグメントドライバ
２５６とコモンドライバ２５８に供給する液晶駆動電圧
選択回路である。

【００３２】上記電源回路２６０は、ラダー抵抗ＶＲ，
Ｒ０，Ｒ…の抵抗分割により生成された電圧Ｖ１〜Ｖ５
を入力とし、低出力インピーダンスに変換することで５
つの安定した液晶バイアス電圧Ｖ１〜Ｖ５を供給するボ
ルテージフォロワ型のオペアンプ２６１〜２６５を備え
ている。その他、システム電源の電源電圧ＶｃｃとＧＮ
Ｄとを含んだ７つのバイアス電圧を上記７本の電圧供給
線２６６を介して供給するようになっている。そして、
この電源回路２６０の各オペアンプ２６１〜２６５中
に、この実施例の特有の容量素子が用いられている。

【００３３】図３は、電源回路２６０に備わるオペアン
プ２６１〜２６５の１実施例を示す回路図である。

【００３４】同図において、Ｖ_ＩＮ＋はラダー抵抗Ｖ
Ｒ，Ｒ０，Ｒ…の抵抗分割により生成される電圧Ｖ１〜
Ｖ５が入力される正相入力端子、Ｖ_ＯＵＴは電圧供給線
２６６に接続された出力端子、Ｖ_ＢＮは図示略のバイア
ス回路から供給されるオペアンプの電流源のバイアス電
圧、Ｐ_ＰＨＯＮは携帯電話器１の呼び出し時に一時的に
出力される制御用パルスである。なお、この実施例での
オペアンプは、出力ノードｎ３が負相側の入力ノードｎ
２に回路内部でフィードバック結合されることでボルテ
ージフォロワを構成した回路となっている。

【００３５】この実施例のオペアンプ２６１は、各入力
ＭＯＳＦＥＴＱ３，Ｑ４のゲート電圧の差動をとって
増幅する差動増幅段３００と、差動増幅された電圧が現
れる出力ノードｎ１にゲートが接続されたＭＯＳＦＥＴ
Ｑ６，Ｑ８をそれぞれ有する第１の出力段３０１Ａお
よび第２の出力段３０１Ｂと、差動増幅段３００の出力
ノードｎ１と負相の入力ノードｎ２との間に接続された
位相補償用のコンデンサＣとを備えて構成される。出力
電圧Ｖ_ＯＵＴは第１の出力段のＭＯＳＦＥＴＱ６と第２
の出力段のＭＯＳＦＥＴＱ１０との引き合いによって
決定される。なお、ＭＯＳＦＥＴＱ２０，Ｑ２１は電
話が呼び出し状態になったときに制御用パルスＰ
_ＰＨＯＮがロウレベルにされることでオン状態にされる
ＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ２０，Ｑ２１が
オンされるとＭＯＳＦＥＴＱ６，Ｑ８がオフされて出
力段の電流が遮断されるとともにＭＯＳＦＥＴＱ１０
がオフされＭＯＳＦＥＴＱ７によって出力Ｖ_ＯＵＴが
ＧＮＤに固定される。

【００３６】上記位相補償用のコンデンサＣは、ディプ
レション形ＭＯＳＦＥＴのゲート容量を使用した容量素
子で、ソース−ドレイン間を結線し且つゲートとソース
（又はドレイン）とを両電極として構成される。その容
量値は例えば１０ｐＦ〜２０ｐＦであり、他の電子素子
と比較して大きな基板占有面積を必要とするが、この実
施例のコンデンサＣは、後述のような工夫された構造と
されることにより従来のディプレション形ＭＯＳＦＥＴ
を利用したコンデンサよりも３割〜４割小さく形成可能
になっている。

【００３７】ところで、ＭＯＳＦＥＴのゲート容量は、
基板とゲート電圧の電位差が閾電圧に近い範囲で急に大
きくなり、電位差が大きい範囲では比較的に安定すると
いう特性を有している。また、エンハンスメント形のＭ
ＯＳＦＥＴは、ゲート−ソース間電圧が高くならないと
チャネルが導通状態にならないが、ディプレション形Ｍ
ＯＳＦＥＴはエンハンスメント形よりも小さなゲート−
ソース間電圧でチャネルが導通状態となる。そこで、こ
の実施例では、容量素子としてディプレション形のＭＯ
ＳＦＥＴが用いられ、それにより、回路動作中にコンデ
ンサに印加される電圧範囲では安定な容量値が得られる
ように工夫されている。

【００３８】図４は、実施例のオペアンプ２６１〜２６
５中に配設された位相補償用のコンデンサＣの素子構造
の１例を示す断面図である。

【００３９】上記コンデンサＣは、同図に示すように、
先ず、基本構造としてディプレション形ＭＯＳＦＥＴと
同様の構造を有している。すなわち、シリコン等のｐ形
半導体基板１０１上に、イオン打込み等により形成され
た不純物ドーピング層１０５とゲート酸化膜（ＳｉＯ２
膜）１０６とを介してポリシリコンゲート電極１０７が
形成され、且つ、ゲート電極１０７の左右の基板表面に
Ａｓがイオン打込み等により注入されてｎ形ソース拡散
領域１０３とｎ形ドレイン拡散領域１０４とが形成され
ている。その他、選択酸化法により形成されたフィール
ド酸化膜１０２や、ゲート電極と１層目のアルミ電極と
を絶縁するリンガラス等の層間酸化膜１０８、並びに、
１層目のアルミ電極と２層目のアルミ電極とを絶縁する
リンガラス等の層間酸化膜１１０、集積回路全体の上面
を覆い配線や素子を保護するパシベーション膜１１２な
どが形成されている。

【００４０】更に、この実施例では、ソース拡散領域１
０３とドレイン拡散領域１０４に接触される１層目のア
ルミからなるソース電極とドレイン電極（金属配線）１
０９ａ，１０９ｂが互いに連続し、１層目の層間酸化膜
１０８を間に挟んでゲート電極１０７の上方を覆うよう
に形成されている。これによってこのアルミ電極のカバ
ー層１０９はディプレション形ＭＯＳＦＥＴのチャネル
領域に上方から光が入射しないようにする遮光層として
働く。

【００４１】ゲート電極を構成するポリシリコン層は、
上方から見てソース拡散領域やドレイン拡散領域の幅よ
りも長くされ、チャネル領域からはみ出るように形成さ
れるので、チャネル領域の上方全域を覆うようにアルミ
電極カバー層１０９を形成した場合でも上記ポリシリコ
ンのはみ出した部分にゲート電極と配線とのコンタクト
スペースを設けることが出来る。

【００４２】更にこの実施例では、上記アルミ電極カバ
ー層１０９の上方に酸化膜（絶縁層）１１０を介して２
層目のアルミ電極（第２層目の金属配線）１１１が形成
され、この２層目のアルミ電極１１１はゲート電極１０
７と電気的に接続されている。このアルミ電極１１１
は、少なくともディプレション形ＭＯＳＦＥＴのチャネ
ル領域の上方を覆うように形成されている。

【００４３】また、上記２層目のアルミ電極１１１とゲ
ート電極１０７との接続は、ゲート電極を構成するポリ
シリコンの上方から見てアルミ電極カバー層１０９から
はみ出している部分において行うことが出来る。或い
は、１層目のアルミ電極カバー層１０９においてチャネ
ル領域を覆う範囲の１部分をアルミ電極１１１とゲート
電極１０７とのコンタクト用に避けて形成し、この部分
で配線間接続を行っても良い。

【００４４】上記構成のコンデンサＣによれば、上記１
層目と２層目のアルミ電極カバー層１０９，１１１によ
りチャネル領域上が遮光され、半導体チップ２の上部か
ら照射される光がチャネル領域まで透過することが防止
される。また、このコンデンサＣの静電容量は、ゲート
電極１０７と基板１０１（又はソース拡散領域１０３や
ドレイン拡散領域１０４）との間に形成されるゲート容
量ｃ１と、ゲート電極１０７と１層目のアルミ電極カバ
ー層１０９の層との間に形成される静電容量ｃ２と、１
層目と２層目のアルミ電極カバー層１０９，１１１間に
形成される静電容量ｃ３の合成容量となり、合計でｃ１
＋ｃ２＋ｃ３の容量値が得られる。

【００４５】以上のように、この実施例の容量素子を内
蔵した液晶コントローラドライバを搭載した液晶表示パ
ネルによれば、図５（ｂ）に示すように、函体７０の開
口部７１から入射した光が透明基板６１，６２を透過
し、反射板６４で反射されてその一部は半導体チップ２
に照射される。このとき、図５（ｂ）の構造では、チッ
プ２上のバンプにて透明基板６２上に結合されているた
めチップ２の上面が透明基板６２との対向面となり、反
射光はチップ２の上面に照射されるが、液晶コントロー
ラドライバ２４のオペアンプ２６１〜２６５中に設けら
れたＭＯＳＦＥＴからなる位相補償用のコンデンサＣ
が、前述のようにチャネル領域の上方を１層目および２
層目のアルミ電極カバー層１０９，１１１により覆った
構造であるため、半導体チップ２の上方からゲート電極
１０７下のチャネル層へ光が照射されることが確実に防
止され、光照射による位相補償用コンデンサＣの容量値
の変動や電荷のリークなどの不具合が回避される。

【００４６】したがって、この位相補償用のコンデンサ
Ｃを含むオペアンプ２６１〜２６５が誤動作した場合に
起こり得る液晶駆動回路での消費電流の増加や液晶駆動
電圧の変動が抑制され、液晶表示のちらつきを防止でき
るとともに、オペアンプ２６１〜２６５の動作マージン
が増大し、回路設計も容易となる。

【００４７】また、上記実施例のコンデンサＣによれ
ば、ゲート容量ｃ１と、ゲート電極１０７および２層の
アルミ電極カバー層１０９，１１１の各層間に形成され
る静電容量ｃ２，ｃ３とで、合計ｃ１＋ｃ２＋ｃ３の静
電容量が得られるので、従来のディプレション形ＭＯＳ
ＦＥＴのコンデンサで得られない容量ｃ１＋ｃ２がある
分、従来の同容量のディプレション形ＭＯＳＦＥＴと比
較して、素子が占める基板上の占有面積を３割〜４割ほ
ど小さくすることが出来る。実施例の液晶コントローラ
ドライバ２４において、液晶駆動電圧を生成するオペア
ンプ２６１〜２６５の位相補償用コンデンサは他の素子
と比べてかなり大きいが、このコンデンサの占有面積を
小さくすることで半導体チップ２全体の面積も或る程度
の割合で小さくすることが出来る。その結果、透明基板
６２の半導体チップ搭載部分（液晶表示部の外側）を小
さくして液晶表示装置のより一層の小型化を図ることが
出来る。

【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４９】例えば、ＭＯＳＦＥＴのゲート容量を使用
したコンデンサの遮光を、１層目と２層目のアルミ電極
で行わず、１層目のアルミ電極のみで覆ったり、また２
層目のアルミ電極のみで覆ってもコンデンサの特性劣化
を防ぐ遮光の効果をある程度得ることが出来る。

【００５０】また、上記実施例では、第１層目および第
２層目の金属配線によりチャネル領域の上方の全範囲を
覆う例を挙げたが、例えば、他の配線との関係等でチャ
ネル領域の数１０％の範囲しか覆うことができない場合
でも、多少遮光効果は下がるものの、回路の誤動作を防
ぐといった効果やコンデンサのチップ占有面積の縮小化
といった効果をある程度得ることが出来る。

【００５１】また、上記実施例では位相補償用コンデン
サとして、ディプレション形のＭＯＳＦＥＴを用いたも
のを例示したが、エンハンスメント形のＭＯＳＦＥＴで
も可能であり、その場合にも実施例の構造を採用するこ
とで同様の効果を得ることが出来る。また、実施例では
コンデンサに使用するＭＯＳＦＥＴとして、ｐ形基板上
のｎチャネルＭＯＳＦＥＴを例示したが、ｎ形半導体基
板上のｐ形ウエル領域に設けられたｎチャネルＭＯＳＦ
ＥＴや、ｎ形半導体基板上又はｐ形半導体基板上のｎ形
ウエル領域に設けられたｐチャネルＭＯＳＦＥＴを使用
することも出来る。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話器の液晶表示装置およびその駆動用ＩＣについて説明
したがこの発明はそれに限定されるものでなく、液晶表
示装置を備えた電子機器、特に携帯型の電子機器に広く
利用することができる。また、液晶表示装置に拘らず半
導体チップの遮光を必要とする電子機器に広く利用する
ことが出来る。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５４】すなわち、本発明に従うと、光照射による
素子特性の劣化やそれに起因した回路の誤動作を防止で
きるという効果がある。加えて、容量素子の占有面積を
小さくして半導体チップのサイズも小さくすることがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体チップが実装さ
れた携帯電話器の１実施例を示す全体構成図である。

【図２】実施例の携帯電話器の液晶コントローラの全体
構成の１例を示すブロック図である。

【図３】実施例の液晶コントローラで５段の液晶駆動電
圧を生成するオペアンプを示す回路図である。

【図４】実施例のオペアンプ中に配設された位相補償用
のコンデンサの素子構造を示す断面図である。

【図５】液晶駆動用の半導体チップをＣＯＧ実装した液
晶ディスプレーを示すもので、（ａ）はその正面図、
（ｂ）は縦断面図である。

【図６】従来の液晶駆動用の半導体チップに組み込まれ
た位相補償用のコンデンサの素子構造を示す断面図であ
る。

【符号の説明】

２半導体チップ（半導体集積回路）６液晶ディスプレー２４液晶コントローラドライバ６１，６２透明基板Ｃ位相補償用のコンデンサ１０３ソース拡散領域１０４ドレイン拡散領域１０５不純物ドーピング領域（チャネル領域）１０７ゲート電極１０８，１１０層間酸化膜１０９１層目のアルミ電極カバー層１１１２層目のアルミ電極２５６セグメントドライバ（液晶駆動回路）２５８コモンドライバ（液晶駆動回路）２６０電源回路（液晶駆動回路）２６１〜２６５オペアンプ２６７液晶駆動電圧選択回路（液晶駆動回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本勝彦千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者中地孝行千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者永田寧千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者大山尚千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者坂巻五郎東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者柳田明子東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者谷邦彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 2H092 GA60 JB54 NA25 PA01 PA06 5F038 AC02 BH17 DF06 DF12 EZ20

Claims

【特許請求の範囲】

【請求項１】ＭＯＳＦＥＴのゲート容量を利用して電
荷を蓄える容量素子であって、ＭＯＳＦＥＴのドレイン
領域に接続する金属配線と、ソース領域に接続する金属
配線とがゲート電極の上方に延設されて接続され、当該
ＭＯＳＦＥＴのチャネル領域を覆うように形成されてい
ることを特徴とする容量素子。
【請求項２】上記金属配線は第１層目の金属層からな
り、この金属層の上方に絶縁体を介して形成される第２
層目の金属層からなる遮光層が上記チャネル領域の上方
を覆うように形成され、且つこの第２層目の金属遮光層
が上記ゲート電極に電気的に接続されてなることを特徴
とする請求項１記載の容量素子。
【請求項３】上記ＭＯＳＦＥＴはディプレション形の
ＭＯＳＦＥＴであることを特徴とする請求項１又は２記
載の容量素子。
【請求項４】請求項１〜３の何れかに記載の容量素子
が回路中に受動素子として組み込まれていることを特徴
とする半導体集積回路。
【請求項５】上記容量素子は電源回路を構成するオペ
アンプの位相補償用コンデンサであることを特徴とする
請求項４記載の半導体集積回路。
【請求項６】液晶ディスプレーを駆動する駆動回路が
搭載され、該駆動回路に上記容量素子が組み込まれてい
ることを特徴とする請求項４又は５記載の半導体集積回
路。
【請求項７】請求項６記載の半導体集積回路が形成さ
れた半導体チップが、液晶ディスプレーを構成する透明
基板上に固着されていることを特徴とする液晶表示装
置。