KR20060088509A - 레벨 시프트 회로, 전기 광학 장치 및 전자기기 - Google Patents

레벨 시프트 회로, 전기 광학 장치 및 전자기기 Download PDF

Info

Publication number
KR20060088509A
KR20060088509A KR1020060009681A KR20060009681A KR20060088509A KR 20060088509 A KR20060088509 A KR 20060088509A KR 1020060009681 A KR1020060009681 A KR 1020060009681A KR 20060009681 A KR20060009681 A KR 20060009681A KR 20060088509 A KR20060088509 A KR 20060088509A
Authority
KR
South Korea
Prior art keywords
circuit
logic inversion
logic
level
input
Prior art date
Application number
KR1020060009681A
Other languages
English (en)
Other versions
KR100793450B1 (ko
Inventor
히로코 오카
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060088509A publication Critical patent/KR20060088509A/ko
Application granted granted Critical
Publication of KR100793450B1 publication Critical patent/KR100793450B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
    • C12M—APPARATUS FOR ENZYMOLOGY OR MICROBIOLOGY; APPARATUS FOR CULTURING MICROORGANISMS FOR PRODUCING BIOMASS, FOR GROWING CELLS OR FOR OBTAINING FERMENTATION OR METABOLIC PRODUCTS, i.e. BIOREACTORS OR FERMENTERS
    • C12M41/00—Means for regulation, monitoring, measurement or control, e.g. flow regulation
    • C12M41/06—Means for regulation, monitoring, measurement or control, e.g. flow regulation of illumination
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • C—CHEMISTRY; METALLURGY
    • C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
    • C12M—APPARATUS FOR ENZYMOLOGY OR MICROBIOLOGY; APPARATUS FOR CULTURING MICROORGANISMS FOR PRODUCING BIOMASS, FOR GROWING CELLS OR FOR OBTAINING FERMENTATION OR METABOLIC PRODUCTS, i.e. BIOREACTORS OR FERMENTERS
    • C12M31/00—Means for providing, directing, scattering or concentrating light
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Zoology (AREA)
  • Biochemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microbiology (AREA)
  • Biotechnology (AREA)
  • Biomedical Technology (AREA)
  • General Engineering & Computer Science (AREA)
  • General Health & Medical Sciences (AREA)
  • Genetics & Genomics (AREA)
  • Theoretical Computer Science (AREA)
  • Sustainable Development (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Analytical Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

제조 프로세스의 편차에 의한 입력 감도에 대한 영향을 감소시킨 레벨 시프트 회로를 제공한다. 일단으로 제 1 논리 진폭을 갖는 논리 입력 신호가 입력되는 용량 소자와, 상기 용량 소자의 타단에 접속된 입력에 대하여 제 1 논리 반전 레벨을 갖는 제 1 논리 반전 회로 및 상기 용량 소자의 타단에 접속된 입력에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로를 포함하고, 상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로의 출력 극성이 일치하는 경우에 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시키는 논리 출력 회로와, 상기 용량 소자의 타단에 입력의 일단과 출력이 접속되고, 상기 용량 소자의 타단에 접속된 입력에 대하여 제 3 논리 반전 레벨을 갖는 제 3 논리 반전 회로를 구비하되, 상기 제 1 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 높고, 상기 제 2 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 낮게 설정된다.

Description

레벨 시프트 회로, 전기 광학 장치 및 전자기기{LEVEL SHIFT CIRCUIT, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 레벨 시프트 회로(100)의 구성을 나타내는 회로도,
도 2는 레벨 시프트 회로(100)의 트랜지스터 레벨에서의 구성을 나타내는 회로도,
도 3은 논리 반전 회로(120, 140, 150)의 입출력 특성을 나타내는 그래프,
도 4는 레벨 시프트 회로(100)의 각 부에서의 전압 파형을 나타내는 도면,
도 5는 본 발명의 실시예 2의 레벨 시프트 회로(200)의 구성을 나타내는 회로도,
도 6은 본 발명의 실시예 3에 따른 인버터의 구성을 트랜지스터 레벨로 나타내는 회로도,
도 7은 본 발명의 실시예 4의 레벨 시프트 회로(400)의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예 5의 레벨 시프트 회로(500)의 구성을 나타내는 회로도,
도 9는 본 발명의 실시예 6의 레벨 시프트 회로(600)의 구성을 나타내는 회로도,
도 10은 논리 반전 회로(620), 논리 반전 회로(640), 논리 반전 회로(622), 논리 반전 회로(650)의 입출력 특성을 나타내는 그래프,
도 11은 레벨 시프트 회로(600)의 각 부에서의 전압 파형을 나타내는 도면,
도 12는 본 발명의 실시예 7에 따른 논리 반전 회로(700)의 구성을 나타내는 회로도,
도 13은 본 발명의 실시예 8에 따른 논리 반전 회로(800)의 구성을 나타내는 회로도,
도 14는 본 발명의 실시예 9에 따른 논리 반전 회로(900)의 구성을 나타내는 회로도,
도 15는 상기 레벨 시프트 회로가 적용된 전기 광학 장치의 구조를 설명하기 위한 사시도,
도 16은 상기 전기 광학 장치의 구조를 설명하기 위한 A-A 단면도,
도 17은 상기한 전기 광학 장치를 적용한 모바일형 퍼스널 컴퓨터의 구성을 나타내는 사시도,
도 18은 상기한 전기 광학 장치를 적용한 휴대 전화기의 구성을 나타내는 사시도,
도 19는 상기한 전기 광학 장치를 적용한 정보 휴대 단말의 구성을 나타내는 사시도이다.
도면의 주요 부분에 대한 부호의 설명
100, 200, 400, 500, 600, 700, 800, 900 : 레벨 시프트 회로
110, 210, 410, 510, 610, 611, 710, 711, 810, 811, 910, 911 : 콘덴서(용량 소자)
130, 230, 430, 530, 630, 730, 830, 930 : 논리 출력 회로
120, 220, 420, 520, 620, 720, 820, 920 : 논리 반전 회로(제 3 논리 반전 회로)
622, 722, 822, 922 : 논리 반전 회로(제 4 논리 반전 회로)
140, 240, 340, 440, 540, 640, 740, 840 : 논리 반전 회로(제 1 논리 반전 회로)
150, 250, 350, 450, 550, 650, 750, 850, 950 : 논리 반전 회로(제 2 논리 반전 회로)
135, 235, 435, 535, 635, 735, 835, 935 : 논리 출력부(유지 회로)
1 : 전기 광학 장치
2000 : 퍼스널 컴퓨터
3000 : 휴대 전화기
본 발명은 논리 신호를 상이한 진폭의 논리 신호로 변환하는 레벨 시프트 회로에 관한 것으로, 예를 들면, 전기 광학 장치 및 전자기기에 이용된다.
종래, 액정이나 유기 EL(Electroluminiscence) 등의 전기 광학 물질의 전기 광학적인 변화에 의해 표시를 하는 전기 광학 장치가 있다. 이 중에서도, 트랜지스터나 다이오드 등의 비선형 소자에 의해 화소를 구동하는 액티브 매트릭스의 전기 광학 장치는 표시 품질이 높은 표시가 가능하다.
여기서, 액티브 매트릭스형 전기 광학 장치는 다음과 같은 구성으로 되어 있다. 즉, 액티브 매트릭스형 전기 광학 장치에서는, 행 방향으로 연장하는 주사선과, 열 방향으로 연장하는 데이터선의 교차에 대응하여 화소 전극이 형성되는 동시에, 또한, 당해 교차 부분에서 화소 전극과 데이터선 사이에, 주사선에 공급되는 주사 신호에 따라 온 오프하는 박막 트랜지스터(이하, TFT라고 함) 등의 비선형 소자가 삽입되는 한편, 화소 전극에는 대향 전극이 전기 광학 물질을 통해 대향하는 구성으로 되어 있다.
그런데, 전기 광학 물질이나 비선형 소자를 구동하기 위해서는, 비교적 높은 전압이 요구된다. 한편, 전기 광학 장치에 구동의 기준으로 되는 클럭 신호나 제어 신호 등을 공급하는 외부 제어 회로는, 통상, CMOS 회로로 구성되기 때문에, 그 논리 입력 신호의 진폭은 3~5V 정도이다. 따라서, 전기 광학 장치에는, 주사선 및 데이터선을 구동하는 구동 회로의 출력 부분이나, 클럭 신호 등의 입력 부분에 저진폭의 논리 입력 신호를 고진폭의 논리 출력 신호로 변환하는 진폭 변환 회로(이하, 단순히 「레벨 시프트 회로」라고 함)가 구비되는 구성이 일반적이다.
여기서, 레벨 시프트 회로의 구성으로서, 일단에 신호를 입력하는 제 1 및 제 2 용량과, 이들 용량의 타단의 전압을 오프셋하는 오프셋 회로와, 이들 용량의 타단에 접속된 제 1 및 제 2 스위칭 소자를 구비한 것이 알려져 있다(예를 들면, 특허 문헌 1 참조). 이 구성에 의하면, 간편한 구성으로 고속 동작이 가능해진다.
[특허 문헌 1] 일본 공개 특허 공보 제2003-110419호
이러한 구성의 레벨 시프트 회로의 입력 감도는 제 1 및 제 2 스위칭 소자의 임계값 전압에 의해 결정되지만, 여기서, 스위칭 소자의 임계값 전압은 제조 프로세스의 편차에 의한 영향을 받기 쉽기 때문에, 레벨 시프트 회로의 입력감도도 또한 제조 프로세스의 편차에 의한 영향을 받기 쉽다. 또한, 스위칭 소자의 일례인 TFT에서는, 소자가 절연체 상에 형성되기 때문에, 온 오프를 반복하는 동안에 축적되는 전하의 영향에 의해 임계값 전압이 변동해 버린다.
본 발명은 제조 프로세스의 편차에 의한, 입력 감도에 대한 영향을 감소시킨 레벨 시프트 회로를 제공하는 것을 목적으로 하고, 또한, 이 레벨 시프트 회로를 이용한 전기 광학 장치 및 전자기기를 제공하는 것을 목적으로 한다.
본 발명의 레벨 시프트 회로는, 일단으로 제 1 논리 진폭을 갖는 논리 입력 신호가 입력되는 용량 소자와, 상기 용량 소자의 타단에 접속된 입력에 대하여 제 1 논리 반전 레벨을 갖는 제 1 논리 반전 회로 및 상기 용량 소자의 타단에 접속된 입력에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로를 포함하고, 상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로의 출력 극성이 일치하는 경우에 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시키는 논리 출력 회로와, 상기 용량 소자의 타단에 입력의 일단과 출력이 접속되고, 상기 용량 소자의 타단에 접속된 입력에 대하여 제 3 논리 반전 레벨을 갖는 제 3 논리 반전 회로를 구비하되, 상기 제 1 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 높게 설정되고, 상기 제 2 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 낮게 설정되어 있다.
여기서, 논리 반전 레벨이란, 논리 반전 회로가 출력 신호의 논리 레벨을 반전시키기 위한 입력 신호에 대한 논리 임계값 전압이다. 각각의 논리 반전 회로는, 입력 신호의 전압이 논리 반전 회로가 갖는 논리 반전 레벨보다 낮을 때는, 입력 신호의 논리 레벨을 L레벨이라고 하여 출력 신호를 H레벨로 구동한다. 한편, 입력 신호의 전압이 논리 반전 회로가 갖는 논리 반전 레벨보다 높을 때는, 입력 신호의 논리 레벨을 H레벨이라고 하여 출력 신호를 L레벨로 구동한다.
이 레벨 시프트 회로에서는, 용량 소자의 타단에 제 1 및 제 2 논리 반전 회로의 입력이 접속되고, 또한, 이 타단에는 제 3 논리 반전 회로의 입력 및 출력이 접속되어 있다. 논리 출력 회로는 이 제 1과 제 2 논리 반전 회로의 출력 극성이 일치하는 경우에 논리 출력 신호를 반전시킨다. 여기서, 제 1 논리 반전 회로에서의 제 1 논리 반전 레벨은 제 3 논리 반전 레벨보다 높고, 제 2 논리 반전 회로에서의 제 2 논리 반전 레벨은 보다 낮게 설정되어 있기 때문에, 용량 소자의 일단에 논리 입력 신호가 입력되고, 타단의 전압이 제 1 논리 반전 레벨을 초과하면 제 1과 제 2 논리 반전 회로의 출력 극성이 일치하여, 논리 출력 신호가 반전한다. 다음에, 타단의 전압이 제 1 논리 반전 레벨을 하회하면 제 1과 제 2 논리 반전 회로의 출력 극성이 일치하여, 논리 출력 신호가 또 반전한다. 이렇게 해서, 입력 신호와 상이한 논리 출력 신호를 출력한다.
본 발명에 의하면, 용량 소자의 타단에 접속된 제 1 및 제 2 논리 반전 회로는 동일하게 용량 소자의 타단에 접속된 제 3 논리 반전 회로와 마찬가지인 논리 반전 회로로 이루어져 있다. 따라서, 제 3 논리 반전 회로에 의해 용량 소자의 타단에 공급되는 제 3 논리 반전 레벨이 제조 프로세스의 편차나 온도 변화 등에 의해서 어긋나면, 제 1 및 제 2 논리 반전 회로에서의 제 1 및 제 2 논리 반전 레벨도 마찬가지의 경향으로 어긋나는 것으로 된다. 여기서, 레벨 시프트 회로의 입력 감도는, 제 1 및 제 2 논리 반전 레벨과 제 3 논리 반전 레벨의 차에 의해 결정되기 때문에, 이들 레벨의 편차가 상쇄되는 것에 의해, 레벨 시프트 회로의 입력 감도에 대한 영향을 감소시킬 수 있다.
여기서, 상기 레벨 시프트 회로는, 상기 제 1 논리 반전 회로와, 상기 제 2 논리 반전 회로와, 상기 제 3 논리 반전 회로가 상보형 트랜지스터 회로인 것이 바람직하다.
또한, 상기 레벨 시프트 회로는, 상기 제 1 논리 반전 레벨이 상기 제 1 논리 반전 회로를 구성하는 트랜지스터 소자의 상기 제 3 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 따라 설정되고, 상기 제 2 논리 반전 레벨이 상기 제 2 논리 반전 회로를 구성하는 트랜지스터 소자의 상기 제 3 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 따라 설정된 것을 특징으로 하는 레벨 시프트 회로인 것이 바람직하다.
이들 발명에 의하면, 용량 소자의 타단에 접속되는 트랜지스터 소자의 게이트 형상 치수, 또는 트랜지스터 소자의 개수를 조절함으로써, 회로 또는 레이아웃 설계의 단계에서 논리 반전 레벨을 조정할 수 있다. 또한, 이렇게 해서 조정한 논리 반전 레벨의 관계는 제조 프로세스의 편차에 의한 영향을 받기 어렵게 된다.
또한, 상기 레벨 시프트 회로는, 상기 제 1 논리 반전 회로, 상기 제 2 논리 반전 회로, 및 상기 제 3 논리 반전 회로 중 적어도 하나가 상기 입력의 일단과는 다른 입력의 타단을 갖고, 이 입력의 타단의 신호에 따라 상기 입력의 일단의 신호에 관계없이, 출력 신호를 소정의 레벨로 고정하는 것을 특징으로 하는 레벨 시프트 회로인 것이 바람직하다.
이들 발명에 의하면, 레벨 시프트 회로를 동작시키지 않는 경우, 상보형 트랜지스터 회로를 구성하는 P채널형 트랜지스터 및 N채널형 트랜지스터의 쌍방에 드레인 전류가 동시에 흐르는 것을 방지하여, 소비 전력을 감소시킬 수 있다.
또한, 본 발명의 다른 형태의 레벨 시프트 회로는, 제 1 논리 진폭을 갖는 논리 입력 신호가 일단에 입력되는 제 1 용량 소자와, 상기 논리 입력 신호가 일단에 입력되는 제 2 용량 소자와, 상기 제 1 용량 소자의 타단에 접속된 입력에 대하여 제 1 논리 레벨을 갖는 제 1 논리 반전 회로 및 상기 제 2 용량 소자의 타단에 접속된 입력에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로를 포함하고, 상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로의 출력 극성이 일치하는 경우에 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시키는 논리 출력 회로와, 상기 제 1 용량 소자의 타단에 입력의 일단과 출력이 접속되고, 상기 제 1 용량 소자의 타단에 접속된 입력에 대하여 제 3 논리 반전 레벨을 갖는 제 3 논리 반전 회로와, 상기 제 2 용량 소자의 타단에 입력의 일단과 출력이 접속되고, 상기 제 2 용량 소자의 타단에 접속된 입력에 대하여 제 4 논리 반전 레벨을 갖는 제 4 논리 반전 회로를 구비하되, 상기 제 1 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다도 높게 설정되고, 상기 제 2 논리 반전 레벨은 상기 제 4 논리 반전 레벨보다도 낮게 설정되어 있다.
본 발명에 의하면, 논리 입력 신호가 입력되는 용량 소자는 복수개이며, 용량 소자의 각각을 서로 독립된 레벨의 조합에 대응시킬 수 있다. 즉, 제 1 용량 소자는 제 1 논리 반전 레벨과 제 3 논리 반전 레벨과의 조합에, 제 2 용량 소자는 제 2 논리 반전 레벨과 제 4 논리 반전 레벨과의 조합에 대응시킬 수 있다. 따라서, 이들 조합의 요소로 되는 회로의 구성 또는 회로를 구성하는 소자의 특성을, 용량 소자마다 독립적으로 조정하여, 최적의 레벨 판정을 할 수 있다. 예컨대, 제 1 논리 반전 회로와 제 3 논리 반전 회로에 대해서 마찬가지의 회로 구성을 이용하는 것에 의해, 양쪽에 마찬가지의 경향으로 발생하는 제조 프로세스의 편차, 온도 등의 환경 변동, 또는 시간 경과적인 변화에 의한 변화를 상쇄하여, 입력 감도의 변화를 감소시킬 수 있다. 또한, 용량 소자마다 입력 감도를 독립적으로 설정할 수 있다.
또한, 상기 레벨 시프트 회로는, 상기 제 1 논리 반전 회로와, 상기 제 2 논리 반전 회로와, 상기 제 3 논리 반전 회로와, 상기 제 4 논리 반전 회로가 상보형 트랜지스터 회로인 것이 바람직하다.
또한, 상기 레벨 시프트 회로는, 상기 제 1 논리 반전 회로, 상기 제 2 논리 반전 회로, 상기 제 3 논리 반전 회로, 및 상기 제 4 논리 반전 회로 중 적어도 하나가 상기 입력의 일단과는 다른 입력의 타단을 갖고, 이 입력의 타단의 신호에 따라 상기 입력의 일단의 신호에 관계없이, 출력의 신호를 소정의 레벨로 고정하는 것이 바람직하다.
본 발명에 의하면, 용량 소자의 타단에 접속된 제 1 및 제 2 논리 반전 회로는, 동일하게 용량 소자의 타단에 접속된 제 3 또는 제 4 논리 반전 회로와 마찬가지인 상보형 트랜지스터 회로로 이루어져 있다. 따라서, 제 3 또는 제 4 논리 반전 회로에 의해 용량 소자의 타단에 공급되는 제 3 또는 제 4 논리 반전 레벨이 제조 프로세스의 편차나 온도 변화 등에 의해서 어긋나면, 제 1 및 제 2 논리 반전 회로에서의 제 1 및 제 2 논리 반전 레벨도 마찬가지의 경향으로 어긋나는 것으로 된다. 따라서, 레벨의 편차가 상쇄되는 것에 의해, 레벨 시프트 회로의 입력 감도에 대한 영향을 감소시킬 수 있다.
또한, 상기 레벨 시프트 회로는 상기 제 2 논리 진폭을 갖는 논리 출력 신호가 상보형 트랜지스터 회로를 구동하기 위한 상보 회로 구동 신호인 것이 바람직하다.
또한, 상기 레벨 시프트 회로는 상기 제 2 논리 진폭을 공급하는 전원 사이에 직렬 접속되고, 상기 상보 회로 구동 신호에 의해 구동되는 상보형 트랜지스터 회로를 구비하는 것이 바람직하다.
<1. 실시예 1>
먼저, 본 발명의 실시예 1인 레벨 시프트 회로(100)의 구성에 대해서 도면을 참조하여 설명한다.
<1-1: 구성>
도 1은 레벨 시프트 회로(100)의 구성을 나타내는 회로도이다.
이 도면에서, 입력단 IN은 변환 전에 있어서의 제 1 논리 진폭으로서의 저진폭의 논리 입력 신호를 입력하는 것이고, 출력단 OUT는 변환 후에 있어서의 제 2 논리 진폭으로서의 고진폭의 논리 출력 신호를 출력하는 것이다. 여기서, 고진폭의 논리 출력 신호에 있어서 L레벨에 상당하는 저위측(기준) 전위를 VSS와, H레벨에 상당하는 고위측 전위를 VDD로 각각 표기하는 것으로 한다. 또한, 논리 반전 회로의 예로서 인버터 회로를 도시하여 설명하고, P채널형 트랜지스터 및 N채널형 트랜지스터로서 P채널형 TFT 및 N채널형 TFT의 예로 설명한다.
도 1에서, 레벨 시프트 회로(100)는 입력 신호의 교류 성분만을 통과시키는 콘덴서(용량 소자)(110), 이 콘덴서(110)의 타단에 바이어스 전압 VB를 공급하는 바 이어스 회로로서의 제 3 논리 반전 회로로서의 논리 반전 회로(120), 및 논리 출력 회로(130)를 구비하고 있다.
논리 출력 회로(130)는 입력에 대하여 제 1 논리 반전 레벨을 갖는 제 1 논리 반전 회로로서의 논리 반전 회로(140)와, 입력에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로로서의 논리 반전 회로(150)와, 논리 출력부(135)를 포함하고 있다.
논리 반전 회로(140)는 바이어스 전압 VB보다 높게 설정된 제 1 논리 반전 레벨 VH를 기준으로 하여 콘덴서(110)의 타단의 전압을 판정하고, 이 타단의 전압의 논리 레벨을 반전시킨 출력 신호를 출력한다.
논리 반전 회로(150)는 바이어스 전압 VB보다 낮게 설정된 제 2 논리 반전 레벨 VL을 기준으로 하여 콘덴서(110)의 타단의 전압을 판정하고, 이 타단의 전압의 논리 레벨을 반전시킨 출력 신호를 출력한다.
논리 출력부(135)는 논리 반전 회로(140)와 논리 반전 회로(150)의 출력 극성이 일치하는 경우에 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시킨다. 이 논리 출력부(135)는 NAND 회로(160), NOR 회로(170), 논리 반전 회로(180), 및 논리 반전 회로(190)를 구비하고 있다.
논리 반전 회로(120)는 입력에 대하여 제 3 논리 반전 레벨을 갖고, 이 제 3 논리 반전 레벨이 바이어스 전압 VB로 된다.
레벨 시프트 회로(100)의 각 요소는 동일 기판상에 동일한 반도체 제조 프로세스에 의해 형성되어 있다. 또한, 상술한 각 회로를 구성하는 스위칭 소자로서의 TFT가 근접하게 배치되도록 형성된다.
여기서, 레벨 시프트 회로(100)의 입력단 IN은 콘덴서(110)의 일단에 접속되어 있고, 콘덴서(110)에는, 이 일단으로 입력단 IN으로부터의 논리 입력 신호가 입력된다. 한편, 콘덴서(110)의 타단에는 논리 반전 회로(120)의 입력 및 출력이 접속되고, 또한, 논리 반전 회로(140) 및 논리 반전 회로(150)의 입력도 접속되어 있다. 논리 반전 회로(140)의 출력은 NAND 회로(160) 입력에 접속되고, 논리 반전 회로(150)의 출력은 NOR 회로(170)의 입력에 접속되어 있다.
NAND 회로(160)의 출력은 레벨 시프트 회로(100)의 출력단 OUT로 되는 동시에, 논리 반전 회로(180)에 접속되고, 논리 반전 회로(180)의 출력은 NOR 회로(170)의 입력에 접속되어 있다. 또한, NOR 회로(170)의 출력은 논리 반전 회로(190)의 입력에 접속되고, 논리 반전 회로(190)의 출력은 NAND 회로(160)의 입력에 접속되어 있다.
논리 출력부(135)는 NAND 회로(160), NOR 회로(170), 논리 반전 회로(180), 및 논리 반전 회로(190)에 의해, 논리 반전 회로(140)의 판정 결과 및 논리 반전 회로(150)의 판정 결과를 유지하는 유지 회로로 이루어져 있다. 이 유지 회로는 논리 반전 회로(140)의 L레벨 신호에 의해 세트되고, 논리 반전 회로(150)의 H레벨 신호에 의해 리셋되는 RS 플립플롭이다.
다음에, 도 1에 나타내는 레벨 시프트 회로(100)의 구성을 스위칭 소자인 트 랜지스터의 레벨로 보다 상세하게 설명한다.
도 2는 레벨 시프트 회로(100)의 트랜지스터 레벨에서의 구성을 나타내는 회로도이다.
도 2에서, 논리 반전 회로(140), 논리 반전 회로(150), 및 논리 반전 회로(120)는 각각 P채널형 TFT 및 N채널형 TFT에 의한 상보형 트랜지스터 회로이다.
논리 반전 회로(120)의 P채널형 TFT(121), 및 N채널형 TFT(122)의 소스는 각각 VDD 및 VSS에 접속되어 있다. 또한, 각각의 드레인 및 게이트는 논리 반전 회로(120)의 출력 및 입력으로서 노드 N110에 공통으로 접속되고, 노드 N110이 콘덴서(110)의 타단에 접속되어 있다. 이에 따라, 노드 N110은 논리 반전 회로(120)에 의해, 제 3 논리 반전 레벨인 바이어스 전압 VB에서 바이어스되는 것으로 된다.
또한, 노드 N110은 논리 반전 회로(140)를 구성하는 P채널형 TFT(141) 및 N채널형 TFT(142)의 게이트에 접속된다. P채널형 TFT(141) 및 N채널형 TFT(142)의 소스는 각각 VDD 및 VSS에 접속되고, 각각의 드레인은 논리 반전 회로(140)의 출력으로서 공통으로 접속되어 있다.
또한, 노드 N110은 논리 반전 회로(150)를 구성하는 P채널형 TFT(151) 및 N채널형 TFT(152)의 게이트에 접속된다. P채널형 TFT(151) 및 N채널형 TFT(152)의 소스는 각각 VDD 및 VSS에 접속되고, 각각의 드레인은 논리 반전 회로(150)의 출력으로서 공통으로 접속되어 있다.
여기서, 논리 반전 회로(120)가 노드 N110에 공급하는 바이어스 전압 VB는, 후술하는 바와 같이, 논리 반전 회로(120)를 구성하는 P채널형 TFT(121) 및 N채널형 TFT(122)의 특성에 의해 결정된다.
또한, 논리 반전 회로(140)가, 입력되는 논리 입력 신호의 전압을 H레벨 또는 L레벨로서 판정하는 기준의 제 1 논리 반전 레벨 VH는 각각 P채널형 TFT(141) 및 N채널형 TFT(142)의 특성에 근거하여 결정되고, 이와 마찬가지로, 논리 반전 회로(150)가, 입력 신호의 논리를 판정하는 기준의 제 2 논리 반전 레벨 VL도 각각 P채널형 TFT(151) 및 N채널형 TFT(152)의 특성에 근거하여 결정된다.
레벨 시프트 회로(100)에서는, 논리 반전 회로(120, 140, 150)의 각각을 구성하는 TFT의 게이트 길이와 게이트 폭과의 비가 조정되고, 이에 따라, 논리 반전 회로(140)의 제 1 논리 반전 레벨 VH는 바이어스 전압 VB보다 높게 설정되고, 논리 반전 회로(150)의 제 2 논리 반전 레벨 VL은 바이어스 전압 VB보다 낮게 설정되어 있다. 전압의 설정에 대해서 이하에 설명한다.
먼저, 논리 반전 회로(120)의 바이어스 전압 VB에 대해서 설명한다.
논리 반전 회로(120)의 입력 및 출력은 공통으로 접속되어 있기 때문에, 논리 반전 회로(120)의 입력 전압 Vi와 출력 전압 Vo는 동등하다. 따라서, 입력 전압 Vi의 논리 레벨을 판정하는 기준으로 되는 논리 반전 레벨은 출력 전압 Vo로 되고, 논리 반전 회로(120)가 공급하는 바이어스 전압 VB로 된다. 이와 같이, 바이어 스 회로에 논리 반전 회로(120)를 이용하여, 입출력을 공통으로 접속하여 출력의 전압을 입력에 피드백함으로써, 논리 반전 회로의 논리 반전 레벨 근방의 바이어스 전압 VB를 용이하게 얻을 수 있다.
다음에, 논리 반전 회로(120)에서의 P채널형 TFT(121)의 드레인 전류 Idp 및 N채널형 TFT(122)에 흐르는 드레인 전류 Idn을 구한다.
P채널형 TFT(121)의 임계값 전압을 Vtp로 하고, N채널형 TFT(122)의 임계값 전압을 Vtn이라고 하면, 드레인 전류 Idp 및 Idn은 다음 근사식으로 구해진다.
Figure 112006007666364-PAT00001
여기서,
Figure 112006007666364-PAT00002
이고, Wp 및 Lp는 P채널형 TFT(121)의 게이트 폭 및 게이트 길이, Wn 및 Ln은 N채널형 TFT(122)의 게이트 폭 및 게이트 길이이다. 따라서, Wp/Lp 및 Wn/Ln은 게이트 길이와 게이트 폭과의 비, 즉 게이트의 형상 치수의 비이다. 또한, μp 및 μn은 캐리어 이동도, 그리고, Cop 및 Con은 기생 용량에 의한 계수이다.
여기서, P채널형 TFT(121)의 드레인 전류 Idp는 N채널형 TFT(122)의 드레인에 흐르기 때문에, 다음 식이 성립하고 있다.
Figure 112006007666364-PAT00003
여기서, 다음 식을 만족하는 계수 α를 도입한다.
Figure 112006007666364-PAT00004
그렇게 하면, 논리 반전 회로(120)의 출력 레벨 Vo는 다음 식에 의해 바이어스 전압 VB로서 결정된다.
Figure 112006007666364-PAT00005
덧붙여서 말하면, 가령 여기서, α=1, Vtp=Vtn이라고 한 경우에는, 출력 전압 Vo는 VDD/2로 된다.
또한, 논리 반전 회로(140, 150)에 대해서도 논리 반전 회로(120)와 마찬가지로, 제 1 논리 반전 레벨 VH, 및 제 2 논리 반전 레벨 VL을 구할 수 있다. 구체적으로는, 논리 반전 회로(140 또는 150)만을, 가령 단체로 취출하여, 입출력을 공통으로 접속한 경우의 출력 전압으로서, 논리 반전 레벨 VH 또는 VL을 구할 수 있다.
여기서, 논리 반전 회로(140과 150)에서는, 각각을 구성하는 TFT의 게이트 폭 Wp와 게이트 길이 Lp와의 비, 또는, 게이트 폭 Wn과 게이트 길이 Ln과의 비가 서로 상이하고, 이들 비는 또한 논리 반전 회로(120)의 것과도 상이하다. 이 때문에, 논리 반전 회로(140, 150)에 대해서는, α와 상이한 계수로서, α' 및 α"가 설정된다. 논리 반전 회로(140)의 제 1 논리 반전 레벨 VH, 및 논리 반전 회로(150)의 제 2 논리 반전 레벨 VL은 다음 식과 같이 구해진다.
Figure 112006007666364-PAT00006
이와 같이, 논리 반전 회로(140) 및 논리 반전 회로(150)가 갖는 제 1 논리 반전 레벨 VH 및 제 2 논리 반전 레벨 VL은 서로 상이하고, 또한, 논리 반전 회로(120)의 바이어스 전압 VB와도 상이하다.
바이어스 전압 VB, 및 제 1 논리 반전 레벨 VH 및 제 2 논리 반전 레벨 VL은 구체적으로는 다음 식의 관계를 갖도록 설정되어 있다.
Figure 112006007666364-PAT00007
즉, 논리 반전 회로(140)의 제 1 논리 반전 레벨 VH가 논리 반전 회로(120)의 바이어스 전압 VB보다 높게 설정되고, 논리 반전 회로(150)의 제 2 논리 반전 레벨 VL이 논리 반전 회로(120)의 바이어스 전압 VB보다 낮게 설정되어 있다. 이 설 정은, 예를 들면, 논리 반전 회로(140, 120, 150)의 P채널형 TFT(141, 121, 151)에서, 이 순서로 게이트 길이를 크게 하고, 다른 치수를 동일하게 하는 것에 의해, 계수를 다음 식의 관계로 설정하는 경우에 실행한다.
Figure 112006007666364-PAT00008
이와 같이, 제 1 논리 반전 레벨 VH가 논리 반전 회로(140)를 구성하는 트랜지스터 소자의, 논리 반전 회로(120)를 구성하는 트랜지스터 소자에 대한 형상 치수에 따라서 설정되고, 제 2 논리 반전 레벨 VL이 논리 반전 회로(150)를 구성하는 트랜지스터 소자의, 논리 반전 회로(120)를 구성하는 트랜지스터 소자에 대한 형상 치수의 비에 따라서 설정되어 있다.
도 3은 논리 반전 회로(120, 140, 150)의 입출력 특성을 나타내는 그래프이다.
논리 반전 회로(120)에 대해서는 출력과 입력이 접속되어 있기 때문에, 도 3에서, 논리 반전 회로(120) 단체로서의 입출력 특성의 곡선과, VIN=VOUT의 직선과의 교점에 의해, 바이어스 전압 VB가 표시된다.
또한, 논리 반전 회로(140)에 대해서는, 가령, 논리 반전 회로(140)를 단독으로 취출하여 입출력을 접속한 경우의, 도 3에서의 논리 반전 회로(140)의 입출력 특성의 곡선과, VIN=VOUT의 직선과의 교점에 의해, 제 1 논리 반전 레벨 VH가 표시된다.
논리 반전 회로(150)에 대해서도 마찬가지로, 도 3에서의 논리 반전 회로(150)의 입출력 특성의 곡선과, VIN=VOUT의 직선과의 교점에 의해, 제 2 논리 반전 레벨 VL이 표시된다.
도 3의 그래프에서, VL<VB<VH의 관계가 표시되어 있다.
<1-2: 동작>
다음에, 레벨 시프트 회로(100)의 동작에 대해서 설명한다.
도 4는 이 동작을 설명하기 위한 도면으로서, 레벨 시프트 회로(100)의 각 부에서의 전압 파형을 나타내는 도면이다.
먼저, 입력단 IN에 저진폭의 논리 입력 신호 VIN이 공급되면, 노드 N110, 즉 콘덴서(110)의 타단에 나타나는 전압 파형 VBout는, 논리 입력 신호 VIN의 미분 파형에 바이어스 전압 VB가 가산(오프셋)된 것으로 된다.
여기서, 노드 N110에서의 전압이 제 1 논리 반전 레벨 VH를 초과하면, 논리 반전 회로(140)는 입력 신호의 레벨이 H이라고 판정하고, 출력 신호 VHout를 L레벨로 한다. 여기서, 논리 반전 회로(150)는 출력 신호 VLout를 L레벨대로 유지하고 있기 때문에, 논리 반전 회로(140)와 논리 반전 회로(150)와의 출력 극성이 일치한다. 또한, 이 때, 출력단 OUT에 접속되는 NAND 회로(160)의 출력 신호는 H레벨로 되고, 논리 반전 회로(180)의 출력 신호는 L레벨로 된다. 이 결과, NOR 회로(170) 의 출력 신호는 H레벨로 되고, 논리 반전 회로(190)의 출력 신호는 L레벨로 된다. 이에 따라, NAND 회로(160)의 입력은 L레벨로 되어, 이 상태가 유지된다. 이와 같이, NAND 회로(160), NOR 회로(170), 논리 반전 회로(180), 및 논리 반전 회로(190)에 의해 구성되는 논리 출력부(135)는, 논리 반전 회로(140)와 논리 반전 회로(150)와의 출력 극성이 일치하는 경우에, 출력단 OUT로부터 출력되는 논리 출력 신호를 반전시킨다. 여기서, 논리 출력부(135)는 N110의 전압이 제 1 논리 반전 레벨 VH를 초과했다고 하는 논리 반전 회로(140)의 판정 결과를, N110의 전압이 제 1 논리 반전 레벨 VH를 하회한 후에도 유지한다.
한편, 노드 N110에서의 전압이 제 2 논리 반전 레벨 VL을 하회하면, 논리 반전 회로(150)는 입력 신호의 레벨이 L이라고 하고, 출력 신호 VLout를 H레벨로 한다. 여기서, 논리 반전 회로(140)는 출력 신호 VHout를 H레벨로 되어 있기 때문에, 논리 반전 회로(140)와 논리 반전 회로(150)와의 출력 극성이 일치한다. 또한, NOR 회로(170)의 출력 신호는 L레벨로 되고, NAND 회로(160)의 입력에 접속되는 논리 반전 회로(190)의 출력 신호는 H레벨로 된다. 이 때, NAND 회로(160)의 다른 입력은 H이기 때문에, 출력단 OUT에 접속되는 NAND 회로(160)의 출력 신호는 L레벨로 되고, 이 결과, 논리 반전 회로(180)의 출력은 H레벨로 되어, 이 상태가 유지된다. 이와 같이, 논리 출력부(135)는 논리 반전 회로(140)와 논리 반전 회로(150)와의 출력 극성이 일치하는 경우에, 출력단 OUT로부터 출력되는 논리 출력 신호를 다시 반전시킨다. 여기서, 논리 출력부(135)는 N110에서의 전압이 제 2 논리 반전 레벨 VL을 하회했다고 하는 논리 반전 회로(150)의 판정 결과를, N110에서의 전압이 제 2 논리 반전 레벨 VL을 초과한 후에도 유지한다.
레벨 시프트 회로(100)의 입력단 IN에 공급되는 저진폭의 논리 입력 신호 VIN이 H레벨로 되면, 출력단 OUT로부터 출력되는 고진폭의 논리 출력 신호 VOUT는 H레벨로 된다. 이 반대로, 논리 입력 신호 VIN이 L레벨로 되면, 출력단 OUT로부터 출력되는 고진폭의 논리 출력 신호 VOUT는 L레벨로 된다. 따라서, 레벨 시프트 회로(100)의 입력단 IN에 공급된 저진폭의 논리 입력 신호에 대응하는 고진폭의 논리 출력 신호가 출력단 OUT로부터 출력된다. 또한, 논리 출력 신호 VOUT가 H레벨인 상태는 논리 입력 신호 VIN이 L레벨로 될 때까지 유지되고, 또한, 논리 출력 신호 VOUT가 L레벨인 상태는 논리 입력 신호 VIN이 H레벨로 될 때까지 유지된다.
논리 출력부(135)는 논리 반전 회로(140)와 논리 반전 회로(150)와의 출력 극성이 일치하는 경우에, 출력단 OUT로부터 출력되는 논리 출력 신호를 반전시키기 때문에, 콘덴서(110)의 타단의 전압이, 시간과 함께 바이어스 전압 VB 근방으로 되돌아가는 것에 의해, 제 1 논리 반전 레벨 VH를 하회하거나, 반대로 제 2 논리 반전 레벨 VL을 초과하거나 하더라도, 논리 출력 신호의 출력이 변화되지 않는다. 따라서, 변화의 주기가 긴 입력 신호에 대해서도 논리 출력 신호의 출력을 적절하게 추종시킬 수 있다.
<1-3: 효과>
그런데, 레벨 시프트 회로(100)에서, 제 1 논리 반전 레벨 VH와 바이어스 전압 VB와의 차, 및 제 2 논리 반전 레벨 VL과 바이어스 전압 VB와의 차는 입력 감도로 된다. 즉, 입력단 IN에 공급되는 논리 입력 신호의 변화가 논리 반전 회로(140) 및 논리 반전 회로(150)에 의해서 정상으로 판정되는 것은, 제 1 논리 반전 레벨 VH가 바이어스 전압 VB보다 높고, 제 2 논리 반전 레벨 VL이 바이어스 전압 VB보다 낮게 설정되고, 또한, 논리 반전 레벨 VH 및 VL과, 바이어스 전압 VB와의 차가 양호한 밸런스로 유지되고 있을 때이다.
그런데, 종래, 레벨 시프트 회로를 집적화하여 기판상에 형성하는 경우에 있어서, 용량 소자의 타단에 P채널형 TFT 및 N채널형 TFT라고 한 스위칭 소자를 접속하여, TFT의 임계값 전압을 기준으로 하여 논리 입력 신호의 전압을 판정시키는 구성에서는, 양쪽 채널형의 TFT의 특성, 및 바이어스 회로의 특성을 서로 이상적으로 밸런스가 취해져 있도록 형성하는 것은, 제조상의 편차 등에 의해 곤란하였다. 또한, TFT는 실리콘 기판상에 형성하는 MOS 트랜지스터와 상이하여, 유리 기판상에 형성되어 있다. 유리 기판은 절연체이기 때문에, 유리 기판상에 형성되는 TFT의 임계값 전압은 게이트의 ON, OFF의 횟수에 축적되는 전하에 의해, 동작중에 변동하고, 따라서, 입력 감도도 변동해 버린다.
이에 대하여, 본 실시형태에 의하면, 바이어스 전압 VB와 제 1 논리 반전 레 벨 VH와, 제 2 논리 반전 레벨 VL과의 상대적인 편차를 감소시킬 수 있다. 이하, 이 동작에 대해서 설명한다.
레벨 시프트 회로(100)의 입력 신호의 상승에 대한 감도, 즉 고전위측에서의 입력 감도는 다음 식과 같이 된다.
Figure 112006007666364-PAT00009
상기 식에 나타내는 바와 같이, 입력 감도는 α'와 α와의 차이에 의존한다. 여기서, 논리 반전 회로(120)의 계수 α는 다음 식에 나타내는 바와 같이 설정되어 있다.
Figure 112006007666364-PAT00010
여기서, Wn/Ln 및 Wp/Lp는 TFT의 게이트의 형상 치수의 비이다.
한편, 논리 반전 회로(140)에서는 α'가 설정되어 있다.
레벨 시프트 회로(100)에서는, 다음 식에 나타내는 바와 같이, α'와 α를 상이하게 하는 것에 의해 입력 감도를 조정하고 있다.
Figure 112006007666364-PAT00011
여기서, α'/α는 논리 반전 회로(120) 및 논리 반전 회로(140)가 구비하는 TFT의 형상 치수의 비에 의존하기 때문에, 레벨 시프트 회로(100)의 입력 감도를 TFT의 형상 치수비의 설계에 의해 조정할 수 있다.
또한, 논리 반전 회로(120)가 구비하는 P채널형 TFT(121), 및 논리 반전 회로(140)가 구비하는 P채널형 TFT(141)는 동일한 기판상에 형성되어 있기 때문에, 양쪽의 특성 중, 임계값 전압 Vtp, Vtn은 기판간 상호 제조 프로세스의 편차에 의한 변동이 크다. 그러나, 동일 기판상에 근접하게 배치되는 논리 반전 회로(120과 140)가 구비하는 TFT 끼리에서는, 각각의 Vtp의 차, 및 Vtn의 차는 극히 작다. 이 때문에, δ<<1의 경우에는, VH-VB의, Vtp 및 Vtn에 대한 의존도가 극히 작다.
따라서, α와 α'와의 차는 TFT의 게이트의 형상 치수비에 의존하여, 제조 프로세스의 편차에 의한 영향이 적고, 이 결과, α'와 α와의 차이에 의존하는 레벨 시프트 회로(100)의 입력 감도도 또한 제조 프로세스의 편차에 의한 영향이 작다.
또한, 논리 반전 회로(150)의 α"에 대해서도 논리 반전 회로(140)와 마찬가지로 설정되어 있다. 이 때문에, 입력 신호에 대한 저전위측에서의 입력 감도 VB-VL도 TFT의 게이트 폭을 게이트 길이와의 비에 의존하여, 제조 프로세스의 편차에 의한 영향이 작다.
이와 같이, 전압을 판정하는 논리 반전 회로(140, 150)가 각각 바이어스 전압을 공급하는 논리 반전 회로(120)와 마찬가지로 상보형 트랜지스터이고, 논리 반전 회로(140, 150) 및 논리 반전 회로(120)가 동일 기판상에 동일한 제조 프로세스로 형성되기 때문에, 기판 상호간의 제조 프로세스의 편차에 기인하는, 상보형 트 랜지스터 회로인 논리 반전 회로(120)의 공급 바이어스 전압의 편차와, 마찬가지로 상보형 트랜지스터 회로인 논리 반전 회로(140), 및 논리 반전 회로(150)에서의 논리 반전 레벨의 편차가 상쇄된다. 이에 따라, 레벨 시프트 회로(100)의 입력 감도에 대한, 제조 프로세스의 편차의 영향을 저감하여, 입력 감도를 안정시킬 수 있다.
또한, 각각의 논리 반전 회로(120, 140, 150)는 절연체상에 형성되는 TFT로 구성되지만, 이들 회로는 모두 상보형 TFT를 구비하기 때문에, 온 오프를 반복하는 동안에 TFT에 축적되는 전하의 양도 각각의 상보형 TFT에 대하여 마찬가지의 경향으로 된다. 따라서, 논리 반전 회로(120)가 구비하는 TFT의 임계값 전압의 변동에 의한 바이어스 전압의 편차와, 논리 반전 회로(140) 및 논리 반전 회로(150)가 구비하는 TFT의 임계값 전압의 변동에 의한 논리 반전 레벨과의 편차가 상쇄되어, 레벨 시프트 회로(100)의 입력 감도의 변동을 감소시킬 수 있다.
또한, 레벨 시프트 회로(100)에서는, 논리 반전 회로(140) 및 논리 반전 회로(150)가 논리 반전 회로(120)와 함께 논리 반전 회로이기 때문에, 제조 프로세스의 편차 등에 의한 전압 변동이 상쇄되기 쉽다. 따라서, 제조 프로세스의 편차에 의한, 입력 감도에 대한 영향을 감소시킬 수 있다.
<2. 실시예 2>
<2-1: 구성>
도 5는 본 발명의 실시예 2의 레벨 시프트 회로(200)의 구성을 나타내는 회 로도이다.
본 실시형태의 레벨 시프트 회로(200)는 실시예 1의 레벨 시프트 회로(100)의 구성에 대하여, 또한, 출력 버퍼(202)를 구비하는 점이 상이하다. 출력 버퍼(202)는 P채널형 TFT(205) 및 N채널형 TFT(206)가 고진폭의 논리 출력 신호에 대해서 공급되는 전원인 VSS 및 VDD 사이에 직렬 접속되는, 상보형 트랜지스터 회로이다.
여기서, 레벨 시프트 회로(200)의 논리 출력부(235)는 출력 버퍼(202)에 대하여, 논리 출력 신호로서, 상보형 트랜지스터 회로를 구동하는 2종류의 상보 회로 구동 신호를 출력한다. 상보 회로 구동 신호의 한쪽은 출력 버퍼(202)의 상보형 트랜지스터 회로를 구성하는 P채널형 TFT(205)의 전류 제어를 실행하고, 다른쪽은 N채널형 TFT(206)의 전류 제어를 실행한다. 구체적으로는, 출력 버퍼(202)를 구성하는 P채널형 TFT(205)의 게이트에 상보 회로 구동 신호로서 L레벨의 전압이 공급되면, P채널형 TFT(205)는 온 상태로 되고, H레벨의 전압이 공급되면, 오프 상태로 된다. 한편, N채널형 TFT(206)의 게이트에 상보 회로 구동 신호로서 H레벨의 전압이 공급되면, N채널형 TFT(206)는 온 상태로 되고, L레벨의 전압이 공급되면, 오프 상태로 된다.
여기서, 상보 회로 구동 신호는 P채널형 TFT(205) 및 N채널형 TFT(206)의 각각을 온 상태로 할 때에는, 소정 시간 지연해서 출력되고, 상기 각 트랜지스터를 오프 상태로 할 때에는 즉시 반전한다.
구체적으로는, 논리 반전 회로(240)의 입력이 제 1 논리 반전 레벨 VH를 초 과했다고 판정된 경우에, NAND 회로(260)로부터 P채널형 TFT(205)에 공급되는 한쪽의 상보 회로 구동 신호는 P채널형 TFT(205)를 오프 상태로 하는 H레벨로 된다. 또한, 이 신호는 논리 반전 회로(280) 및 NOR 회로(270)를 경유해서 지연되어, 다른쪽의 상보 회로 구동 신호로서, N채널형 TFT(206)를 온 상태로 하는 H레벨로 된다. 즉, 논리 반전 회로(280) 및 NOR 회로(270)는 지연 소자로서 기능한다.
한편, 제 2 논리 반전 회로로서의 논리 반전 회로(250)의 입력이 제 2 논리 반전 레벨 VL을 하회했다고 판정된 경우에, NOR 회로(270)로부터 N채널형 TFT(206)에 공급되는 상기 다른쪽의 상보 회로 구동 신호는 N채널형 TFT(206)를 오프 상태로 하는 L레벨로 되고, 또한, 이 신호는 논리 반전 회로(290) 및 NAND 회로(260)를 경유해서 지연되어, 상기 한쪽의 상보 회로 구동 신호로서, P채널형 TFT(205)를 온 상태로 하는 L레벨로 된다. 즉, 논리 반전 회로(290) 및 NAND 회로(260)는 지연 소자로서 기능한다.
또한, 상보 회로 구동 신호의 지연량은, 예를 들면, 논리 반전 회로(280, 290)를 복수의 인버터 회로를 접속한 구성으로 하여, 접속의 단수를 증감함으로써 조절할 수 있다.
레벨 시프트 회로(200)에서는 출력 버퍼(202)를 구비한 것에 의해, 레벨 시프트 회로(200)의 출력단 OUT로부터 입력단 VIN의 신호의 논리를 반전한 신호가 출력된다. 그 밖의 구성에 대해서는 실시예 1과 마찬가지로서, 설명을 생략한다.
<2-2: 동작>
여기서, 레벨 시프트 회로(200)의 동작에 대해서 설명한다.
노드 N210에서의 전압이 제 1 논리 반전 레벨 VH를 초과하면, 상보 회로 구동 신호의 한쪽인 NAND 회로(260)의 출력 신호는 H레벨로 된다. 그리고, 이 경우에 상보 회로 구동 신호의 다른쪽인 NOR 회로(270)의 출력 신호는 NAND 회로(260)의 출력 신호보다도 지연되어 H레벨로 된다. 따라서, P채널형 TFT(205)가 오프 상태로 된 후에, N채널형 TFT(206)이 온 상태로 된다.
한편, 노드 N210에서의 전압이 제 2 논리 반전 레벨 VL을 하회하면, 상보 회로 구동 신호의 다른쪽인 NOR 회로(270)의 출력 신호는 L레벨로 된다. 그리고, 이 경우에, 상보 회로 구동 신호의 한쪽을 출력하는 NAND 회로(260)의 출력 신호는 NOR 회로(270)의 출력 신호보다도 지연되어 L레벨로 된다. 따라서, N채널형 TFT(206)가 오프 상태로 된 후에, P채널형 TFT(205)가 온 상태로 된다.
즉, 어떤 경우에 있어서도, 출력 버퍼(202)를 구성하는 트랜지스터 중, 한쪽이 오프 상태로 되고 나서 다른쪽이 온 상태로 된다.
<2-3: 효과>
이와 같이, 논리 출력 회로(230)가 출력하는 상보 회로 구동 신호는 출력 버퍼를 구성하는 P채널형 TFT(205) 및 N채널형 TFT(206)를 온 상태로 할 때에는 지연해서 출력되고, 오프 상태로 할 때에는 즉시 반전되기 때문에, P채널형 TFT(205) 및 N채널형 TFT(206)는 한쪽이 오프로 된 후에 다른쪽이 온으로 된다. 따라서, 출력 버퍼의 능력에 따른 큰 전류를 출력하면서도, 양쪽이 온 상태로 되는 것에 의해 발생하는 관통 전류를 감소시킬 수 있다.
<3. 실시예 3>
상기 실시형태에서는, 논리 반전 회로의 논리 반전 레벨을 바이어스 회로가 출력하는 바이어스 전압과 상이하게 하기 위해서, N채널형 TFT 및 P채널형 TFT의 게이트의 형상 치수비를 서로 상이하게 하고 있다. 다음에, 각각 동일 치수의 N채널형 TFT, 및 동일 치수의 P채널형 TFT를 이용하더라도, 논리 반전 회로의 논리 반전 레벨을 바이어스 전압과 상이하게 하는 실시예 3을 설명한다.
<3-1:구성>
도 6은 본 발명의 실시예 3에 따른 제 1 논리 반전 회로로서의 논리 반전 회로(340), 및 제 2 논리 반전 회로로서의 논리 반전 회로(350)의 구성을 트랜지스터 레벨로 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로는 실시예 2의 레벨 시프트 회로(200)의 구성에 대하여, 논리 반전 회로(340)가 1개의 P채널형 TFT(341) 및 2개의 N채널형 TFT(342, 343)를 구비하고, 또한, 논리 반전 회로(350)가 2개의 P채널형 TFT(351, 352) 및 1개의 N채널형 TFT(353)를 구비하는 점이 상이하다.
이 밖의 구성에 대해서는 실시예 2와 마찬가지로서, 도시 및 설명을 생략한 다.
도 6에서, 구체적으로는, 제 1 판정 회로로서의 논리 반전 회로(340)에서는, P채널형 TFT(341)의 소스는 VDD에 접속되고, 드레인은 N채널형 TFT(342)의 소스에 접속되어 있다. 또한, N채널형 TFT(342)의 드레인은 N채널형 TFT(343)의 드레인에 접속되고, N채널형 TFT(343)의 소스는 VSS에 접속되어 있다. P채널형 TFT(341) 및 N채널형 TFT(342)의 게이트는 모두 노드 N110에 접속되고, N채널형 TFT(343)의 게이트는 VDD에 접속되어 있다.
한편, 제 2 판정 회로로서의 논리 반전 회로(350)에서는, P채널형 TFT(351)의 소스는 VDD에 접속되고, 드레인은 P채널형 TFT(352)의 소스에 접속되어 있다. 또한, P채널형 TFT(352)의 드레인은 N채널형 TFT(353)의 드레인에 접속되고, N채널형 TFT(353)의 소스는 VSS에 접속되어 있다. P채널형 TFT(352) 및 N채널형 TFT(353)의 게이트는 모두 노드 N110에 접속되고, P채널형 TFT(351)의 게이트는 VSS에 접속되어 있다.
또한, 본 실시형태에서는, 논리 반전 회로(120), 논리 반전 회로(340), 논리 반전 회로(350)가 구비하는 P채널형 TFT의 게이트는 서로 상사형이고, N채널형 TFT의 게이트도 서로 상사형이다. 이것에 의해, 논리 반전 회로(120), 논리 반전 회로(340), 논리 반전 회로(350)의 TFT로서 형상 치수비가 서로 동등한 표준 TFT를 사용할 수 있다. 또한, P채널형 TFT의 게이트의 형상 치수는 서로 대략 동등하고, N채널형 TFT의 게이트의 형상 치수도 서로 대략 동등한 것으로 할 수도 있다.
<3-2: 동작>
다음에, 실시예 3에서의 바이어스 전압과, 논리 반전 레벨과의 관계를 설명한다.
논리 반전 회로(120)가 공급하는 바이어스 전압 VB, 및 논리 반전 회로(340, 350)에 의한 제 1 논리 반전 레벨 VH 및 제 2 논리 반전 레벨 VL은 각각 다음 식에 의해 구해진다.
Figure 112006007666364-PAT00012
여기서, α는 회로를 구성하는, N채널형 및 P채널형 TFT의 게이트 치수에 의해 결정된다.
Figure 112006007666364-PAT00013
이것은 α', α"에 대해서도 마찬가지이다.
도 6에서, 논리 반전 회로(340)의 N채널형 TFT(343)는 게이트가 VDD에 접속 되어 있기 때문에, 상시 온 상태로 되어 있다. 이는, 논리 반전 회로(340)의 동작으로서, N채널형 TFT(343)의 게이트가 N채널형 TFT(342)의 게이트와 공통으로, 노드 N110에 접속된 경우와 동등하게 된다. 그리고, 이 경우, 2개의 N채널형 TFT(342, 343)는 게이트 폭이 N채널형 TFT(342, 343)와 대략 동등하고, 게이트 길이가 대략 2배인 1개의 N채널형 TFT와 등가라고 간주할 수 있다. 따라서, α'<α의 관계로 되어, VH>VB, 즉 제 1 논리 반전 레벨 VH는 바이어스 전압 VB보다도 높게 설정되는 것으로 된다.
이와 같이, 소스-드레인을 직렬 접속하는 N채널형 TFT의 수를 많게 함으로써, 제 1 논리 반전 레벨 VH를 바이어스 전압 VB보다 높게 설정할 수 있다. 즉, 제 1 논리 반전 레벨은 논리 반전 회로(340)를 구성하는 트랜지스터 소자의, 논리 반전 회로(120)를 구성하는 트랜지스터 소자에 대한 직/병렬 단수의 비에 따라서 설정된다.
한편, 논리 반전 회로(350)에서는, 2개의 P채널형 TFT(351, 352)는 게이트 폭이 P채널형 TFT(351, 352)와 대략 동등하고, 게이트 길이가 대략 2배인 1개의 N채널형 TFT와 등가라고 간주할 수 있다. 따라서, α">α로 되어, VL<VB, 즉 제 2 논리 반전 레벨 VL은 바이어스 전압 VB보다 낮게 설정되는 것으로 된다.
이와 같이, 소스-드레인을 직렬 접속하는 P채널형 TFT의 수를 많이 함으로써, 제 2 논리 반전 레벨 VL을 바이어스 전압 VB보다도 낮게 할 수 있다. 즉, 제 2 논리 반전 레벨은 논리 반전 회로(350)를 구성하는 트랜지스터 소자의, 논리 반전 회로(120)를 구성하는 트랜지스터 소자에 대한 직/병렬 단수의 비에 따라서 설정된다.
<3-3: 효과>
이렇게 해서, 논리 반전 회로(340)가 구비하는 N채널형 TFT 또는 P채널형 TFT 중 적어도 한쪽의 개수를, 논리 반전 회로(350)가 구비하는, 상기 한쪽과 동일 종류의 형인 TFT의 개수와 상이하게 하여, 양쪽의 TFT의 직/병렬 단수의 비를 바꾸는 것에 의해, 제 1 논리 반전 레벨 VH와 제 2 논리 반전 레벨 VL과의 차를 조정할 수 있다.
예를 들면, 논리 반전 회로(120, 340, 350) 사이에서 소스-드레인을 접속시키는 TFT의 수를 조절함으로써, TFT 끼리의 게이트 치수를 상이하게 하는 일 없이, 제 1 논리 반전 레벨 VH를 바이어스 전압 VB보다 높고, 제 2 논리 반전 레벨 VL을 바이어스 전압 VB보다 낮게 설정할 수 있다.
따라서, TFT의 수의 조정을 마스크 레이아웃 설계가 아니라, 회로 설계의 단계에서 용이하게 실행할 수 있다.
또한, 논리 반전 회로(340, 350)에서, N채널형 TFT(343), 및 P채널형 TFT(351)의 게이트가 노드 N110이 아니라 전원에 접속되어 있는 것은, 노드 N110에 접속되는 게이트의 기생 용량의 증가를 억제하기 때문이다. 이에 의해, 논리 반전 회로(340) 및 논리 반전 회로(350)의 입력 신호의 전압 저하의 요인으로 되는, 노드 N110에 접속되는 기생 용량이 증가하지 않기 때문에, 입력 감도의 저하를 방지할 수 있다.
<4. 실시예 4>
<4-1: 구성>
도 7은 본 발명의 실시예 4의 레벨 시프트 회로(400)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(400)는 실시예 2의 레벨 시프트 회로(200)(도 5 참조)의 구성에 대하여, 제 1 논리 반전 회로로서 NAND 회로(440), 제 2 논리 반전 회로로서 NOR 회로(450)를 이용하여, NAND 회로(440) 및 NOR 회로(450)가 논리 출력 회로로서의 RS 플립플롭과 일체로 형성되는 것이 상이하다. 여기서, NAND 회로(440)로서는, 2개의 P채널형 TFT가 병렬로 접속되고, 2개의 N채널형 TFT가 직렬로 접속된 일반적인 구성을 채용할 수 있다. 또한, NOR 회로(450)로서는, 2개의 P채널 TFT가 직렬로 접속되고, 2개의 N채널 TFT가 병렬로 접속된 일반적인 구성을 채용할 수 있다. 또한, 레벨 시프트 회로(400)에서는, 실시예 2의 레벨 시프트 회로(200)에 대하여 논리 반전 회로가 1단 정도 적기 때문에, 출력단 OUT로부터는 입력단 IN의 입력 신호의 비반전 신호가 출력된다. 이 밖의 구성에 대해서는 실시예 2와 동일하여, 설명을 생략한다.
<4-2: 동작>
레벨 시프트 회로(400)의 동작에 대해서 설명한다.
콘덴서(410)의 일단에 입력단 IN으로부터 저진폭의 논리 입력 신호가 공급되어, 타단인 노드 N410의 전압이 제 1 논리 반전 회로로서 NAND 회로(440)의 제 1 논리 반전 레벨 VH를 초과하면, 이 NAND 회로(440)의 출력 신호는 L레벨로 되고, 따라서, 논리 반전 회로(460)로부터 출력되는 H레벨의 신호가 공급되는 NOR 회로(450)의 출력 신호도 L레벨로 된다. 이 결과, 논리 반전 회로(470)의 출력 신호는 H레벨로 되어, NAND 회로(440)의 출력이 유지된다. 따라서, NAND 회로(440)의 출력에 접속되어 있는 P채널형 TFT(405)는 ON 상태로 되고, NOR 회로(450)의 출력에 접속되어 있는 N채널형 TFT(406)는 OFF 상태로 되기 때문에, 출력단 OUT의 신호는 H레벨로 된다.
한편, 노드 N410에서의 전압이 제 2 논리 반전 레벨 VL을 하회하면, NOR 회로(450)의 출력 신호는 H레벨로 되고, NAND 회로(440)의 출력 신호도 H레벨로 된다. 따라서, P채널형 TFT(405)는 온 상태로 되고, N채널형 TFT(406)는 오프 상태로 되기 때문에, 출력단 OUT의 신호는 L레벨로 된다.
이 결과, 레벨 시프트 회로(400)의 입력단 IN에 입력된 신호의 비반전 논리의 신호가 출력단 OUT로부터 출력된다.
<4-3: 효과>
이와 같이, 제 1 논리 반전 회로인 NAND 회로(440), 및 제 2 논리 반전 회로인 NOR 회로(450)를, 논리 출력 회로(430)가 구비하는 유지 회로와 일체로 할 수 있기 때문에, 적은 게이트 수로 레벨 시프트 회로를 실현할 수 있다.
또한, 레벨 시프트 회로(400)에서, NAND 회로(440)는 2개의 P채널형 TFT가 병렬로 접속되고, 2개의 N채널형 TFT가 직렬로 접속된 구성이다. 또한, NOR 회로(450)는 2개의 P채널 TFT가 직렬로 접속되고, 2개의 N채널 TFT가 병렬로 접속된 구성이다. 이 때문에, 동일 게이트 치수의 P채널형 TFT, 및 동일 게이트 치수의 N채널형 TFT를 사용하더라도, NAND 회로(440)의 제 1 논리 반전 레벨 VH는 VB보다도 높고, NOR 회로(450)의 제 2 논리 반전 레벨 VL은 VB보다도 낮게 설정된다. NAND 회로(440) 및 NOR 회로(450)를 사용함으로써, 각각의 TFT 끼리의 형상 치수의 비를 변경하는 일 없이, 적절한 판정을 위한 논리 반전 레벨을 설정할 수 있다.
<5. 실시예 5>
<5-1:구성>
도 8은 본 발명의 실시예 5의 레벨 시프트 회로(500)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(500)는 실시예 2의 레벨 시프트 회로(200)(도 5 참조)의 구성에 대하여, 논리 출력부(535)를 구성하는 NAND 회로 및 NOR 회로 로서, 3입력의 NAND 회로(560)와, 3입력의 NOR 회로(570)를 이용하는 것이다. 여기서, NOR 회로(570)의 입력의 하나에는 레벨 시프트 회로(500)의 내부를 초기 상태로 하기 위한 리셋 신호 R이 입력되고, NAND 회로(560)의 입력의 하나에는 리셋 신호 R의 반전 신호 RB가 입력되는 구성으로 된다.
이 밖의 구성에 대해서는 실시예 2와 동일하여, 설명을 생략한다.
<5-2: 동작>
다음에, 레벨 시프트 회로(500)의 동작에 대해서 설명한다.
먼저, 리셋 신호 R로서 H레벨의 신호가 공급되고, 또한, 리셋 신호의 반전 신호 RB로서 L레벨의 신호가 공급되면, NAND 회로(560)의 출력 신호는 H레벨로 되고, 논리 반전 회로(580)의 출력 신호는 L레벨로 된다. 따라서, 이 L레벨의 신호가 NOR 회로(570)에 입력된다. 한편, NOR 회로(570)의 출력 신호는 L레벨로 되고, 논리 반전 회로(590)의 출력 신호는 H레벨로 된다. 따라서, 이 H레벨의 신호가 NAND 회로(560)에 입력된다. 따라서, 레벨 시프트 회로(500)의 내부 상태가 초기화되고, 이 초기 상태는 리셋 신호 R이 L레벨로 되고, 반전 신호 RB가 H레벨로 된 후에도 유지된다.
계속해서, 콘덴서(510)의 일단에 입력단 IN으로부터 저진폭의 논리 입력 신호가 공급되어, 타단인 노드 N510에서의 전압이 제 2 논리 반전 레벨 VL을 하회하면, NOR 회로(570)의 출력 신호는 L레벨로 되고, NAND 회로(560)의 출력 신호도 L 레벨로 된다. 따라서, N채널형 TFT(506)가 오프 상태, P채널형 TFT(505)가 온 상태로 되고, 따라서, 출력단 OUT의 신호가 H레벨로 된다.
한편, 노드 N510에서의 전압이 제 1 논리 반전 레벨 VH를 초과하면, NAND 회로(560)의 출력 신호는 H레벨로 되고, NOR 회로(570)의 출력 신호도 H레벨로 된다. 따라서, N채널형 TFT(506)가 온 상태, P채널형 TFT(505)가 오프 상태로 되고, 따라서, 출력단 OUT의 신호가 L레벨로 된다.
이 결과, 레벨 시프트 회로(500)의 입력단 IN에 입력된 신호의 반전 신호가 출력단 OUT로부터 출력된다.
<5-3: 효과>
레벨 시프트 회로(500)는 내부를 초기 상태로 하기 위한 리셋 신호 입력을 구비하고 있기 때문에, 저진폭의 논리 입력 신호가 입력되기 전에, 내부 상태 및 출력 신호의 상태를 확정할 수 있다. 특히 다수의 레벨 시프트 회로(500)를 사용한 경우에, 전원 투입 후의 초기 상태를 통일할 수 있다.
<6. 실시예 6>
<6-1: 구성>
도 9는 본 발명의 실시예 6의 레벨 시프트 회로(600)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(600)는 실시예 2의 레벨 시프트 회로(200)(도 5 참조)의 구성에 대하여, 저진폭의 논리 입력 신호가 입력되는 용량 소자를 2개 구비하고 있는 점이 상이하다.
상세하게는, 레벨 시프트 회로(600)는, 일단으로 공통의 논리 입력 신호가 입력되는, 제 1 용량 소자로서의 콘덴서(610) 및 제 2 용량 소자로서의 콘덴서(611)와, 콘덴서(610)의 타단에 제 1 바이어스 전압 VB1을 공급하는 제 1 바이어스 회로로 되는 제 3 논리 반전 회로로서의 논리 반전 회로(620)와, 콘덴서(611)의 타단에 제 1 바이어스 전압 VB1과 상이한 제 2 바이어스 전압 VB2를 공급하는 제 2 바이어스 회로로 되는 제 4 논리 반전 회로로서의 논리 반전 회로(622)와, 제 1 논리 반전 레벨 VH를 갖는 제 1 논리 반전 회로로서의 논리 반전 회로(640)와, 제 2 논리 반전 레벨 VL을 갖는 제 2 논리 반전 회로로서의 논리 반전 회로(650)를 구비하고 있다. 여기서, 논리 반전 회로(620, 640, 622, 650)는 각각 상보형 트랜지스터 회로이다.
이 밖의 구성에 대해서는 실시예 2와 동일하여, 설명을 생략한다.
레벨 시프트 회로(600)에서는, 논리 반전 회로(640)의 제 1 논리 반전 레벨 VH는 논리 반전 회로(620)가 공급하는 바이어스 전압 VB1보다 높게 설정되고, 논리 반전 회로(650)의 제 2 논리 반전 레벨 VL은 논리 반전 회로(622)가 공급하는 제 4 논리 반전 레벨인 바이어스 전압 VB2보다 낮게 설정되어 있다. 이 설정은, 논리 반 전 회로(640)를 구성하는 트랜지스터 소자의 논리 반전 회로(620)를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비를 조정하고, 논리 반전 회로(650)를 구성하는 트랜지스터 소자의 논리 반전 회로(622)를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비를 조정함으로써 실행할 수 있다. 조정은, 예를 들면, 논리 반전 회로(640, 620, 622, 650)가 갖는 P채널형 TFT의 게이트 길이를 논리 반전 회로(640, 620, 622, 650)의 순으로 크게 하고, 다른 수단을 동일하게 하는 것에 의해 실행한다.
도 10은 논리 반전 회로(620, 640, 622, 650)의 입출력 특성을 나타내는 그래프이다.
논리 반전 회로(620, 622)의 출력은 각각의 입력에 접속되어 있기 때문에, 논리 반전 회로(620, 622)의 입출력 특성의 곡선과 VIN=VOUT의 직선과의 교점의 전압에 의해, 각각의 바이어스 전압 VB1, VB2가 표시된다. 논리 반전 회로(640, 650)의 제 1 논리 반전 레벨 VH 및 제 2 논리 반전 레벨 VL에 대해서도, 가령, 별개로 취출하여 입출력을 접속했다고 가정하면, 논리 반전 회로(120)와 마찬가지로, 입출력 특성의 곡선과 VIN=VOUT의 직선과의 교점에 의해 표시된다. 여기서, VL<VB1, 그리고 VB2<VH의 관계가 표시되어 있다.
<6-2: 동작>
다음에, 레벨 시프트 회로(600)의 동작에 대해서 설명한다.
도 11은 이 동작을 설명하기 위한 도면으로서, 레벨 시프트 회로(600)의 각 부에서의 전압 파형을 나타내는 도면이다.
콘덴서(610)의 일단에 입력단 IN으로부터 저진폭의 논리 입력 신호가 공급되어, 타단인 노드 N610에서의 전압이 제 1 논리 반전 레벨 VH를 초과하면, 논리 반전 회로(640)의 출력의 신호는 L레벨로 된다. 따라서, NAND 회로(660)의 출력 신호는 H레벨로 되고, NOR 회로(670)의 출력 신호도 H레벨로 된다. 따라서, P채널형 TFT(605)가 오프 상태, N채널형 TFT(606)가 온 상태로 되어, 출력단 OUT의 신호가 L레벨로 된다.
한편, 노드 N611에서의 전압이 제 2 논리 반전 레벨 VL을 하회하면, 논리 반전 회로(650)의 출력의 신호는 H레벨로 된다. 따라서, NOR 회로(670)의 출력의 신호는 L레벨로 되고, NAND 회로(660)의 출력의 신호도 L레벨로 된다. 따라서, N채널형 TFT(606)가 오프 상태, P채널형 TFT(605)가 온 상태로 되어, 출력단 OUT의 신호가 H레벨로 된다.
이 결과, 레벨 시프트 회로(600)의 입력단 IN에 입력된 신호의 반전 신호가 출력단 OUT로부터 출력된다.
<6-3: 효과>
레벨 시프트 회로(600)는 공통의 논리 입력 신호가 입력되는 콘덴서(610, 611)를 복수개 구비하고, 콘덴서(610, 611)의 각각이 서로 독립된 바이어스 전압 및 논리 반전 레벨의 조합에 대응된다. 즉, 콘덴서(610)를 바이어스 전압 VB1 및 제 1 논리 반전 레벨 VH의 조합에, 그리고, 콘덴서(611)를 바이어스 전압 VB2 및 제 2 논리 반전 레벨 VL의 조합에 대응될 수 있다. 따라서, 논리 반전 회로(620, 622), 및 논리 반전 회로(640, 650)를 구성하는 소자의 특성을 각각의 콘덴서(610, 611)마다 독립적으로 조정하여, 최적의 논리 반전 레벨을 설정할 수 있다. 예를 들면, 바이어스 전압 VB1과 VB2를 독립적으로 조절하여, 각각의 제 1 논리 반전 레벨 VH 및 제 2 논리 반전 레벨 VL의 근방에 설정함으로써, 입력 감도를 고감도로 할 수 있다.
또한, 예를 들면, 논리 반전 회로(640)가 논리 반전 회로(650)와 상이한 회로 구성인 경우, 논리 반전 회로(620)에 논리 반전 회로(640)와 마찬가지의 회로 구성을 이용하는 것에 의해, 양쪽에 마찬가지의 경향으로 발생하는 제조 프로세스의 편차나, 시간 경과적인 변화를 상쇄하여, 입력 감도의 변화를 감소시킬 수 있다. 또한, 상이한 콘덴서(610, 611)마다 독립적으로 입력 감도를 조정할 수 있다.
<7. 실시예 7>
<7-1: 구성>
도 12는 본 발명의 실시예 7에 따른 논리 반전 회로(700)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(700)는 실시예 6의 레벨 시프트 회로(600)(도 9 참조)의 구성에 대하여, 제 1 논리 반전 회로로서 NAND 회로(740), 제 2 논리 반전 회로로서 NOR 회로(750)를 이용하는 점, 그리고, NAND 회로(740), NOR 회로(750), 및 논리 반전 회로(760, 770)에 의해 구성되는 논리 출력부로서의 RS 플립플롭이, 제 1 논리 반전 회로, 및 제 2 논리 반전 회로와 일체로 형성되는 점이 상이하다. 이 밖의 구성에 대해서는 실시예 6과 동일하여, 설명을 생략한다.
<7-2: 동작, 효과>
본 실시형태는 실시예 6와, 실시예 4와의 양쪽 특징을 더불어 가진다. 즉, 제 1 논리 반전 회로인 NAND 회로(740), 및 제 2 논리 반전 회로인 NOR 회로(750)를 논리 출력 회로로서의 RS 플립플롭과 겸용할 수 있기 때문에, 적은 게이트 수로 레벨 시프트 회로를 실현할 수 있고, 또한, 논리 반전 회로(720, 722), NAND 회로(740), 및 NOR 회로(750)를 구성하는 소자의 특성을 각각의 콘덴서(710, 711)마다 독립적으로 조정하여, 최적의 레벨 판정을 할 수 있다.
<8. 실시예 8>
<8-1: 구성>
도 13은 본 발명의 실시예 8에 따른 논리 반전 회로(800)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(800)는 실시예 6의 레벨 시프트 회로(600)( 도 9 참조)의 구성에 대하여, RS 플립플롭을 구성하는 NAND 회로 및 NOR 회로로서, 3입력의 NAND 회로(860)와, NOR 회로(870)를 이용하는 점이 상이하다. 여기서, NOR 회로(870)의 입력의 하나에는 레벨 시프트 회로(800)의 내부를 초기 상태로 하기 위한 리셋 신호 R이 입력되고, NAND 회로(860)의 입력의 하나에는 리셋 신호 R의 반전 신호 RB가 입력되도록 구성된다. 이 밖의 구성에 대해서는 실시예 6과 동일하여, 설명을 생략한다.
<8-2: 동작, 효과>
본 실시형태는 실시예 6와, 실시예 5와의 양쪽 특징을 더불어 가진다.
즉, 레벨 시프트 회로(800)는 내부를 초기 상태로 하기 위한 리셋 신호 입력을 구비하고 있기 때문에, 저진폭의 논리 입력 신호가 입력되기 전에, 내부 상태 및 출력 신호의 상태를 확정할 수 있다. 특히 다수의 레벨 시프트 회로(800)를 사용한 경우에, 전원 투입 후의 초기 상태를 통일할 수 있다.
<9. 실시예 9>
<9-1: 구성>
도 14는 본 발명의 실시예 9에 따른 논리 반전 회로(900)의 구성을 나타내는 회로도이다.
본 실시형태의 레벨 시프트 회로(900)는 실시예 8의 레벨 시프트 회로(800)(도 13 참조)의 구성에 대하여, 논리 반전 회로(920, 940)로서 NAND 회로를 이용하 고, 또한, 논리 반전 회로(922, 950)로서 NOR 회로를 이용하는 점이 상이하다. 여기서, 논리 반전 회로(920, 940)의 각각의 입력의 하나에는 리셋 신호 R이 입력되고, 논리 반전 회로(922, 950)의 각각의 입력의 하나에는 리셋 신호 R의 반전 신호 RB가 입력되도록 구성된다. 또한, 이들 입력은 콘덴서(910, 911)에 접속되는 입력의 일단과는 상이한 타단이다. 이 밖의 구성에 대해서는 실시예 8과 동일하여, 설명을 생략한다.
<9-2: 동작, 효과>
여기서, 실시예 9에 있어서의 동작을 설명한다. 먼저, 레벨 시프트 회로(900)를 초기 상태 또는 정지 상태로 하기 위해서, 리셋 신호 R로서 H레벨의 신호가 공급되는 동시에, 리셋 신호의 반전 신호 RB로서 L레벨의 신호가 공급되면, 논리 반전 회로(920, 940)의 출력의 신호는 H레벨로 되고, 논리 반전 회로(922, 950)의 출력의 신호 L레벨로 된다. 이 때, 논리 반전 회로(920, 940, 922, 950)가 갖는 상보형 트랜지스터 회로를 구성하는 각 트랜지스터는 온 또는 오프 상태 중 어느 하나의 상태로 된다. 따라서, 상보형 트랜지스터 회로를 구성하는 P채널형 트랜지스터 및 N채널형 트랜지스터의 쌍방이 포화 영역에서 동작하여, 동시에 드레인 전류가 흘러 버린다고 한 것을 방지할 수 있다.
다음에, 레벨 시프트 회로(900)의 초기 상태, 또는 정지 상태가 해제된 동작 상태로 하기 위해서, 리셋 신호 R로서 L레벨의 신호가 공급되는 동시에, 리셋 신호의 반전 신호 RB로서 H레벨의 신호가 공급되면, 논리 반전 회로(920, 922)의 출력 의 신호 전압은 각각의 논리 반전 레벨인 VB1, VB2로 된다. 또한, 논리 반전 회로(940, 950)의 출력의 신호는 각각의 논리 반전 레벨에 대한 입력의 신호 레벨에 따라서 H레벨 또는 L레벨로 된다.
이와 같이, 논리 반전 회로(920, 940, 922 및 950) 중 적어도 하나가, 콘덴서(910) 또는 콘덴서(911)에 접속되는 입력의 일단과는 상이한 타단을 갖고, 이 입력의 타단의 신호에 따라서, 입력의 일단의 신호 레벨에 관계없이, 출력의 신호를 H레벨 또는 L레벨이라고 한 소정의 레벨로 고정한다. 이에 따라, 레벨 시프트 회로(900)를 동작시키지 않는 경우에, 상보형 트랜지스터 회로를 구성하는 P채널형 트랜지스터 및 N채널형 트랜지스터의 쌍방에 드레인 전류가 동시에 흐르는 것을 방지하여, 소비 전력을 감소시킬 수 있다.
또한, 본 실시형태의 구성은 다른 실시형태에 적응시켜도 된다. 예를 들면, 실시예 1의 레벨 시프트 회로(100)(도 1)의 논리 반전 회로(120, 140, 150)로서, 입력의 타단을 갖는 NAND 회로 또는 NOR 회로를 이용해도 된다.
또한, 본 실시형태에서는, 출력의 신호를 고정시키기 위한 타단에, 논리 출력부(935)에 입력하는 리셋 신호 R 및 리셋 신호의 반전 신호 RB를 입력했지만, 본 발명은 이것에 한하지 않고, 타단에 입력하는 것은 출력의 신호를 고정시키기 위한 신호이면 무방하다. 예를 들면, 리셋 신호 R 및 리셋 신호의 반전 신호 RB는 다른 파워 세이브 신호 및 그 반전 신호를 입력하는 것이더라도 무방하다.
<10: 변형예, 개량예>
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
예를 들면, 상기 실시형태의 각각에 한정되지 않고, 상기 실시형태의 특징점을 조합한 실시형태도 본 발명에 포함된다.
또한, 상기 실시형태에서는, 스위칭 소자를 P채널형 TFT 및 N채널형 TFT로서 설명했지만, 본 발명은 이에 한하지 않고, 상보형 트랜지스터를 구성하는 스위칭 소자이면 무방하다. 예를 들면, P채널형 MOS 트랜지스터 또는 N채널형 MOS 트랜지스터이더라도 무방하고, PNP형 트랜지스터 또는 NPN형 트랜지스터이더라도 무방하다.
또한, 상기 실시형태에서는, 주된 논리 반전 회로를 인버터 회로로서 설명했지만, 본 발명은 이에 한하지 않고, 입력 신호의 논리 레벨을 반전해서 출력하는 회로이면 무방하고, 예를 들면, NAND 회로, NOR 회로, 배타 논리합 회로라고 한 회로이더라도 무방하다.
또한, 상기 실시형태에서는, 논리 출력 회로가 구비하는 논리 출력부가, 상기 제 1 논리 반전 회로의 판정 결과 및 상기 제 2 논리 반전 회로의 판정 결과를 유지하는, 플립플롭이라고 한 유지 회로이라고 하여 설명했지만, 본 발명은 이에 한하지 않고, 유지 회로가 아닌 구성도 포함된다. 예컨대, 상기 제 1 논리 반전 회로의 판정 결과 및 상기 제 2 논리 반전 회로의 판정 결과를, 전류 버퍼를 구성하는 상보형 트랜지스터의 P형 및 N형의 스위칭 소자에 입력하는 구성이더라도 무 방하다. 단, 인접하는 변화점끼리의 간격이 긴 신호에 적절히 추종하는 점에서는, 유지 회로인 것이 바람직하다.
또한, 상기 실시형태에서는, 상보 회로 구동 신호를, 내장하는 출력 버퍼에 출력한다고 해서 설명했지만, 본 발명은 이에 한하지 않고, 레벨 시프트 회로의 외부에 마련하는 출력 버퍼에 공급하는 것으로 해도 무방하고, 이 경우 상보 회로 구동 신호는 레벨 시프트 회로 자신의 논리 출력 신호로 된다.
<11. 액정 패널의 구성예>
다음에, 상술한 전기적 구성에 따른 전기 광학 장치(1)의 전체 구성에 대해서 도 15 및 도 16을 참조하여 설명한다. 여기서, 도 15는 전기 광학 장치(1)의 구성을 나타내는 사시도이고, 도 16은 도 15에서의 A-A 단면도이다. 액정 패널은 화소 전극 등이 형성된 유리나 반도체 등의 소자 기판(1151)과, 공통 전극(1158) 등이 형성된 유리 등의 투명한 대향 기판(1152)을 구비하고, 이들 소자 기판(1151) 및 대향 기판(1152)의 간격에 액정(1155)이 봉입되어 있다.
대향 기판(1152)의 외주부에는 소자 기판(1151) 및 대향 기판(1152)의 간격을 봉지하는 밀봉 부재(1154)가 마련되어 있다. 이 밀봉 부재(1154)는 소자 기판(1151) 및 대향 기판(1152)과 함께, 액정(1155)이 봉입되는 공간을 형성한다. 밀봉 부재(1154)에는, 소자 기판(1151) 및 대향 기판(1152)의 간격을 유지하기 위해서, 스페이서(1153)가 혼입되어 있다. 또한, 밀봉 부재(1154)에는 액정(1155)을 봉입하기 위한 개구부가 형성되어 있으며, 이 개구부는 액정(1155)의 봉입 후에 봉 지재(1156)로 봉지되어 있다.
여기서, 소자 기판(1151)의 대향면으로서, 밀봉 부재(1154)의 외측 한 변에 있어서는 데이터선 구동 회로(1200)가 형성되어, Y방향으로 연장하는 데이터선을 구동하는 구성으로 되어 있다. 또한, 이 한 변에는 복수의 접속 전극(1157)이 형성되어, 타이밍 발생 회로부터의 각종 신호나 화상 신호를 입력하는 구성으로 되어 있다. 또한, 이 한 변에 인접하는 한 변에는 주사선 구동 회로(1500)가 형성되어, X방향으로 연장하는 주사선을 각각 양측으로부터 구동하는 구성으로 되어 있다. 한편, 대향 기판(1152)의 공통 전극(1158)은, 소자 기판(1151)과의 접합 부분에서의 4모퉁이 중 적어도 1개소에서 마련된 도통재에 의해서, 소자 기판(1151)과의 전기적 도통이 도모되고 있다. 그밖에, 대향 기판(1152)에는 액정 패널의 용도에 따라서, 예를 들면, 첫째로 스트라이프 형상이나, 모자이크 형상, 트라이앵글 형상 등으로 배열한 컬러 필터가 마련되고, 둘째로, 예를 들면, 크롬이나 니켈 등의 금속 재료나, 카본이나 티탄 등을 포토 레지스트에 분산한 수지 블랙 등의 블랙 매트릭스가 마련되며, 셋째로, 액정 패널에 광을 조사하는 백 라이트가 마련되고, 특히 색광 변조의 용도의 경우에는, 컬러 필터는 형성되지 않고서 블랙 매트릭스가 대향 기판(1152)에 마련된다.
추가로, 소자 기판(1151) 및 대향 기판(1152)의 대향면에는 각각 소정의 방향으로 연마(rubbing) 처리된 배향막 등이 마련되는 한편, 그 각 배면측에는 배향 방향에 따른 편광판이 각각 마련된다. 단, 액정(1155)으로서 고분자 중에 미소립으로서 분산시킨 고분자 분산형 액정을 이용하면, 전술한 배향막, 편광판 등이 불 필요해지는 결과, 광이용 효율이 높아지기 때문에, 고휘도화나 저소비 전력화 등의 점에서 유리하다. 또한, 데이터선 구동 회로(1200), 주사선 구동 회로(1500) 등의 주변 회로의 일부 또는 전부를, 소자 기판(1151)에 형성하는 대신에, 예를 들면, TAB(Tape Automated Bonding) 기술을 이용하여 필름에 실장된 구동용 IC 칩을, 소자 기판(1151)의 소정 위치에 마련되는 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 해도 무방하고, 구동용 IC 칩 자체를, COG(Chip On Grass) 기술을 이용하여, 소자 기판(1151)의 소정 위치에 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 해도 무방하다.
<12. 응용예>
상술한 실시형태에서는 액정을 구비한 전기 광학 장치를 예시했지만, 액정 이외의 전기 광학 물질을 이용한 전기 광학 장치에도 본 발명은 적용된다. 전기 광학 물질이란, 전기 신호(전류 신호 또는 전압 신호)의 공급에 의해서 투과율이나 휘도라고 한 광학적 특성이 변화되는 물질이다. 예컨대, 유기 EL(Electro Luminescent)나 발광 폴리머 등의 OLED 소자를 전기 광학 물질로서 이용한 표시 패널이나, 착색된 액체와 당해 액체에 분산된 백색의 입자를 포함하는 마이크로 캡슐을 전기 광학 물질로서 이용한 전기 영동 표시 패널, 극성이 상위한 영역마다 상이한 색으로 나누어서 칠해진 트위스트 볼을 전기 광학 물질로서 이용한 트위스트 볼 디스플레이 패널, 흑색 토너를 전기 광학 물질로서 이용한 토너 디스플레이 패널, 또는 헬륨이나 네온 등의 고압 가스를 전기 광학 물질로서 이용한 플라즈마 디스플 레이 패널 등 각종 전기 광학 장치에 대해서도 상기 실시형태와 마찬가지로 본 발명이 적용될 수 있다.
<13. 전자기기>
다음에, 상술한 실시형태 및 응용예에 따른 전기 광학 장치(1)를 적용한 전자기기에 대해서 설명한다. 도 17에 전기 광학 장치(1)를 적용한 모바일형 퍼스널 컴퓨터의 구성을 나타낸다. 퍼스널 컴퓨터(2000)는 표시 유닛으로서의 전기 광학 장치(1)와 본체부(2010)를 구비한다. 본체부(2010)에는 전원 스위치(2001) 및 키보드(2002)가 마련되어 있다. 이 전기 광학 장치(1)는 입력 감도가 제조 프로세스의 편차에 의한 영향을 받지 않는 레벨 시프트 회로를 구비하기 때문에, 균질한 화상을 표시할 수 있다.
도 18에 전기 광학 장치(1)를 적용한 휴대 전화기의 구성을 나타낸다. 휴대 전화기(3000)는 복수의 조작 버튼(3001) 및 스크롤 버튼(3002), 및 표시 유닛으로서의 전기 광학 장치(1)를 구비한다. 스크롤 버튼(3002)을 조작함으로써, 전기 광학 장치(1)에 표시되는 화면이 스크롤된다. 도 19에 전기 광학 장치(1)를 적용한 정보 휴대 단말(PDA: Personal Digital Assistants)의 구성을 나타낸다. 정보 휴대 단말(4000)은 복수의 조작 버튼(4001) 및 전원 스위치(4002), 및 표시 유닛으로서의 전기 광학 장치(1)를 구비한다. 전원 스위치(4002)를 조작하면, 주소록이나 스케쥴 리스트라고 한 각종 정보가 전기 광학 장치(1)에 표시된다.
또한, 전기 광학 장치(1)가 적용되는 전자기기로서는, 도 17~도 19에 나타내 는 것 외에, 디지털 스틸 카메라, 액정 텔레비전, 뷰파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 기기 등을 들 수 있다. 그리고, 이들 각종 전자기기의 표시부로서 상술한 전기 광학 장치(1)가 적용 가능하다.
본 발명에 의하면, 상기 논리 출력 회로에 상보형 트랜지스터로 이루어지는 출력 버퍼를 내장 또는 외부에 부가함으로써, 출력 버퍼로서의 상보형 트랜지스터의 능력에 따른 보다 큰 전류를 출력하면서도, 상보형 트랜지스터를 구성하는 복수의 트랜지스터가 동시에 온 상태로 되어서 발생하는 관통 전류를 감소시킬 수 있다.
또한, 예를 들면, 액정 표시 장치라고 한 전기 광학 장치에 상기 레벨 시프트 회로를 구비하는 것에 의해, 제조 프로세스의 편차 등에 의한 표시의 편차가 적은 전기 광학 장치를 제공할 수 있다.
또한, 전자기기에 상기 전기 광학 장치를 구비하는 것에 의해, 제조 프로세스의 편차 등에 의한 표시의 편차가 적은 전자기기를 제공할 수 있다.

Claims (15)

  1. 일단으로 제 1 논리 진폭을 갖는 논리 입력 신호가 입력되는 용량 소자와,
    상기 용량 소자의 타단에 접속된 입력단에 대하여 제 1 논리 반전 레벨을 갖는 제 1 논리 반전 회로 및 상기 용량 소자의 타단에 접속된 입력단에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로를 포함하여, 상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로의 출력 극성이 일치하는 경우 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시키는 논리 출력 회로와,
    상기 용량 소자의 타단에 입력단과 출력단이 접속되고, 상기 용량 소자의 타단에 접속된 입력단에 대하여 제 3 논리 반전 레벨을 갖는 제 3 논리 반전 회로
    를 구비하되,
    상기 제 1 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 높게 설정되고,
    상기 제 2 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 낮게 설정된
    것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로와 상기 제 3 논리 반전 회로는 상보형 트랜지스터 회로인 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 논리 반전 레벨은 상기 제 1 논리 반전 회로를 구성하는 트랜지스터 소자의, 상기 제 3 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 의해 설정되고,
    상기 제 2 논리 반전 레벨은 상기 제 2 논리 반전 회로를 구성하는 트랜지스터 소자의, 상기 제 3 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 의해 설정된
    것을 특징으로 하는 레벨 시프트 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 논리 반전 회로, 상기 제 2 논리 반전 회로 및 상기 제 3 논리 반전 회로 중 적어도 하나는, 상기 입력의 일단과는 다른 입력의 타단을 갖고, 이 입력의 타단의 신호에 따라 상기 입력의 일단의 신호에 관계없이, 출력 신호를 소정의 레벨로 고정하는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 1 논리 진폭을 갖는 논리 입력 신호가 일단에 입력되는 제 1 용량 소자와,
    상기 논리 입력 신호가 일단에 입력되는 제 2 용량 소자와,
    상기 제 1 용량 소자의 타단에 접속된 입력단에 대하여 제 1 논리 반전 레벨을 갖는 제 1 논리 반전 회로 및 상기 제 2 용량 소자의 타단에 접속된 입력단에 대하여 제 2 논리 반전 레벨을 갖는 제 2 논리 반전 회로를 포함하여, 상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로의 출력 극성이 일치하는 경우 제 2 논리 진폭을 갖는 논리 출력 신호를 반전시키는 논리 출력 회로와,
    상기 제 1 용량 소자의 타단에 입력단과 출력단이 접속되고, 상기 제 1 용량 소자의 타단에 접속된 입력단에 대하여 제 3 논리 반전 레벨을 갖는 제 3 논리 반전 회로와,
    상기 제 2 용량 소자의 타단에 입력단과 출력단이 접속되고, 상기 제 2 용량 소자의 타단에 접속된 입력단에 대하여 제 4 논리 반전 레벨을 갖는 제 4 논리 반전 회로
    를 구비하되,
    상기 제 1 논리 반전 레벨은 상기 제 3 논리 반전 레벨보다 높게 설정되고,
    상기 제 2 논리 반전 레벨은 상기 제 4 논리 반전 레벨보다 낮게 설정된
    것을 특징으로 하는 레벨 시프트 회로.
  6. 제 5 항에 있어서,
    상기 제 1 논리 반전 회로와 상기 제 2 논리 반전 회로와 상기 제 3 논리 반 전 회로와 상기 제 4 논리 반전 회로는 상보형 트랜지스터 회로인 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 논리 반전 레벨은 상기 제 1 논리 반전 회로를 구성하는 트랜지스터 소자의, 상기 제 3 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 의해 설정되고,
    상기 제 2 논리 반전 레벨은 상기 제 2 논리 반전 회로를 구성하는 트랜지스터 소자의, 상기 제 4 논리 반전 회로를 구성하는 트랜지스터 소자에 대한 형상 치수 또는 직/병렬 단수의 비에 의해 설정된
    것을 특징으로 하는 레벨 시프트 회로.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 논리 반전 회로, 상기 제 2 논리 반전 회로, 상기 제 3 논리 반전 회로 및 상기 제 4 논리 반전 회로 중 적어도 하나는 상기 입력의 일단과는 다른 입력의 타단을 갖고, 이 입력의 타단의 신호에 따라 상기 입력의 일단의 신호에 관계없이, 출력 신호를 소정의 레벨로 고정하는 것을 특징으로 하는 레벨 시프트 회로.
  9. 제 2 항 또는 제 6 항에 있어서,
    상기 각 트랜지스터 회로는 동일한 제조 프로세스로 형성된 것을 특징으로 하는 레벨 시프트 회로.
  10. 제 9 항에 있어서,
    상기 각 트랜지스터 회로는 근접하여 배치된 것을 특징으로 하는 레벨 시프트 회로.
  11. 제 9 항에 있어서,
    상기 각 트랜지스터 회로의 형상은 서로 유사한 형상인 것을 특징으로 하는 레벨 시프트 회로.
  12. 제 1 항 또는 제 5 항에 있어서,
    상기 제 2 논리 진폭을 갖는 논리 출력 신호는 상보형 트랜지스터 회로를 구동하기 위한 상보 회로 구동 신호인 것을 특징으로 하는 레벨 시프트 회로.
  13. 제 12 항에 있어서,
    상기 제 2 논리 진폭을 공급하는 전원 사이에 직렬 접속되고, 상기 상보 회로 구동 신호에 의해 구동되는 상보형 트랜지스터 회로를 더 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  14. 청구항 1 또는 5에 기재된 레벨 시프트 회로를 구비하는 전기 광학 장치.
  15. 청구항 14에 기재된 전기 광학 장치를 구비하는 전자기기.
KR1020060009681A 2005-02-01 2006-02-01 레벨 시프트 회로, 전기 광학 장치 및 전자기기 KR100793450B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00024965 2005-02-01
JP2005024965A JP4096948B2 (ja) 2005-02-01 2005-02-01 レベルシフト回路、それを用いた電気光学装置、および、電子機器

Publications (2)

Publication Number Publication Date
KR20060088509A true KR20060088509A (ko) 2006-08-04
KR100793450B1 KR100793450B1 (ko) 2008-01-14

Family

ID=36755529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060009681A KR100793450B1 (ko) 2005-02-01 2006-02-01 레벨 시프트 회로, 전기 광학 장치 및 전자기기

Country Status (5)

Country Link
US (1) US7282952B2 (ko)
JP (1) JP4096948B2 (ko)
KR (1) KR100793450B1 (ko)
CN (1) CN1815889B (ko)
TW (1) TWI315060B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018655B2 (en) * 2017-11-28 2021-05-25 Shenzhen Torey Microelectronic Technology Co. Ltd. Level shift circuit and display driver integrated circuit

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI344625B (en) 2005-03-08 2011-07-01 Epson Imaging Devices Corp Driving circuit of display device, driving circuit of electro-optical device, and electronic apparatus
US7786788B2 (en) 2006-11-30 2010-08-31 Tpo Displays Corp. Systems including level shifter having voltage distributor
US7928765B2 (en) * 2009-03-30 2011-04-19 Lsi Corporation Tuning high-side and low-side CMOS data-paths in CML-to-CMOS signal converter
US8030965B2 (en) * 2009-12-10 2011-10-04 Advantest Corporation Level shifter using SR-flip flop
JP5485108B2 (ja) * 2010-10-28 2014-05-07 株式会社 日立パワーデバイス 半導体装置、およびそれを用いた超音波診断装置
US8729954B2 (en) * 2011-08-31 2014-05-20 Freescale Semiconductor, Inc. MOFSET mismatch characterization circuit
US9111894B2 (en) * 2011-08-31 2015-08-18 Freescale Semiconductor, Inc. MOFSET mismatch characterization circuit
JP2014179723A (ja) * 2013-03-14 2014-09-25 Seiko Epson Corp レベルシフト回路、電気光学装置、及び電子機器
US20150073738A1 (en) * 2013-09-09 2015-03-12 International Business Machines Corporation Determining process variation using device threshold sensitivites
JP6642973B2 (ja) * 2015-03-26 2020-02-12 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の制御方法
US9698774B2 (en) * 2015-08-14 2017-07-04 Macom Technology Solutions Holdings, Inc. 20V to 50V high current ASIC PIN diode driver
US9948291B1 (en) 2015-08-14 2018-04-17 Macom Technology Solutions Holdings, Inc. 20V to 50V high current ASIC PIN diode driver
CN109346026A (zh) * 2018-12-21 2019-02-15 深圳市华星光电技术有限公司 液晶显示面板的驱动装置以及液晶显示器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1127116A (ja) * 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ
JP3609977B2 (ja) * 1999-07-15 2005-01-12 シャープ株式会社 レベルシフト回路および画像表示装置
JP3596540B2 (ja) * 2001-06-26 2004-12-02 セイコーエプソン株式会社 レベルシフタ及びそれを用いた電気光学装置
KR100848090B1 (ko) * 2002-02-19 2008-07-24 삼성전자주식회사 레벨 시프터 및 이를 이용한 액정 표시 장치
CN1194333C (zh) * 2002-11-12 2005-03-23 统宝光电股份有限公司 纯p型晶体管的电压电平移位器
US6982571B2 (en) * 2003-12-04 2006-01-03 Hewlett-Packard Development Company, L.P. Systems and methods for translating voltage levels of digital signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018655B2 (en) * 2017-11-28 2021-05-25 Shenzhen Torey Microelectronic Technology Co. Ltd. Level shift circuit and display driver integrated circuit

Also Published As

Publication number Publication date
US20060169909A1 (en) 2006-08-03
JP2006217016A (ja) 2006-08-17
CN1815889A (zh) 2006-08-09
CN1815889B (zh) 2011-06-01
TW200636668A (en) 2006-10-16
JP4096948B2 (ja) 2008-06-04
KR100793450B1 (ko) 2008-01-14
TWI315060B (en) 2009-09-21
US7282952B2 (en) 2007-10-16

Similar Documents

Publication Publication Date Title
KR100793450B1 (ko) 레벨 시프트 회로, 전기 광학 장치 및 전자기기
US8461509B2 (en) Optical sensor device including amplifier circuit and feedback resistor
US8432385B2 (en) Clocked inverter, NAND, NOR and shift register
KR100793507B1 (ko) 쌍방향 시프트 레지스터
JP5811129B2 (ja) 電気光学装置および電子機器
TWI410937B (zh) 半導體積體電路
JP2014017840A (ja) 半導体装置
JP2002328643A (ja) 表示装置の駆動回路
KR20070090013A (ko) 반도체 디바이스 및 이를 이용하는 전자 기기
JP2007205902A (ja) 光検知回路、電気光学装置および電子機器
WO2019237716A1 (en) Shift register unit, shift register and driving method, and display apparatus
US20140361966A1 (en) Level conversion circuit and liquid crystal display device using the same
US20080084380A1 (en) Display Device
JP4434036B2 (ja) レベルシフト回路、それを用いた電気光学装置、および、電子機器
US20050206640A1 (en) Image display panel and level shifter
JP2005311790A (ja) 信号レベル変換回路および該回路を用いた液晶表示装置
KR100755562B1 (ko) 광 감지 회로가 내장된 액정표시장치
JP4434035B2 (ja) レベルシフト回路、それを用いた電気光学装置、および、電子機器
JP6458882B2 (ja) レベルシフト回路、電気光学装置、及び電子機器
JP2006287198A (ja) 半導体回路、電気光学装置の駆動回路および電子機器
TW202349371A (zh) Oled像素電路架構、oled顯示裝置及資訊處理裝置
JP6273714B2 (ja) レベルシフト回路、電気光学装置、及び電子機器
JP2006267781A (ja) 電気光学パネルの駆動回路、電気光学装置、および電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111216

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee