KR20070090013A - 반도체 디바이스 및 이를 이용하는 전자 기기 - Google Patents

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토모유키 이와부치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력이 감소 될 수 있는 반도체 디바이스 및 그것을 이용한 전자 기기를 제공한다. 본 발명의 반도체 디바이스는 고전위 전원으로부터 제 1 전위가 공급되고, 저전위 전원으로부터 제 2 전위가 공급된다. 입력 노드에 제 1 신호가 입력되면, 출력 노드로부터 제 2 신호가 출력된다. 본 발명의 반도체 디바이스에 따르면, 제 2 신호의 전위차가 제 1 전위와 제 2 전위의 전위차보다 작게 제어될 수 있으므로, 배선들의 충전/방전에 필요한 소비 전력이 감소 될 수 있다.
반도체, 전위차, 소비 전력

Description

반도체 디바이스 및 이를 이용하는 전자 기기{Semiconductor device and electronic appliance using the same}
본 발명은, 입력 및 출력 노드들을 가진 반도체 디바이스에 관한 것으로, 입력 노드에 신호가 입력되면, 출력 노드로부터 신호가 출력된다. 또한, 본 발명은 복수의 트랜지스터를 포함하는 반도체 디바이스에 관한 것이다.
최근, 반도체 디바이스들은 다양한 전자 기기들에 이용되고 되고, 반도체 디바이스들의 개발이 활발하게 진행되고 있다. 반도체 디바이스들 중 하나로서, 소스 드라이버(101), 게이트 드라이버(106) 및 픽셀(110)을 갖는 반도체 디바이스가 있다(도 20a 참조; 특허 문헌 1 참조).
소스 드라이버(101)에 포함된 신호 출력 회로(10)는, 고전위 전원(high potential power source)(VDD1) 및 저전위 전원(low potential power source)(VSS1)으로부터 전위들이 공급되고 있다. 소스 드라이버(101)에 포함된 신호 출력 회로(10)는, 입력 및 출력 노드들을 가지며, 입력 노드에 신호가 입력되면, 출력 노드는 VDD1 또는 VSS1과 동일한 전위를 가진 신호를 출력한다. 신호 출 력 회로(10)로부터 출력된 신호는 소스 라인(115) 및 n-채널 트랜지스터(112)를 통해, p-채널 트랜지스터(113)로 입력됨으로써, p-채널 트랜지스터(113)는 온 또는 오프 된다.
게이트 드라이버(106)에 포함된 신호 출력 회로(10)는, 고전위 전원(VDD2) 및 저전위 전원(VSS2)으로부터 전위들을 공급받는다. 게이트 드라이버(106)에 포함된 신호 출력 회로(10)는 입력 노드와 출력 노드를 가지며, 입력 노드에 신호가 입력되면, 출력 노드는 VDD2 또는 VSS2와 동일한 전위를 가진 신호를 출력한다. 신호 출력 회로(10)로부터 출력된 신호는, 게이트 라인(116)을 통해 n-채널 트랜지스터(112)에 입력됨으로써, n-채널 트랜지스터(112)가 온 또는 오프 된다.
소스 드라이버(101)에 포함된 신호 출력 회로(10)의 출력 노드에 접속된 소스 라인(115)의 전위는 VDD1 또는 VSS1의 전위 사이에서 교대로 변경된다(도 20B 참조). 유사하게, 게이트 드라이버(106)에 포함된 신호 출력 회로(10)의 출력 노드에 접속된 게이트 라인(116)의 전위는 VDD2 또는 VSS2의 전위 사이에서 교대로 변경된다.
[특허 문헌 1] 일본 특허 공개 번호 제 2004－126513호(도 12 및 도 13)
일반적으로, 고전위 전원 및 저전위 전원은 큰 전위차를 갖는다. 예를 들어, VDD1은 10V, VSS1이 0V인 경우, 그 전위차는 10V이다. 반면, VDD2가 12V, VSS2가 -2V인 경우, 그 전위차는 14V이다. VDD1과 VSS1의 전위차와, VDD2와 VSS2의 전위차가 크면, 소스 라인들과 게이트 라인들의 충전/방전에 필요한 소비 전력이 증가한다.
또한, 계조(gray scale)들을 표현하기 위해서 시간 계조법을 이용하는 경우, 1 프레임은 복수의 서브 프레임들로 분할되고, 소스 라인들 및 게이트 라인들은 각 서브 프레임 기간에서 충전/방전이 된다. 즉, 시간 계조법이 이용될 때, 소스 라인들과 게이트 라인들의 충전/방전 동작들의 횟수가 증가함으로써, 소비 전력이 한층 더 증가한다.
따라서, 본 발명의 제 1 목적은 소스 라인들과 게이트 라인들의 충전/방전에 필요한 소비 전력이 감소 될 수 있는 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은, 출력 노드로부터 출력되는 2개의 신호들의 전위차를 고전위 전원과 저전위 전원의 전위차보다 작게 제어함으로써, 소비 전력이 감소 될 수 있는 반도체 디바이스를 제공하는 것이다.
본 발명의 반도체 디바이스는 고전위 전원과 저전위 전원으로부터 전위들을 공급받는다 또한, 본 발명의 반도체 디바이스는 입력 노드 및 출력 노드를 갖는다. 입력 노드에 신호가 입력되면, 출력 노드로부터 제 1 전위를 가진 신호(제 1 신호 전위라고도 함) 및 제 2 전위를 가진 신호(제 2 신호 전위라고도 함)가 출력된다. 본 발명에 따르면, 제 1 전위를 가진 신호와 제 2 전위를 가진 신호의 전위차는 고전위 전원과 저전위 전원의 전위차보다 작게 제어되며, 이에 따라 소비 전력이 감소된다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터, 및 전위 생성 회로를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원으로도 함)에 접속되고, 제 3 트랜지스터의 게이트 전극은 전위 생성 회로에 접속되며, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원으로도 함)에 접속된다. 제 1 트랜지스터의 게이트 전극 및 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 제 3 트랜지스터는 p-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터, 및 전위 생성 회로를 포함한다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원으로도 함)에 접속되며, 제 3 트랜지스터의 게이트 전극은 전위 생성 회로에 접속되고, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되며, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원이라고도 함)에 접속된다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 제 3 트랜지스터는 n-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터, 및 전위 생성 회로를 포함한다. 제 3 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극은 전위 생성 회로에 접속되고, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되며, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원으로도 함)에 접속된다. 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원으로도 함)에 접속된다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 제 3 트랜지스터는 p-채널 트랜지스터이고, 제 4 트랜지스터는 n-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 및 직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터, 및 전위 생성 회로를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원으로도 함)에 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원으로도 함)에 접속되며, 제 2 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나 및 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속된다. 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원에 접속되고, 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로에 접속된다. 제 1 트랜지스터의 게이트 전극, 제 3 트랜지스터의 게이트 전극, 및 제 4 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 p-채널 트랜지스터이며, 제 3 트랜지스터는 p-채널 트랜지스터이고, 제 4 트랜지스터는 n-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터, 및 전위 생성 회로를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 고전위 전원(제 1전위를 인가하는 제 1 전원이라고도 함)에 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원이라고도 함)에 접속되며, 제 1 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속된다. 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원에 접속되고, 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로에 접속된다. 제 1 트랜지스터의 게이트 전극, 제 3 트랜지스터의 게이트 전극, 및 제 4 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 n-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 제 3 트랜지스터는 n-채널 트랜지스터이고, 제 4 트랜지스터는 p-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터, 직렬로 접속된 제 5 트랜지스터 및 제 6 트랜지스터, 및 전위 생성 회로를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원이라고도 함)에 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저전위 전원(제 2 전위를 인가하는 제 2 전원이라고도 함)에 접속된다. 제 2 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나 및 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되며, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원에 접속되고, 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로에 접속된다. 제 1 트랜지스터의 게이트 전극은 제 5 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 제 6 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되며, 제 5 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원에 접속되고, 제 6 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로에 접속된다. 제 3 트랜지스터 내지 제 6 트랜지스터의 게이트 전극들에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 n-채널 트랜지스터이고, 제 2 트랜지스터는 p-채널 트랜지스터이며, 제 3 트랜지스터는 p-채널 트랜지스터이고, 제 4 트랜지스터는 n-채널 트랜지스터이며, 제 5 트랜지스터는 n-채널 트랜지스터이고, 제 6 트랜지스터는 p-채널 트랜지스터이다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 및 하나 이상의 감산 트랜지스터들(제 3 트랜지스터들이라고도 함)을 포함한 감산 회로(회로라고도 함)를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 고전위 전원(제 1 전위를 인가하는 제 1 전원이라고도 함)에 접속되고, 감산 회로는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 저전위 전원(제 2 전위를 인가하는 제 2 전원이라고도 함)의 사이에 설치되며, 감산 트랜지스터의 게이트 전극은 감산 트랜지스터의 드레인 전극에 접속된다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 감산 트랜지스터는 n-채널 트랜지스터이다.
또한, 전술한 구성에서, 감산 회로에 포함된 복수의 감산 트랜지스터들은 직렬로 접속된다. 감산 회로의 일단자는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 감산 회로의 타단자는 저전위 전원의 전위로 유지된다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 및 하나 이상의 감산 트랜지스터들(제 3 트랜지스터라고도 함)을 포함한 감산 회로(회로라고도 함)를 포함한다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속되고, 감산 회로는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 고전위 전원의 사이에 설치되며, 감산 트랜지스터의 게이트 전극은 감산 트랜지스터의 드레인 전극에 접속된다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 감산 트랜지스터는 p-채널 트랜지스터이다.
또한, 전술한 구성에서, 감산 회로의 일단자는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 감산 회로의 타단자는 고전위 전원의 전위로 유지된다.
본 발명의 반도체 디바이스는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터, 하나 이상의 제 1 감산 트랜지스터들(제 3 트랜지스터라고도 함)을 포함하는 제 1 감산 회로(제 1 회로라고도 함), 및 하나 이상의 제 2 감산 트랜지스터들(제 4 트랜지스터라고도 함)을 포함한 제 2 감산 회로(제 2 회로라고도 함)를 포함한다. 제 1 감산 회로는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 저전위 전원의 사이에 설치된다. 제 2 감산 회로는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 고전위 전원의 사이에 설치된다. 감산 트랜지스터의 게이트 전극은 감산 트랜지스터의 드레인 전극에 접속된다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 게이트 전극에 신호(제 1 신호)가 입력되면, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로부터 신호(제 2 신호)가 출력된다.
전술한 구성에서, 제 1 트랜지스터는 p-채널 트랜지스터이고, 제 2 트랜지스터는 n-채널 트랜지스터이며, 제 1 감산 트랜지스터는 n-채널 트랜지스터이고, 제 2 감산 트랜지스터는 p-채널 트랜지스터이다.
또한, 전술한 구성에서, 제 1 감산 회로의 일단자는 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 제 1 감산 회로의 타단자는 저전위 전원의 전위로 유지된다. 반면, 제 2 감산 회로의 일단자는 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속되고, 제 2 감산 회로의 타단자는 고전위 전원의 전위로 유지된다.
전술한 감산 회로를 각각 포함하는 모든 구성에 대해서, 만약 감산 회로가 1개의 감산 트랜지스터를 갖는 경우, 감산 회로의 일단자는 감산 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 해당한다. 반면, 감산 회로의 타단자는 감산 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다. 한편, 감산 회로가 직렬로 접속된 복수의 감산 트랜지스터들을 포함한 경우, 감산 회로의 일단자는 직렬로 접속된 복수의 감산 트랜지스터들 중에서 일단에 배치된 감산 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 해당한다. 반면, 감산 회로의 타단자는 직렬로 접속된 복수의 감산 트랜지스터들 중에서 타단에 배치된 감산 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 상당한다.
본 발명의 반도체 디바이스에 포함된 전위 생성 회로는 제 1 스위치, 제 2 스위치, 제 1 캐패시터, 제 2 캐패시터 및 버퍼 증폭기를 갖는다. 제 1 스위치의 일측 노드는 전위 생성을 위한 고전위 전원에 접속되고, 제 1 스위치의 타측 노드는 제 2 스위치의 일측 노드 및 제 1 캐패시터의 일측 노드에 접속되며, 제 2 스위치의 타측 노드는 제 2 캐패시터의 일측 노드와 버퍼 증폭기의 입력 단자에 접속되고, 제 2 캐패시터의 타단자는 저전위 전원에 접속된다. 제 1 캐패시터의 타측 노드에 감산 신호(제 3 신호)가 입력되면, 버퍼 증폭기의 출력 노드로부터 제 4 신호가 출력된다. 제 4 신호의 전위는 전위 생성을 위한 고전위 전원의 전위로부터 감산 신호의 전위를 감산한 전위에 해당한다.
전술한 구성에서, 전위 생성을 위한 고전위 전원에 접속된 제 1 스위치의 일측 노드는 전위 생성을 위한 고전위 전원의 전위(제 4 전위라고도 함)로 유지된다.
본 발명의 반도체 디바이스에 포함된 전위 생성 회로는 직렬로 접속된 복수의 저항들을 가지며, 복수의 저항들의 일단은 고전위 전원에 접속되고, 복수의 저항들의 타단은 저전위 전원에 접속되며, 복수의 저항들 중에서 선택된 2개의 저항의 접속 노드로부터 전위를 출력한다.
전술한 구성을 갖는 본 발명의 반도체 디바이스에서, 고전위 전원에 접속된 노드 및 저전위 전원에 접속되고 있는 노드는 일정한 전위들로 유지된다.
즉, 고전위 전원(제 1 전원이라고도 함)에 접속된 노드는 고전위 전원의 전위(제 1 전위라고도 함)로 유지된다. 반면, 저전위 전원(제 2 전원이라고도 함)에 접속된 노드는 저전위 전원의 전위(제 2 전위라고도 함)로 유지된다.
본 발명의 반도체 디바이스에 포함된 전위 생성 회로는 고전위 전원의 전위 및 저전위 전원의 전위와는 상이한 전위(제 3 전위라고도 함)를 생성한다.
본 발명의 전자 기기는 전술한 구성들 중 임의의 것을 갖는 본 발명의 반도체 디바이스를 갖는다.
전술한 구성들을 갖는 본 발명에 따르면, 출력 노드로부터 출력되는 2개의 신호의 전위차는 고전위 전원과 저전위 전원의 전위차보다 작게 제어될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
도 1a 및 도 1b는 각각 본 발명의 반도체 디바이스를 도시하는 도면.
도 2는 본 발명의 반도체 디바이스를 도시하는 도면.
도 3은 본 발명의 반도체 디바이스를 도시하는 도면.
도 4a 및 도 4b는 각각 본 발명의 반도체 디바이스를 도시하는 도면.
도 5는 본 발명의 반도체 디바이스를 도시하는 도면.
도 6은 본 발명의 반도체 디바이스를 도시하는 도면.
도 7은 본 발명의 반도체 디바이스를 도시하는 도면.
도 8은 본 발명의 반도체 디바이스를 도시하는 도면.
도 9는 본 발명의 반도체 디바이스를 도시하는 도면.
도 10은 본 발명의 반도체 디바이스를 도시하는 도면.
도 11은 본 발명의 반도체 디바이스를 도시하는 도면.
도 12a 및 도 12b는 본 발명의 반도체 디바이스를 도시하는 도면.
도 13은 본 발명의 반도체 디바이스를 도시하는 도면.
도 14는 본 발명의 반도체 디바이스를 도시하는 도면.
도 15는 본 발명의 반도체 디바이스를 도시하는 도면.
도 16a 및 도 16b는 본 발명의 반도체 디바이스를 도시하는 도면.
도 17a 및 도 17b는 본 발명의 반도체 디바이스를 도시하는 도면.
도 18은 본 발명의 전자 기기를 도시하는 도면.
도 19a 내지 도 19f는 전자 기기들을 도시하는 도면.
도 20a 및 도 20b는 각각 반도체 디바이스를 도시하는 도면.
도 21은 본 발명의 반도체 디바이스를 도시하는 도면.
도 22는 본 발명의 반도체 디바이스를 도시하는 도면.
도 23a 및 도 23b는 각각 본 발명의 반도체 디바이스를 도시하는 도면.
비록 본 발명이 수반되는 도면들을 참조하여 실시 형태들 및 실시 예들을 통해 전체적으로 설명되지만, 당업자라면 다양한 변경들 및 수정들이 가능함이 충분히 이해될 것이다. 따라서, 그러한 변경들 및 수정들이 본 발명의 범위를 벗어나지 않는다면, 그것은 본 발명에 포함되는 것으로 해석되어야 한다. 도면을 참조하여 이하에 설명되는 본 발명의 구성에 대해, 상이한 도면들에서 동일한 구성들은 동일한 참조번호들로 나타냄을 주의해야 한다. 또한, 이하의 설명에서, 고전위 전원 및 저전위 전원은 동일한 경우들에서 각각 VDD 및 VSS로 나타낸다. 또한, 도면들에서 입력 노드 및 출력 노드는 각각 IN 및 OUT 이라고 나타낸다.
<실시 형태 1>
본 발명의 반도체 디바이스인 신호 출력 회로(10)의 구성에 대해, 도면을 참조하여 설명하기로 한다. 신호 출력 회로(10)는 입력 노드(입력 단자라고도 함)에 신호가 입력되면, 출력 노드(출력 단자라고도 함)로부터 신호를 출력한다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(11,(12) 및(13)) 및 전위 생성 회로(14a)(회로(14a)라고도 함)를 포함한다(도 1a 참조). 트랜지스터(11)는 p-채널 트랜지스터이고, 트랜지스터(12)는 n-채널 트랜지스터이며, 트랜지스터(13)는 p-채널 트랜지스터이다. 전위 생성 회로(14a)는 고전위 전원 및 저전위 전원의 전위들과는 상이한 전위(Va)를 생성하고, 생성된 전위(Va)는 트랜지스터(13)로 출력된다.
트랜지스터(11)의 소스 전극 및 드레인 전극 중 하나는 고전위 전원에 접속된다. 트랜지스터(13)의 게이트 전극은 전위 생성 회로(14a)에 접속되고, 트랜지스터(13)의 소스 전극 및 드레인 전극 중 하나는 트랜지스터(12)의 소스 전극 및 드레인 전극 중 하나에 접속되고, 트랜지스터(13)의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터(11) 및 트랜지스터(12)의 게이트 전극에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(11)의 소스 전극 및 드레인 전극 중 다른 하나와, 트랜지스터(12)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명하기로 한다. 이하의 설명에서, 고전위 전원은 10V, 저전위 전원은 0V, Va는 4V, 트랜지스터(13)의 문턱 전압(threshold voltage)은 -1V로 한다. 또한, H-레벨 신호의 전위는 10V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(11)는 오프 되고, 트랜지스터(12)는 온 된다. 트랜지스터(13)의 게이트 전극의 전위가 Va(여기에서는 4V)이고, 그 드레인 전극의 전위가 0V이며, 그 문턱 전압이 -1V이므로, 트랜지스터(13)의 소스 전극의 전위는 5V가 된다. 따라서, 신호 출력 회로(10)는 그 출력 노드로부터 5V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(11)는 온, 트랜지스터(12)는 오프 되고, 신호 출력 회로(10)는 출력 노드로부터 VDD의 전위와 동일한 10V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호 간의 전위차(전술한 예에서는 5V)는 고전위 전원과 저전위 전원의 전위차(전술한 예에서는 10V)보다 작게 할 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(11, 12 및 15) 및 전위 생성 회로(14b)(회로(14b)라고도 함)를 갖는다(도 1b 참조). 트랜지스터(11)는 p-채널 트랜지스터이고, 트랜지스터(12)는 n-채널 트랜지스터이며, 트랜지스터(15)는 n-채널 트랜지스터이다. 전위 생성 회로(14b)는 고전위 전원 및 저전위 전원의 전위들과는 상이한 전위 Vb를 생성하고, 생성된 전위 Vb를 트랜지스터(15)에 출력한다.
트랜지스터(12)의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속된다. 트랜지스터(15)의 게이트 전극은 전위 생성 회로(14b)에 접속되고, 트랜지스터(15)의 소스 전극 및 드레인 전극 중 하나는 트랜지스터(11)의 소스 전극 및 드레인 전극 중 하나에 접속되며, 트랜지스터(15)의 소스 전극 및 드레인 전극 중 다 른 하나는 고전위 전원에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터(11) 및 트랜지스터(12)의 게이트 전극들에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(11)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(12)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 설명한다. 이하의 설명에서, 고전위 전원은 16V, 저전위 전원은 0V, Vb는 10V, 트랜지스터(15)의 문턱 전압은 1V로 한다. 또한, H-레벨 신호의 전위는 16V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(11)는 오프, 트랜지스터(12)는 온 되고, 신호 출력 회로(10)의 출력 노드는 VSS의 전위와 동일한 0V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(11)는 온, 트랜지스터(12)는 오프 된다. 또한, 트랜지스터(15)의 게이트 전극의 전위는 Vb(여기에서는 10V)이고, 드레인 전극의 전위는 16V이며, 트랜지스터(15)의 문턱 전압은 1V이므로, 트랜지스터(15)의 소스 전극의 전위는 9V가 된다. 이에 따라, 신호 출력 회로(10)는 그 출력 노드로부터 9V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 9V)는 고전위 전원과 저전위 전원의 전위차(전술한 예에서는 16V)보다 작게 할 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터(11, 12, 13 및 15), 전위 생성 회로(14a)(제 1 회로(14a)라고도 함), 및 전위 생성 회로(14b)(제 2 회로(14b)라고도 함)를 포함한다(도 2 참조). 트랜지스터(11)는 p-채널 트랜지스터이고, 트랜지스터(12)는 n-채널 트랜지스터이며, 트랜지스터(13)는 p-채널 트랜지스터이고, 트랜지스터(15)는 n-채널 트랜지스터이다. 전위 생성 회로(14a)는 저전위 전원의 전위와 상이한 전위 Va를 생성하고, 생성된 전위 Va를 트랜지스터(13)로 출력한다. 전위 생성 회로(14b)는 고전위 전원과 상이한 전위 Vb를 생성하고, 생성된 전위 Vb를 트랜지스터(15)로 출력한다.
전술한 도 2에 도시된 신호 출력 회로(10)의 구성은 전술한 도 1a에 도시된 신호 출력 회로(10) 및 도 1b에 도시된 신호 출력 회로(10)를 결합하여 얻어진다. 이에 따라, 전술한 도 2에 도시된 신호 출력 회로(10)의 동작에 관한 설명은 생략하기로 한다.
다음으로, 복수 라인(x, x는 자연수)의 배선(L1 내지 Lx)에 대응하여 복수의 신호 출력 회로(10)가 설치된 경우에 대해 설명한다(도 3 참조). 복수 라인의 배선은 예를 들면, 소스 라인들 또는 게이트 라인들에 해당하며, 복수의 신호 출력 회로(10)는 소스 드라이버 또는 게이트 드라이버에 설치됨을 주의해야 한다. 이하의 설명에서, 도 2에 도시된 구성을 각각 갖는 복수의 신호 출력 회로들(10)이 제공된다.
복수의 신호 출력 회로들(10)이 제공되는 경우, 복수 라인의 배선(L1 내지 Lx) 각각에 대응하는 트랜지스터들(11 및 12)을 포함하는 인버터(61)만을 설치하는 것이 바람직하다. 또한, 복수의 인버터들(61)은 트랜지스터들(13 및 15) 및 전위 생성 회로(14a) 및 전위 생성 회로(14b)를 공유할 수 있다. 이에 따라, 소자들의 개수를 줄일 수 있다.
전술한 형태에서는, 트랜지스터들(13 및 15) 및 전위 생성 회로(14a) 및 전위 생성 회로(14b)가 복수 라인의 배선(L1 내지 Lx)에 대응하여 제공되지만, 본 발명은 이 형태에 한정되지 않는다는 것을 주의해야 한다. 예를 들어, 복수 라인의 배선(L1 내지 Lx)은 복수의 그룹으로 나누어질 수 있고, 트랜지스터들(13 및 15) 및 전위 생성 회로(14a) 및 전위 생성 회로(14b)는 복수의 그룹 각각에 대해 설치될 수 있다.
전술한 도 1 내지 도 3에 도시된 본 발명의 신호 출력 회로에서, 출력 노드로부터 출력되는 2개의 신호의 전위차는 고전위 전원과 저전위 전원의 전위차보다 작게 제어할 수 있다. 그 결과, 소비 전력이 감소 될 수 있다. 출력 노드로부터 출력되는 2개의 신호의 전위차를, 고전위 전원 및 저전위 전원의 전위차보다 작게 제어하기 위해서, 시리즈 레귤레이터(series regulator) 또는 충전 펌프(charge pump)와 같은 고출력 전류 능력을 가진 전원 회로를 이용하는 방법이 있음을 주의해야 한다. 그러나, 이 방법은 소비 전력을 감소시키기 위한 충분한 전력 효율을 달성할 수 없다. 반면, 전술한 도 1 내지 도 3에 도시된 본 발명의 신호 출력 회로들은 전력 손실이 적고, 따라서 소비 전력이 감소 될 수 있다.
<실시 형태 2>
본 발명의 반도체 디바이스인 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(21 및 22), 직렬로 접속된 트랜지스터들(23 및 24), 및 전위 생성 회로(14a)(회로(14a)라고도 함)를 포함한다(도 4a 참조). 트랜지스터(21)는 p-채널 트랜지스터이고, 트랜지스터(22)는 p-채널 트랜지스터이며, 트랜지스터(23)는 p-채널 트랜지스터이며, 트랜지스터(24)는 n-채널 트랜지스터이다. 전위 생성 회로(14a)는 고전위 전원 또는 저전위 전원의 전위들과는 상이한 전위 Va를 생성하고, 생성된 전위 Va를 트랜지스터(24)로 출력한다.
트랜지스터(21)의 소스 전극 및 드레인 전극 중 하나는 고전위 전원에 접속된다. 트랜지스터(22)의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속된다. 트랜지스터(22)의 게이트 전극은 트랜지스터(23)의 소스 전극 및 드레인 전극 중 하나 및 트랜지스터(24)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 트랜지스터(23)의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원에 접속된다. 트랜지스터(24)의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로(14a)에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터들(21, 23 및 24)의 게이트 전극들에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(21)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(22)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명하기로 한다. 이하의 설명에서, 고전위 전원은 10V, 저전위 전원은 0V, Va는 4V, 트랜지스 터(22)의 문턱 전압은 -1V로 한다. 또한, H-레벨 신호의 전위는 10V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(21)는 오프, 트랜지스터(23)는 오프, 트랜지스터(24)는 온 된다. 이후, 전위 Va(여기에서는 4V)가 트랜지스터(24)를 통해 트랜지스터(22)의 게이트 전극에 공급된다. 트랜지스터(22)의 게이트 전극의 전위가 4V이고, 그 드레인 전극의 전위가 0V이며, 그 문턱 전압이 -1V이므로, 트랜지스터(22)의 소스 전극의 전위는 5V가 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 5V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(21)는 온, 트랜지스터(23)는 온, 트랜지스터(24)는 오프 된다. 이후, 고전위 전원의 전위가 트랜지스터(23)를 통해 트랜지스터(22)의 게이트 전극에 공급됨으로써, 트랜지스터(22)는 오프 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 VDD의 전위와 동일한 10V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 5V)는 고전위 전원과 저전위 전원의 전위차(전술한 예에서는 10V)보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(21 및 22) 및 직렬로 접속된 트랜지스터들(25 및(26)) 및 전위 생성 회로(14b)(회로(14b)라고도 함)를 포함한다(도 4b 참조). 트랜지스터(21)는 n-채널 트랜지스터이고, 트랜지스터(22)는 n-채널 트랜지스터이며, 트랜지스터(25)는 n-채널 트랜지스터이고, 트랜 지스터(26)는 p-채널 트랜지스터이다. 전위 생성 회로(14b)는 고전위 전원 또는 저전위 전원의 전위들과는 상이한 전위 Vb를 생성하고, 생성된 전위 Vb는 트랜지스터(26)로 출력된다.
트랜지스터(21)의 소스 전극 및 드레인 전극 중 하나는 고전위 전원에 접속된다. 트랜지스터(22)의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속된다. 트랜지스터(21)의 게이트 전극은 트랜지스터(25)의 소스 전극 및 드레인 전극 중 하나 및 트랜지스터(26)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 트랜지스터(25)의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원에 접속된다. 트랜지스터(26)의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로(14b)에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터들(22, 25 및 26)의 게이트 전극들이다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(21)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(22)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명하기로 한다. 이하의 설명에서, 고전위 전원은 16V, 저전위 전원은 0V, Vb는 10V, 트랜지스터(21)의 문턱 전압은 1V로 한다. 또한, H-레벨 신호의 전위는 16V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(22)는 온, 트랜지스터(25)는 온, 트랜지스터(26)는 오프 된다. 이후, 저전위 전원의 전위가 트랜지스터(25)를 통해 트랜지스터(21)의 게이트 전극에 공급됨으로써, 트랜지스터(21)는 오프 된다. 이에 따라, 신호 출력 회로(10)는 출력 노드로부터 VSS의 전위와 동일한 0V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(22)는 오프, 트랜지스터(25)는 오프, 트랜지스터(26)는 온 된다. 이후, 전위 Vb(여기에서는 10V)가 트랜지스터(26)를 통해 트랜지스터(21)의 게이트 전극에 공급된다. 트랜지스터(21)의 게이트 전극의 전위는 10V이고, 그 드레인 전극의 전위는 16V이며, 그 문턱 전압은 1V이므로, 트랜지스터(21)의 소스 전극의 전위는 9V가 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 9V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 9V)는 고전위 전원 및 저전위 전원의 전위차(전술한 예에서는 16V)보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(21 및 22), 직렬로 접속된 트랜지스터들(23 및 24), 직렬로 접속된 트랜지스터(25 및 26) 및 전위 생성 회로(14a)(제 1 회로(14a)라고도 함) 및 전위 생성 회로(14b)(제 2 회로(14b)라고도 함)를 포함한다(도 5 참조). 트랜지스터(21)는 n-채널 트랜지스터이고, 트랜지스터(22)는 p-채널 트랜지스터이며, 트랜지스터(23)는 p-채널 트랜지스터이고, 트랜지스터(24)는 n-채널 트랜지스터이며, 트랜지스터(25)는 n-채널 트랜지스터이고, 트랜지스터(26)는 p-채널 트랜지스터이다. 전위 생성 회로(14a)는 고전위 전원 및 저전위 전원의 전위들과는 상이한 전위 Va를 생성하고, 생성된 전위 Va는 트랜지스터(24)로 출력된다. 전위 생성 회로(14b)는 고전위 전원 및 저전위 전원의 전위들과는 상이한 전위 Vb를 생성하고, 생성된 전위 Vb는 트랜지스터(26)로 출력된다.
트랜지스터(21)의 소스 전극 및 드레인 전극 중 하나는 고전위 전원에 접속된다. 트랜지스터(22)의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속된다. 트랜지스터(22)의 게이트 전극은 트랜지스터(23)의 소스 전극 및 드레인 전극 중 하나 및 트랜지스터(24)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 트랜지스터(23)의 소스 전극 및 드레인 전극 중 다른 하나는 고전위 전원에 접속된다. 트랜지스터(24)의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로(14a)에 접속된다. 트랜지스터(21)의 게이트 전극은 트랜지스터(25)의 소스 전극 및 드레인 전극 중 하나 및 트랜지스터(26)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 트랜지스터(25)의 소스 전극 및 드레인 전극 중 다른 하나는 저전위 전원에 접속된다. 트랜지스터(26)의 소스 전극 및 드레인 전극 중 다른 하나는 전위 생성 회로(14b)에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터들(23, 24, 25 및 26)의 게이트 전극들에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(21)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(22)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 고전위 전원은 16V, 저전위 전원은 0V, Va는 2V, Vb는 10V, 트랜 지스터(21)의 문턱 전압은 1V, 트랜지스터(22)의 문턱 전압은 -1V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(23)는 오프, 트랜지스터(24)는 온, 트랜지스터(25)는 온, 트랜지스터(26)는 오프 된다. 이후, 저전위 전원의 전위가 트랜지스터(25)를 통해 트랜지스터(21)의 게이트 전극에 공급됨으로써, 트랜지스터(21)가 오프 된다. 반면, 전위 Va(여기에서는 2V)가 트랜지스터(24)를 통해 트랜지스터(22)의 게이트 전극에 공급된다. 트랜지스터(22)의 게이트 전극의 전위가 2V이고, 드레인 전극의 전위가 0V이며, 트랜지스터(22)의 문턱 전압이 -1V이므로, 트랜지스터(22)의 소스 전극의 전위는 3V가 된다. 따라서, 신호 출력 회로(10)는 그 출력 노드로부터 3V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(23)는 온, 트랜지스터(24)는 오프, 트랜지스터(25)는 오프, 트랜지스터(26)는 온 된다. 이후, 고전위 전원의 전위가 트랜지스터(23)를 통해 트랜지스터(22)의 게이트 전극에 공급됨으로써, 트랜지스터(22)가 오프 된다. 반면, 전위 Vb(여기에서는 10V)가 트랜지스터(26)를 통해 트랜지스터(21)의 게이트 전극에 공급된다. 트랜지스터(21)의 게이트 전극의 전위가 10V이고, 그 드레인 전극의 전위가 16V이며, 그 문턱 전압이 1V이므로, 트랜지스터(21)의 소스 전극은 9V가 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 9V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 9V)는 고전위 전원 및 저전위 전원의 전위차(전술한 예에서는 16V)보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
전술한 도 4a, 도 4b 및 도 5에 도시된 구성을 갖는 다수의 신호 출력 회로들(10)이 제공되는 경우, 전위 생성 회로(14a) 및 전위 생성 회로(14b)는 각 신호 출력 회로(10)에 제공될 필요는 없고, 단지 복수의 신호 출력 회로들(10)에 의해 공유될 수 있음을 주의해야 한다. 따라서, 소자들의 개수가 감소 될 수 있다.
출력 노드로부터 출력되는 2개의 신호의 전위차를, 고전위 전원 및 저전위 전원의 전위차보다 작게 하기 위해서, 시리즈 레귤레이터 또는 충전 펌프와 같은 고출력 전류 능력을 가진 전원 회로를 이용하는 방법이 있음을 주의해야 한다. 그러나, 이 방법은 소비 전력을 감소시키기 위한 충분한 전력 효율을 달성할 수 없다. 반면, 도 4, 도 5에 도시된 본 발명의 신호 출력 회로는 전력 손실이 적고, 따라서 소비 전력이 감소 될 수 있다.
<실시 형태 3>
본 발명의 반도체 디바이스인 신호 출력 회로(10)는 직렬로 접속된 트랜지스터들(31 및 32), 및 하나 이상의 감산 트랜지스터들을 포함하는 감산 회로(35)를 포함한다(도 6A 참조). 트랜지스터(31)는 p-채널 트랜지스터이고, 트랜지스터(31)는 n-채널 트랜지스터이며, 감산 회로(35)에 포함된 하나 이상의 감산 트랜지스터들은 n-채널 트랜지스터이다. 도시된 구성에서, 감산 회로(35)는 직렬로 접속된 2개의 감산 트랜지스터들(33 및 34)을 포함한다.
트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나는 고전위 전원에 접속된다. 감산 회로(35)는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나 및 저 전위 전원의 사이에 설치된다. 감산 트랜지스터(33)의 게이트 전극은 감산 트랜지스터(33)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 감산 트랜지스터(34)의 게이트 전극은 감산 트랜지스터(34)의 소스 전극 및 드레인 전극 중 하나에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터(31)의 게이트 전극과 트랜지스터(31)의 게이트 전극에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(31)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 고전위 전원은 10V, 저전위 전원은 0V, 트랜지스터(33)의 문턱 전압은 2V, 트랜지스터(34)의 문턱 전압은 2V로 한다. 또한, H-레벨 신호의 전위는 10V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(31)는 오프, 트랜지스터(31)는 온 된다. 트랜지스터(34)의 소스 전극의 전위는 0V이고, 그 문턱 전압은 2V이므로, 트랜지스터(34)의 드레인 전극의 전위는 2V가 된다. 또한, 트랜지스터(33)의 소스 전극의 전위는 2V이고, 그 문턱 전압은 2V이므로, 트랜지스터(33)의 드레인 전극의 전위는 4V가 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 4V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(31)는 온, 트랜지스터(31)는 오프 되고, 신호 출력 회로(10)는 출력 노드로부터, VDD 의 전위와 동일한 10V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 6V)는 고전위 전원 및 저전위 전원의 전위차(전술한 예에서는 10V)보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터(31 및 31) 및 하나 이상의 감산 트랜지스터들을 포함하는 감산 회로(38)를 포함한다(도 6B 참조). 트랜지스터(31)는 p-채널 트랜지스터이고, 트랜지스터(31)는 n-채널 트랜지스터이며, 감산 회로(38)에 포함된 하나 이상의 감산 트랜지스터들은 p-채널 트랜지스터이다. 도시된 구성에서, 감산 회로(38)는 직렬로 접속된 2개의 감산 트랜지스터들(36 및 37)을 포함한다.
트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나는 저전위 전원에 접속된다. 감산 회로(38)는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나 및 고전위 전원의 사이에 설치된다. 감산 트랜지스터(36)의 게이트 전극은 감산 트랜지스터(36)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 감산 트랜지스터(37)의 게이트 전극은 감산 트랜지스터(37)의 소스 전극 및 드레인 전극 중 하나에 접속된다.
신호 출력 회로(10)의 입력 노드는 트랜지스터들(31 및 32)의 게이트 전극들에 해당한다. 신호 출력 회로(10)의 출력 노드는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(32)의 소스 전극 및 드레인 전극 중 다른 하나에 해당한다.
전술한 구성을 갖는 신호 출력 회로(10)의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 고전위 전원은 10V, 저전위 전원은 0V, 트랜지스터(36)의 문턱 전압은 -2V, 트랜지스터(37)의 문턱 전압은 -2V로 한다. 또한, H-레벨 신호의 전위는 10V, L-레벨 신호의 전위는 0V로 한다.
신호 출력 회로(10)의 입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(31)는 오프, 트랜지스터(31)는 온 되고, 신호 출력 회로(10)는 출력 노드로부터, VSS의 전위와 동일한 0V의 신호를 출력한다.
신호 출력 회로(10)의 입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(31)는 온, 트랜지스터(32)는 오프 된다. 트랜지스터(36)의 소스 전극의 전위는 10V이고, 그 문턱 전압은 -2V이므로, 트랜지스터(36)의 드레인 전극의 전위는 8V가 된다. 또한, 트랜지스터(37)의 소스 전극의 전위는 8V이고, 그 문턱 전압은 -2V이므로, 트랜지스터(37)의 드레인 전극의 전위는 6V가 된다. 따라서, 신호 출력 회로(10)는 출력 노드로부터 6V의 신호를 출력한다.
전술한 구성을 갖는 신호 출력 회로(10)에서, 출력 노드로부터 출력되는 2개의 신호의 전위차(전술한 예에서는 4V)는 고전위 전원 및 저전위 전원의 전위차(전술한 예에서는 10V)보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다.
본 발명의 신호 출력 회로(10)는 직렬로 접속된 트랜지스터(31 및 32), 하나 이상의 감산 트랜지스터들을 포함하는 감산 회로(35), 하나 이상의 감산 트랜지스터들을 포함하는 감산 회로(38)를 포함한다(도 7 참조). 도시된 구성에서, 감산 회로(35)는 직렬로 접속된 2개의 감산 트랜지스터들(33 및 34)을 포함하고, 감산 회 로(38)는 직렬로 접속된 2개의 감산 트랜지스터들(36 및 37)을 포함한다.
감산 회로(35)는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나 및 저전위 전원의 사이에 설치된다. 또한, 감산 회로(38)는 트랜지스터(31)의 소스 전극 및 드레인 전극 중 하나 및 고전위 전원의 사이에 설치된다.
전술한 도 7에 도시된 신호 출력 회로(10)의 구성은 전술한 도 6A의 신호 출력 회로(10) 및 도 6B의 신호 출력 회로(10)를 결합하여 얻어진 것이다. 이에 따라, 전술한 도 7의 신호 출력 회로(10)의 동작의 설명은 생략하기로 한다.
전술한 도 6A, 도 6B 및 도 7에 도시된 각각의 신호 출력 회로들(10)은 전위 생성 회로(14a) 및 전위 생성 회로(14b)로서 이용될 수 있음을 주의해야 한다.
다음으로, 복수의 신호 출력 회로들(10)이 복수 라인(x, x는 자연수)의 배선(L1 내지 Lx)에 대응하여 설치되는 경우에 대해 설명한다(도 8 참조). 복수 라인의 배선은, 예를 들면, 소스 라인들 또는 게이트 라인들에 해당하며, 복수의 신호 출력 회로(10)는 소스 드라이버나 게이트 드라이버에 설치됨을 주의해야 한다. 이하의 설명에서, 도 7에 도시된 구성을 갖는 다수의 신호 출력 회로들(10)이 설치되는 경우에 대해 설명하기로 한다.
복수의 신호 출력 회로들(10)이 제공되는 경우, 복수 라인의 배선(L1 내지 Lx)의 각각에 대응하는 트랜지스터들(31 및 32)을 포함하는 인버터(61)만을 설치하는 것이 바람직하다. 이때, 복수의 인버터들(61)은 트랜지스터들(33 및 34)을 포함하는 감산 회로(35) 및 트랜지스터들(36 및 37)을 포함하는 감산 회로(38)를 공유할 수 있다. 이에 따라, 소자들의 개수를 줄일 수 있다.
전술한 형태에서, 감산 회로들(35 및 38)이 복수 라인의 배선(L1 내지 Lx)에 대응하여 제공되지만, 본 발명은 이 형태에 한정되지 않는다. 예를 들어, 복수 라인의 배선(L1 내지 Lx)이 복수의 그룹으로 나뉠 수 있고, 복수의 그룹마다 감산 회로들(35 및 38)이 제공될 수 있음을 주의해야 한다.
전술한 도 6A 내지 도 8에 도시된 본 발명의 신호 출력 회로에서, 출력 노드로부터 출력되는 2개의 신호의 전위차는 고전위 전원 및 저전위 전원의 전위차보다 작게 될 수 있다. 그 결과, 소비 전력이 감소 될 수 있다. 출력 노드로부터 출력되는 2개의 신호의 전위차를 고전위 전원 및 저전위 전원의 전위차보다 작게 하기 위해서, 시리즈 레귤레이터 또는 충전 펌프와 같은 고출력 전류 능력을 갖는 전원 회로를 이용하는 방법이 있음을 주의해야 한다. 그러나, 이 방법은 소비 전력을 감소시키기에 충분한 전력 효율을 달성할 수 없다. 반면, 도 6A 내지 도 8에 도시된 본 발명의 신호 출력 회로는 전력 손실이 적고, 따라서 소비 전력이 감소 될 수 있다.
또한, 도 6A 내지 도 8에 도시된 본 발명의 신호 출력 회로는 실시 형태 1 및 실시 형태 2에 도시된 구성과 비교할 때, 전위 생성 회로가 필요 없다는 이점이 있다.
<실시 형태 4>
본 발명의 반도체 디바이스는 트랜지스터들(201 내지 209)을 포함한다(도 9 참조). 트랜지스터들(201, 203 내지 205, 207 및 209)은 p-채널 트랜지스터이고, 트랜지스터들(202, 206, 208)은 n-채널 트랜지스터이다.
전술한 구성을 갖는 반도체 디바이스의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 저전위 전원은 0V, 트랜지스터들(203 내지 205, 209)은 동일한 문턱 전압값(｜VTHa｜)을 갖는다.
입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(201)는 오프, 트랜지스터(202)는 온, 트랜지스터(207)는 오프, 트랜지스터(208)는 온 된다.
트랜지스터 206의 드레인 전극은, 고전위 전원(VDD)으로부터 트랜지스터들(203 내지 205)의 문턱 전압들을 감산하여 얻어진 전위(VDD－｜VTHa｜－｜VTHa｜－｜VTHa｜)를 갖고, 이 전위는 트랜지스터(209)의 게이트 전극에 제공된다. 트랜지스터(209)의 드레인 전극은 저전위 전원과 동일한 전위(0V)이므로, 트랜지스터(209)의 소스 전극은 (VDD－｜VTHa｜－｜VTHa｜)의 전위가 되고, 출력 노드로부터 (VDD－｜VTHa｜－｜VTHa｜)의 전위를 갖는 신호가 출력된다.
입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(201)는 온, 트랜지스터(202)는 오프, 트랜지스터(207)는 온, 트랜지스터(208)는 오프 됨으로써, 출력 노드로부터 고전위 전원(VDD)과 동일한 전위를 가진 신호가 출력된다.
전술한 것과는 상이한 구성을 가진 본 발명의 반도체 디바이스는 트랜지스터들(210 내지 218)을 갖는다(도 10 참조). 트랜지스터들(210, 212 및 217)은 p-채널 트랜지스터이고, 트랜지스터들(211, 213 내지 216 및 218)은 n-채널 트랜지스터이다.
전술한 구성을 갖는 반도체 디바이스의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 트랜지스터들(213 내지 215 및 216)은 동일한 문턱 전압 값(VTHb) 을 갖는다.
입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(210)는 오프, 트랜지스터(211)는 온, 트랜지스터(217)는 오프, 트랜지스터(218)는 온 된다. 이후, 출력 노드로부터 저전위 전원(VSS)과 동일한 전위를 가진 신호가 출력된다.
입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(210)는 온, 트랜지스터(211)는 오프, 트랜지스터(217)는 온, 트랜지스터(218)는 오프 된다. 트랜지스터(212)의 드레인 전극은, 고전위 전원(VDD)에 트랜지스터(213 내지 215)의 문턱 전압들을 가산하여 얻어진 전위(VDD＋VTHb＋VTHb＋VTHb)를 갖고, 이 전위는 트랜지스터(216)의 게이트 전극에 공급된다. 이때, 트랜지스터(216)의 소스 전극은 (VDD＋VTHb＋VTHb)의 전위를 갖고, 출력 노드로부터 (VDD＋VTHb＋VTHb)의 전위를 가진 신호가 출력된다.
전술한 것과는 상이한 구성을 갖는 본 발명의 반도체 디바이스는 트랜지스터들(220 내지 234)을 갖는다(도 11 참조). 트랜지스터들(220, 222, 226 내지 229, 232, 및 234)은 p-채널 트랜지스터이고, 트랜지스터들(221, 223 내지 225, 230, 231, 및 233)은 n-채널 트랜지스터이다.
전술한 구성을 갖는 반도체 디바이스의 동작에 대해 이하에서 설명한다. 이하의 설명에서, 트랜지스터들(223 내지 225, 및 231)은 동일한 문턱 전압 값(｜VTHa｜)을 갖고, 트랜지스터들(226 내지 229, 및 234)은 동일한 문턱 전압 값(VTHb)을 갖는다.
입력 노드에 H-레벨 신호가 입력되면, 트랜지스터(220)는 오프, 트랜지스 터(221)는 온, 트랜지스터(232)는 오프, 트랜지스터(222)는 온 된다. 트랜지스터(230)의 드레인 전극은, 고전위 전원(VDD)으로부터 트랜지스터들(226 내지 229)의 문턱 전압들을 감산하여 얻은 (VDD－｜VTHa｜－｜VTHa｜－｜VTHa｜－｜VTHa｜)의 전위를 갖고, 이 전위는 트랜지스터(234)의 게이트 전극에 공급된다. 트랜지스터(234)의 드레인 전극은 저전위 전원과 동일한 전위(0V)를 갖고, 트랜지스터(234)의 소스 전극은(VDD－｜VTHa｜－｜VTHa｜－｜VTHa｜)의 값의 전위를 가짐으로, 출력 노드로부터 (VDD－｜VTHa｜－｜VTHa｜－｜VTHa｜)의 전위를 가진 신호가 출력된다.
입력 노드에 L-레벨 신호가 입력되면, 트랜지스터(220)는 온, 트랜지스터(221)는 오프, 트랜지스터(232)는 온, 트랜지스터(222)는 오프 된다. 트랜지스터(222)의 드레인 전극은 고전위 전원(VDD)에 트랜지스터들(223 내지 225)의 문턱 전압들을 가산하여 얻어진 (VDD＋VTHb＋VTHb＋VTHb)의 전위를 갖고, 이 전위는 트랜지스터(231)의 게이트 전극에 공급된다. 이때, 트랜지스터(231)의 소스 전극은 (VDD＋VTHb＋VTHb)의 값의 전위를 갖고, 출력 노드로부터 (VDD＋VTHb＋VTHb)의 전위를 가진 신호가 출력된다.
트랜지스터들(203 내지 205), 트랜지스터들(213 내지 215), 트랜지스터들(223 내지 225), 및 트랜지스터들(226 내지 229) 각각은 게이트 전극과 드레인 전극이 서로 접속된 트랜지스터이다. 이들 트랜지스터들은 고전위 전원의 전위보다 낮거나 높은 전위를 생성하기 위해 설치되며, 그러한 트랜지스터들의 개수는 특별히 제한되지 않는다.
<실시 형태 5>
본 발명의 반도체 디바이스의 구성요소인 전위 생성 회로의 구성에 대해, 도 12를 참조하여 설명하기로 한다.
전위 생성 회로(14)는, 스위치들(51 및 52), 캐패시터들(53 및 54), 및 회로(55)를 포함한다(도 12a 참조). 스위치(51 및 52)는 스위칭 기능을 갖는 소자이며, 예를 들면, 트랜지스터들 또는 아날로그 스위치들이다. 회로(55)는 예를 들면, 버퍼 증폭기와 같은 높은 입력 임피던스를 갖는 회로이고, 여기서 입력 노드로부터 입력되는 전위와 출력 노드로부터 출력하는 전위가 동일하다. 버퍼 증폭기는 입력 단자, 반전 입력 단자 및 출력 단자의 3개의 단자를 갖는다. 반전 입력 단자와 출력 단자는 서로 접속된다.
스위치(51)의 일측 노드는 전위를 생성하는 고전위 전원(VDD)에 접속된다. 스위치(51)의 타측 노드는 스위치(52)의 일측 노드 및 캐패시터(53)의 일측 노드에 접속된다. 스위치(52)의 타측 노드는 캐패시터(54)의 일측 노드 및 회로(55)의 입력 노드에 접속된다. 캐패시터(54)의 타측 노드는 저전위 전원(VSS)에 접속된다. 캐패시터(53)의 타측 노드는 감산 신호(Sig)를 수신한다. 스위치(51)는 전위(V1)를 갖는 신호를 수신하고, 스위치(52)는 전위(V2)를 갖는 신호를 수신한다.
다음으로, 전술한 구성을 갖는 전위 생성 회로(14)의 동작에 대해 설명한다(도 12b 참조). 스위치들(51 및 52)은 H-레벨 신호(VH)가 입력되면 온(도통 상태) 되고, L-레벨 신호(VL)가 입력되면 오프(비도통 상태) 됨을 주의해야 한다.
스위치(51)가 온, 스위치(52)가 오프, 감산 신호의 전위가 Va의 기간(기간 T1)에서, 스위치들(51 및 52)의 접속 노드의 전위는 전위 생성을 위한 고전위 전원(VDD)으로부터 (VDD－(Va－VSS))의 전위를 향해 서서히 하강한다.
다음으로, 스위치(51)가 오프, 스위치(52)가 오프, 감산 신호의 전위가 Va인 기간(기간 T2)에서, 기간 T1에서의 동작은 여전히 수행되고 있으며, 스위치들(51 및 52)의 접속 노드의 전위는 전위 생성을 위한 고전위 전원(VDD)으로부터 (VDD－(Va－VSS))의 전위를 향해 서서히 하강한다. 감산 신호의 전위가 Va로부터 VSS로 변경될 때, 스위치들(51 및 52)의 접속 노드의 전위는 (VDD－(Va－VSS))가 된다.
그 후, 스위치(51)가 오프, 스위치(52)가 온, 감산 신호의 전위가 VSS인 기간(기간 T3)에서, 기간 T2에서 생성된 전위(VDD－(Va－VSS))가 회로(55)의 입력 노드에 입력된다. 이후, 회로(55)의 출력 노드로부터 (VDD－(Va－VSS))의 전위가 출력된다.
<실시 형태 6>
본 발명의 반도체 디바이스의 구성요소인 전위 생성 회로의 구성에 대해, 도 13을 참조해 설명하기로 한다.
전위 생성 회로(14)는 직렬로 접속된 복수의 저항들을 갖는다. 직렬로 접속된 복수의 저항의 일단은 고전위 전원(VDD)에 접속되고, 그 타단은 저전위 전원(VSS)에 접속된다. 전위 생성 회로(14)는 복수의 저항들 중에서 선택된 2개의 저항의 접속 노드로부터 전위들을 출력한다. 전술한 구성은 저항 분할을 이용한 회로 에 해당하고, 여기서 고전위 전원 또는 저전위 전원의 전위를 이용하여 새로운 전위가 생성된다.
도시된 구성에서, 전위 생성 회로(14)는 직렬로 접속된 저항들(56 및 57)을 갖는다. 저항(56)의 일측 노드는 고전위 전원에 접속되고, 저항(57)의 일측 노드는 저전위 전원에 접속된다. 전위는 저항(56)의 타측 노드 및 저항(57)의 타측 노드의 접속 노드로부터 출력된다.
<실시 형태 7>
본 발명의 반도체 디바이스의 구성요소인 전위 생성 회로(14)의 구성에 대해, 도 21을 참조해 설명하기로 한다.
전위 생성 회로(14)는 전원들(301 내지 303), 트랜지스터들(304 내지 310), 및 저항들(312 내지 314)을 포함한다. 전원들(301 및 302)은 고정 전원들이고, 전원(303)은 가변 전원이다. 트랜지스터들(304, 307 및 308)은 p-채널 트랜지스터이고, 트랜지스터들(305, 306, 309, 및 310)은 n-채널 트랜지스터이다.
트랜지스터들(305 및 306), 트랜지스터들(307, 308), 및 트랜지스터들(309, 및 310) 각각은 전류 미러(current mirror) 회로들이다. 전류 미러 회로인 2개의 트랜지스터는 동일한 전류값을 갖는다.
전원(301)은 전위 Va를 출력하고, 전원(302)은 전위 Vb를 출력하며, 전원(303)은 전위 Vc를 출력한다(전위 Va 및 Vb는 Va＞Vb를 만족함).
전술한 구성을 갖는 전위 생성 회로(14)의 동작에 대해 이하에 설명한다. 이 하의 설명에서, 트랜지스터들(304, 307 및 308)은 동일한 문턱 전압 값(｜VTHa｜)을 갖고, 트랜지스터들(305, 306, 309, 및 310)은 동일한 문턱 전압 값(VTHb)을 갖는다. 또한, 저항들(312 및 313)의 저항값들은 각각 R1, 저항(314)의 저항값은 R2로 한다.
트랜지스터(304)의 게이트 전극은 전위 Vb와 동일한 전위를 가지므로, 트랜지스터(304)의 드레인 전극은 전위 Vb를 문턱 전압에 가산하여 얻어진 전위(Vb＋｜VTHa｜)를 갖는다. 또한, 트랜지스터(307)의 소스 전극은 전위 Vb와 동일한 전위를 가지므로, 트랜지스터(307)의 드레인 전극과 게이트 전극은, 전위 Vb를 문턱 전압에서 감산하여 얻은 전위(Vb－｜VTHa｜)를 갖는다. 또한, 트랜지스터(308)의 게이트 전극은 (Vb－｜VTHa｜)의 전위를 가지므로, 트랜지스터(308)의 소스 전극은 게이트 전극의 전위로부터 문턱 전압을 감산하여 얻은 전위 Vb를 갖는다.
저항(313)의 일측 노드는 전위 Va를 수신하고, 그 타측 노드는 전위 Vb를 수신하며, 이에 따라 저항(313)은 전위 Va로부터 전위 Vb를 감산하고 그것을 저항값 R1로 나누어 얻어진 전류값((Va－Vb)/R1))을 갖는다.
저항(313) 및 트랜지스터들(309 및 310)은 동일한 전류값을 갖는다. 저항(314)의 일측 노드의 전위가 Vc이므로, 저항(314)의 타측 노드의 전위는 (Vc－(Va－Vb)×R2/R1)가 된다.
이 방법에서, 전위 생성 회로(14)는 전위들 Va 및 Vb와는 상이한 새로운 전위(Vc－(Va－Vb)×R2/R1)를 생성할 수 있다. 또한, 전위 생성 회로(14)에 의해 생성된 전위는 트랜지스터들의 문턱 전압 값과 아무런 관계가 없기 때문에, 트랜지스 터들의 문턱 전압의 변동들에 의해 영향을 받지 않는다.
<실시 형태 8>
본 발명의 반도체 디바이스의 구성요소인 신호 출력 회로의 구성에 대해, 도 22를 참조하여 설명한다.
신호 출력 회로는 트랜지스터들(360 내지 364) 및 전위 생성 회로(14)를 포함한다. 트랜지스터들(360 내지 362 및 364)은 n-채널 트랜지스터이고, 트랜지스터(363)는 p-채널 트랜지스터이다. 또한, 신호 출력 회로는 입력 노드에 신호가 입력되면, 출력 노드로부터 신호를 출력한다.
전위 생성 회로(14)에 대해서 도 22를 참조해 이하에서 설명한다.
전위 생성 회로(14)는 전원들(321 내지 325), 트랜지스터들(340 내지 359), 및 저항들(371 내지 375)을 포함한다. 전원들(321 및 322)은 고정 전원이고, 전원들(323 내지 325)은 가변 전원이다. 트랜지스터들(340, 343, 344, 및 350 내지 359)은 p-채널 트랜지스터이고, 트랜지스터들(341, 342, 및 346 내지 349)은 n-채널 트랜지스터이다. 트랜지스터들(341 및 342), 트랜지스터들(343 및 344), 트랜지스터들(345 내지 349), 트랜지스터들(350 및 353), 트랜지스터들(351 및 354), 트랜지스터들(352 및 355), 및 트랜지스터들(356 내지 359)은 각각 전류 미러 회로들이다. 전류 미러 회로를 구성하는 2개의 트랜지스터는 동일한 전류값을 갖는다.
전원(321)은 전위 Va를 출력하고, 전원(322)은 전위 Vb를 출력하고, 전원(323)은 전위 Vc를 출력하고, 전원(324)은 전위 Vd를 출력하며, 전원(325)은 전 위 Ve를 출력한다(전위들 Va 및 Vb는 Va＞Vb를 만족함).
전술한 구성을 갖는 전위 생성 회로(14)의 동작에 대해 이하에 설명한다. 이하의 설명에서, p-채널 트랜지스터들은 동일한 문턱 전압 값(｜VTHa｜)을 갖고, n-채널 트랜지스터들은 동일한 문턱 전압 값(VTHb)을 갖는다. 또한, 저항들(371 및 372)의 저항값들은 각각 R1, 저항들(373 내지 375)의 저항값들은 각각 R2로 한다.
트랜지스터(340)의 게이트 전극은 전위 Vb와 동일한 전위를 가지므로, 트랜지스터(340)의 드레인 전극은 전위 Vb를 문턱 전압에 가산하여 얻어진 전위(Vb＋｜VTHa｜)를 갖는다.
또한, 트랜지스터(343)의 소스 전극은 전위 Vb와 동일한 전위를 가지므로, 트랜지스터(343)의 드레인 전극과 게이트 전극은 전위 Vb에서 문턱 전압(｜VTHa｜)을 감산한 전위(Vb－｜VTHa｜)를 갖는다.
또한, 트랜지스터(344)의 게이트 전극은 Vb－｜VTHa｜가 되므로, 트랜지스터(344)의 소스 전극은 게이트 전극의 전위(Vb－｜VTHa｜)로부터 문턱 전압(｜VTHa｜)을 감산하여 얻어진 전위 Vb를 갖는다. 저항(372)의 일측 노드는 전위 Va를 수신하고, 그 타측 노드는 전위 Vb를 수신하며, 따라서 저항(372)은 전위 Va로부터 전위 Vb를 감산한 후, 이를 저항값 R1로 나누어 얻어진 값((Va－Vb)/R1)을 갖는다.
트랜지스터(350)의 드레인 전극은 전위 Vc와 동일한 전위이므로, 트랜지스터(350)의 드레인 전극과 게이트 전극은 (Vc－｜VTHa｜)의 전위를 갖는다. 또한, 트랜지스터(351)의 드레인 전극은 전위 Vd와 동일한 전위를 가지므로, 트랜지스터(351)의 드레인 전극과 게이트 전극은 (Vd－｜VTHa｜)의 전위를 갖는다. 또한, 트랜지스터(352)의 드레인 전극은 전위 Ve와 동일한 전위를 가지므로, 트랜지스터(352)의 드레인 전극과 게이트 전극은 (Ve－｜VTHa｜)의 전위를 갖는다.
이때, 트랜지스터(353)의 소스 전극은 Vc의 전위를 갖는다. 트랜지스터(354)의 소스 전극은 Vd의 전위를 갖는다. 트랜지스터(355)의 소스 전극은 Ve의 전위를 갖는다.
그리고, 트랜지스터(360)의 게이트 전극은 (Vc＋I×R2)의 전위를 갖고, 트랜지스터(361)의 게이트 전극은 (Vd＋I×R2)의 전위를 가지며, 트랜지스터(362)의 게이트 전극은 (Ve＋I×R2)의 전위를 갖는다(I는 트랜지스터들(357 내지 359)의 각각의 전류값들을 나타냄). 이들 트랜지스터들(360 내지 362)에 공급되는 전위는 전위 생성 회로(14)의 출력이 된다.
이 방법에서, 전위 생성 회로(14)는 전위들 Va 내지 Ve와는 상이한 새로운 전위들 (Vc＋I×R2), (Vd＋I×R2), 및 (Ve＋I×R2)를 생성할 수 있다. 또한, 전위 생성 회로(14)에 의해 생성된 전위는 트랜지스터들의 문턱 전압 값과는 아무런 관계가 없기 때문에, 트랜지스터들의 문턱 전압의 변동들에 의해 영향을 받지 않는다.
따라서, 트랜지스터(360)의 소스 전극은 (Vc＋I×R2－｜VTHa｜)의 전위를 갖고, 트랜지스터(361)의 소스 전극은 (Vd＋I×R2－｜VTHa｜)의 전위를 가지며, 트랜지스터(362)의 소스 전극은 (Ve＋I×R2－｜VTHa｜)의 전위를 갖는다. Vc＞Vd 및 Vc＞Ve의 관계식에 따라, 신호 출력 회로의 입력 노드에 입력되는 신호가 L-레벨을 가질 때, 트랜지스터(363)가 온 되고 트랜지스터(364)가 오프 되며, 신호 출력 회 로의 출력 노드로부터 (Vc＋I×R2－｜VTHa｜)의 전위가 출력된다.
<실시 형태 9>
본 발명의 반도체 디바이스는 전위 생성 회로(14) 및 트랜지스터들(241 내지 243)을 포함한다(도 23a 및 도 23b 참조). 전위 생성 회로(14)는 저항(244) 및 트랜지스터(245)를 갖는다(도 23a 참조). 또한, 전술한 것과는 상이한 구성을 갖는 전위 생성 회로(14)는 저항(244) 및 트랜지스터들(245 및 246)을 포함한다(도 23b 참조).
트랜지스터들(241, 242 및 246)은 n-채널 트랜지스터이고, 트랜지스터(243),(245)는 p-채널 트랜지스터이다. 트랜지스터(245)의 게이트에 소정의 전압(Va)이 인가되어, 트랜지스터(245)는 포화 영역(saturation region)에서 동작한다. 또한, 트랜지스터(245)는 정전류원으로 동작한다. 전위 생성 회로(14)는 고전위 전원(VDD) 및 저전위 전원(VSS)의 전위들과는 상이한 전위 Vc를 생성한다(VSS＜Vc＜VDD).
만약, 입력 노드에 H-레벨 신호가 입력되었을 경우, 트랜지스터(241)는 오프, 트랜지스터(243)는 온 된다. 이후, 출력 노드는 전위 생성 회로(14)의 출력 전위 Vc를 트랜지스터(242)의 문턱 전압(｜VTHa｜)에 더하여 얻어진 전위(Vc＋｜VTHa｜)를 출력한다.
반면, 만약 입력 노드에 L-레벨 신호가 입력되었을 경우, 트랜지스터(241)가 온, 트랜지스터(243)는 오프 되고, 출력 노드로부터 고전위 전원(VDD)의 전위가 출 력된다.
이 방법에서, 본 발명의 반도체 디바이스에서, 출력 노드로부터 출력되는 2개의 신호의 전위차는 고전위 전원 및 저전위 전원의 전위차보다 작게 제어될 수 있다. 따라서, 소비 전력이 감소 될 수 있다.
<실시예 1>
본 발명의 반도체 디바이스의 구성에 대해 도 14를 참조해 설명한다. 본 발명의 반도체 디바이스는 소스 드라이버(101), 게이트 드라이버(106) 및 픽셀부(109)를 포함한다.
소스 드라이버(101)는 펄스 출력 회로(102), 래치 회로들(103 및 104), 및 버퍼 회로(105)를 포함한다. 게이트 드라이버(106)는 펄스 출력 회로(107) 및 버퍼 회로(108)를 포함한다. 펄스 출력 회로들(102 및 107)은 예컨대, 시프트 레지스터 또는 디코더와 같이, 샘플링 펄스들을 출력하는 회로들이다. 래치 회로들(103 및 104)은 비디오 신호를 홀드(hold)하고, 비디오 신호를 하단의 회로에 출력한다. 버퍼 회로들(105 및 108)은 각각 복수의 신호 출력 회로들(10)을 포함한다.
픽셀부(109)는 복수의(x, x는 자연수)의 소스 라인들(S1 내지 Sx), 복수(y, y는 자연수)의 게이트 라인들(G1 내지 Gy), 복수의 전원 라인들(V1 내지 Vx), 및 복수의 픽셀들(110)을 갖는다.
복수의 픽셀들(110) 각각은 n-채널 트랜지스터(112), p-채널 트랜지스터(113) 및 발광 소자(111)를 갖는다. n-채널 트랜지스터(112)는 픽셀(110)에 대한 영상 신호의 입력을 제어하는 스위칭 트랜지스터이다. p-채널 트랜지스터(113)는 픽셀(110)에 입력된 영상 신호의 전위에 대응하여 발광 소자(111)의 전류의 공급을 제어하는 구동 트랜지스터이다. 발광 소자(111)의 하나의 전극은 p-채널 트랜지스터(113)를 통해 고전위 전원(VDD)에 접속되고, 그의 다른 하나의 전극은 저전위 전원(VSS)에 접속된다. 이에 따라, 발광 소자(111)에 공급되는 전류량은 고전위 전원과 저전위 전원의 전위차에 의해 결정된다.
픽셀(110)의 구성은 전술한 구성에 한정되지 않으며, p-채널 트랜지스터(113)의 게이트-소스 전압을 유지하기 위해 캐패시터를 설치할 수도 있음을 주의해야 한다. 또한, 스위칭 트랜지스터 및 구동 트랜지스터 각각은 전술한 도전형에 한정되지 않으며, n-채널 또는 p-채널 트랜지스터 중 어느 것도 적용될 수 있다.
반도체 디바이스를 이용해 계조를 표현하는 경우, 아날로그 비디오 신호들을 이용하는 방법 또는 디지털 비디오 신호들을 이용하는 방법이 있다. 전자의 방법에서는, 계조는 발광 소자의 휘도를 아날로그 비디오 신호들로 제어함으로써 표현된다. 후자의 방법으로는 시간 계조법이나 면적 계조법이 있다. 본 발명은 그 방법들 중 어느 것이라도 적용할 수 있다.
본 발명에서, p-채널 트랜지스터(113)는 선형 영역에서 동작 되고, 발광 소자(111)에 일정한 전압이 인가되는 정전압 구동이 수행된다. 정전압 구동은 정전류 구동과 비교하면, p-채널 트랜지스터(113)를 포화 영역에서 동작시킬 필요가 없고, 이에 따라, 구동 전압을 높게 할 필요가 없다. 따라서, 정전류 구동과 비교하여, 소비 전력이 감소 될 수 있다.
전술한 구성에서, 신호 출력 회로(10)가 소스 드라이버(101)에 설치되고, p-채널 트랜지스터(113)에 입력되는 2개의 신호들은 선형 영역에서 동작하는 p-채널 트랜지스터(113)를 확실히 온 또는 오프할 수 있는 전위차를 갖는다. 또한, 이 전위차는 고전위 전원 및 저전위 전원의 전위차보다 작다. 이 방법에서, 본 발명은 p-채널 트랜지스터(113)에 입력되는 2개의 신호의 전위차가 고전위 전원 및 저전위 전원의 전위차보다 작게 제어될 수 있다. 이에 따라, 소비 전력이 감소 될 수 있다. 본 실시예는 전술한 실시 형태들과 적절히 결합 될 수 있다.
<실시예 2>
본 발명의 반도체 디바이스의 구성에 대해 도 15를 참조해 설명한다. 본 발명의 반도체 디바이스는 픽셀부(109) 및 모니터링부(152)를 포함한다. 픽셀부(109)는 복수의 픽셀들을 갖고, 복수의 픽셀들 각각은 발광 소자(111) 및 적어도 2개의 트랜지스터들을 포함한다. 도시된 구성에서, 발광 소자(111)에 직렬로 접속된 p-채널 트랜지스터(113)만이 도시되었다. 발광 소자(111)의 2개의 전극들 중 하나는 저전위 전원(VSS)에 접속되고, 다른 하나는 p-채널 트랜지스터(113)에 접속된다.
발광 소자(111)는 온도 의존성을 가지며, 주위의 온도가 고온이 되면 그의 저항값이 감소되고, 주위의 온도가 저온이 되면 그의 저항값은 증가된다. 또한, 발광 소자는 시간에 따라 열화 되고(degrade), 그의 저항값은 시간에 의한 열화에 대응하여 증가된다. 발광 소자의 휘도는 그에 공급되는 전류값에 의존한다. 따라서, 만약 주위 온도가 변화하거나 발광 소자가 시간에 따른 열화 되면, 발광 소자에 공 급되는 전류값이 변화되기 때문에, 원하는 휘도를 얻을 수 없다. 본 실시예의 반도체 디바이스는 모니터링부(152)를 가지는 것을 특징으로 한다. 모니터링부(152)는 하나 이상의 모니터링 발광 소자들(157), 리미터 트랜지스터(158), 버퍼 증폭기(153) 및 정전류원(154)을 갖는다. 모니터링 발광 소자(157)의 2개의 전극들 중 하나는 저전위 전원(VSS)에 접속되고, 다른 하나는 리미터 트랜지스터(158)에 접속된다. 리미터 트랜지스터(158)의 게이트 전극은 일정한 전위(VH)로 유지되고, 따라서 리미터 트랜지스터(158)는 온 상태에 있다.
발광 소자(111) 및 모니터링 발광 소자(157)는 동일한 조건들을 가진 동일한 공정들을 통해 형성되며, 주위 온도의 변화 및 시간에 따른 열화에 대해서 동일한 특성 또는 거의 같은 특성을 갖는다. 발광 소자(111) 및 모니터링 발광 소자(157)는 동일한 기판상에 설치된다. 모니터링 발광 소자(157)는 정전류원(154)으로부터 일정한 전류를 공급받는다. 그 상태에서, 만약 주위 온도가 변화하거나 모니터링 발광 소자(157)가 시간에 따라 열화 되면, 모니터링 발광 소자(157)의 저항값이 변화한다. 모니터링 발광 소자(157)의 전류값은 항상 일정하기 때문에, 모니터링 발광 소자(157)의 저항값이 변화하면, 모니터링 발광 소자(157)의 양전극 간의 전위차가 변화한다.
전술한 구성에서, 저전위 전원에 접속되는 모니터링 발광 소자(157)의 한쪽 전극의 전위는 변화하지 않고, 정전류원(154)에 접속하는 반대쪽 전극의 전위가 변화한다. 변화된 모니터링 발광 소자(157)의 전극의 전위는 버퍼 증폭기(153)의 입력 노드에 공급된다. 이때, 버퍼 증폭기(153)의 출력 노드로부터 출력되는 전위는 p-채널 트랜지스터(113)를 통해 발광 소자(111)의 2개의 전극 중 하나에 공급된다.
이 방법에서, 발광 소자(111)에 공급되는 전위는 주위 온도의 변화 및 발광 소자(111)의 시간에 따른 열화에 대응하여 변화되기 때문에, 주위 온도의 변화 및 발광 소자의 시간에 따른 열화에 의한 역효과가 억제될 수 있다.
전술한 모니터링부(152)를 갖는 반도체 디바이스에서는, 몇몇의 경우들에서 발광 소자(111)에 공급되는 전위가 시간에 따른 열화에 대응하여 점차 증가함의 주의해야 한다. 이러한 경우, 고전위 전원의 전위는 미리 통상의 경우보다 높게 설정될 수 있다. 이 방법에서, 만약 고전위 전원의 전위를 미리 높게 설정해 두면, 고전위 전원과 저전위 전원의 전위차는 그만큼 커진다. 만약 고전위 전원과 저전위 전원의 전위차가 크면, 소스 라인들 또는 게이트 라인들의 충전/방전에 필요한 소비 전력도 상응하여 증가된다.
그러나, 본 발명의 신호 출력 회로가 소스 드라이버 또는 게이트 드라이버에 제공됨으로써, 출력 노드로부터 출력되는 2개의 신호의 전위차는 고전위 전원과 저전위 전원의 전위차보다 작게 될 수 있다. 따라서, 소스 라인들 또는 게이트 라인들의 충전/방전에 필요한 소비 전력이 감소 될 수 있다. 즉, 본 발명의 신호 출력 회로는 전술한 바와 같은 모니터링부(152)를 가지는 반도체 디바이스에 효과적으로 적용될 수 있다.
본 실시예는 전술한 실시 형태들 및 실시예들과 적절히 결합될 수 있다.
<실시예 3>
본 발명의 반도체 디바이스의 구성에 대해 도 16 및 도 17을 참조해 설명한다. 본 발명의 반도체 디바이스는 픽셀부(109), 게이트 드라이버(106) 및 소스 드라이버(101)를 포함한다(도 16a 참조). 각각 발광 소자(111) 및 p-채널 트랜지스터(113)를 포함하는 다수의 픽셀들을 갖는 픽셀부(109), 게이트 드라이버(106), 소스 드라이버(101) 및 접속 필름(122)이 기판(120)상에 설치된다. 접속 필름(122)은 복수의 IC칩들과 접속된다.
다음으로, 반도체 디바이스의 단면 구조들에 대해 설명한다. 픽셀부(109)에 포함된 p-채널 트랜지스터(113), 발광 소자(111) 및 캐패시터(124), 및 소스 드라이버(101)에 포함된 복수의 소자들(125)이 기판(120)상에 설치된다(도 16b, 도 17a 및 도 17b 참조).
실런트(sealant)(123)가 픽셀부(109), 게이트 드라이버(106) 및 소스 드라이버(101)의 주위에 설치되고, 발광 소자(111)는 실런트(123)를 이용하여 기판(120) 및 대향 기판(121) 사이에 실링된다. 이 실링(sealing) 처리는 발광 소자(111)를 수분으로부터 보호하기 위해 수행되며, 여기에서는 실링을 위해 커버재(예, 유리, 세라믹, 플라스틱 또는 금속들)가 이용되지만, 대안적으로 열경화성 수지 또는 자외선 경화성 수지를 이용한 실링 방법, 또는 금속 산화물 또는 질화물과 같이 높은 배리어(barrier) 특성을 갖는 박막을 이용한 실링 방법이 적용될 수 있다.
만약 발광 소자(111)의 픽셀 전극이 투광성을 갖고, 발광 소자(111)의 대향 전극이 차광성을 가지는 경우, 발광 소자(111)는 배면 발광(bottom emission)을 실시한다(도 16b 참조). 만약 발광 소자(111)의 픽셀 전극이 차광성을 갖고, 발광 소 자(111)의 대향 전극이 투광성을 가지는 경우, 발광 소자(111)는 전면 발광(top emission)을 실시한다. 만약, 발광 소자(111)의 픽셀 전극 및 대향 전극 모두 투광성을 갖는 경우, 발광 소자(111)는 듀얼 발광(dual emission)을 실시한다(도 17b 참조).
절연층이 p-채널 트랜지스터(113)의 소스/드레인 배선들 상에 제공된다. 이 경우, 발광 소자(111)의 픽셀 전극이 절연층 상에 설치될 수 있고(도 16b 참조), 또는 p-채널 트랜지스터(113)의 소스/드레인 배선들과 동일한 층에 설치될 수도 있다(도 17a 및 17b 참조). p-채널 트랜지스터(113)의 소스/드레인 배선들 및 발광 소자(111)의 픽셀 전극이 적층되는 부분에서, p-채널 트랜지스터(113)의 소스/드레인 배선들이 하층으로 설치되고, 발광 소자(111)의 픽셀 전극이 상층으로 설치될 수 있다(도 17a 참조). 대안적으로, 발광 소자(111)의 픽셀 전극이 하층으로 설치되고, p-채널 트랜지스터(113)의 소스/드레인 배선들이 상층으로 설치될 수도 있다(도 17b 참조).
기판(120)상에 설치되는 각 소자는 예컨대, 이동성과 같은 우수한 특성들을 가진 결정질 반도체를 채널부로 가진 트랜지스터를 이용하여 형성되는 것이 바람직하다. 따라서, 동일 표면상에서의 모노리식 집적(monolithic integration)이 실현된다. 전술한 구성을 갖는 반도체 디바이스는 접속되는 외부 IC들의 개수를 감소할 수가 있기 때문에, 소형화, 경량화, 및 박형화를 실현할 수 있다.
대안적으로, 기판(120)상에 설치되는 각 소자는 비정질 반도체를 채널부로 가진 트랜지스터를 이용하여 형성될 수 있고, 게이트 드라이버(106) 및 소스 드라 이버(101)는 IC칩들에 의해 구성될 수 있다. IC칩들은 COG 본딩에 의해 기판(120)에 부착되거나 접속 필름(122)에 부착된다. 비정질 반도체는 CVD법을 이용하여, 결정화 공정 없이, 대형 기판상에 쉽게 형성될 수 있기 때문에, 저렴한 패널이 제공될 수 있다. 또한, 이때 잉크-젯 방법으로 대표되는 액적 토출(droplet discharge) 방법에 의해 도전층을 형성함으로써, 더욱 저렴한 패널을 제공할 수 있다.
본 발명의 반도체 디바이스에 포함된 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 포함하며, 구체적으로 OLED(Organic Light Emitting Diode) 또는 FED(Field Emission Display)에 이용되는 MIM 전자 소스 소자(전자-방출 소자)와 같은 것을 포함한다. 발광 소자들 중 하나로서 OLED는, 전기장이 인가될 때 발광(전계발광)을 방출하는 전계발광(electroluminescence) 재료를 포함하는 층(이하 전계발광층으로 약칭), 양극 및 음극을 포함한다. 전계발광층은 양극과 음극 사이에 설치되며, 단층 또는 복수의 층들을 갖는다. 이러한 층들은 무기 화합물을 포함할 수 있다. 전계발광층에서의 발광은 단일항 여기 상태로부터 기저 상태에 돌아올 때 얻어지는 발광(형광), 및 삼중항 여기 상태로부터 기저 상태에 돌아올 때의 발광(인광)을 포함한다. 본 실시예는 전술한 실시 형태들 및 실시예들과 적절히 결합될 수 있다.
<실시예 4>
본 발명의 반도체 디바이스를 이용하는 전자 기기의 종류들에 대해 도 18 내지 도 19f를 참조해 설명한다. 여기서 예시하는 전자 기기는 휴대용 전화 세트이 며, 이는 하우징들(2700 및 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼들(2704) 및 배터리(2705)를 포함한다(도 18 참조). 패널(2701)은, 복수의 픽셀들이 매트릭스에 배치된 픽셀부를 가지며, 픽셀부는 한 쌍의 기판에 실링된다. 패널(2701)은 탈착이 용이하도록 하우징(2702)에 결합되고, 하우징(2702)은 프린트 배선 기판(2703)에 끼워진다. 하우징(2702)의 형상 및 크기는 패널(2701)이 통합되는 전자 기기에 따라 적절히 변경된다. 프린트 배선 기판 2703에는 중앙 처리 회로(CPU), 컨트롤러 회로, 전원 회로, 버퍼 증폭기, 소스 드라이버, 및 게이트 드라이버 중 하나 이상에 상응하는 복수의 IC칩들이 실장된다. 모듈은 프린트 배선 기판(2703)이 패널에 실장된 상태에 대응한다.
패널(2701)은 접속 필름(2708)을 통해 프린트 배선 기판(2703)에 접속된다. 패널(2701), 하우징(2702) 및 프린트 배선 기판(2703)은 조작 버튼들(2704) 및 배터리(2705)와 함께 하우징들(2700 및 2706) 안으로 통합된다. 패널(2701)에 포함된 픽셀부는 하우징(2700)에 설치된 개구창을 통해 볼 수 있도록 배치된다.
하우징들(2700 및 2706)은 휴대용 전화 세트 외관 형상의 일례로서 도시되었으며, 본 실시 형태와 관련된 전자 기기는 그 기능들이나 용도들에 따라 다양한 형태들로 변경될 수 있음을 주의해야 한다. 따라서, 전자 기기들의 대표적인 형태들에 대해, 도 19a 내지 도 19f를 참조하여 설명한다.
휴대용 단말기로서 휴대용 전화 세트는 픽셀부(9102) 등을 포함한다(도 19a 참조). 휴대용 단말기로서 휴대용 게임 기기는, 픽셀부(9801) 등을 포함한다(도 19b 참조). 디지털 비디오 카메라는 픽셀부들(9701 및 9702) 등을 포함한다(도 19c 참조). 휴대용 정보 단말기로서 PDA(Personal Digital Assistant)는 픽셀부 (9201)등을 포함한다(도 19d 참조). 텔레비젼 세트는 픽셀부(9301) 등을 포함한다(도 19e 참조). 모니터 디바이스는 픽셀부(9401) 등을 포함한다(도 19f 참조).
본 발명은 휴대용 전화 세트(휴대용 전화 디바이스 또는 휴대전화라고도 함), PDA, 전자 수첩 및 휴대용 게임기기, 텔레비젼 세트(텔레비젼, 텔레비젼 수신기라고도 함), 디스플레이(모니터 디바이스라고도 함), 카메라(예, 디지털 카메라, 디지털 비디오 카메라), 오디오 재생 디바이스(예, 카 오디오 컴포넌트 세트), 및 가정용 게임기기에 의해 대표되는 휴대용 단말기와 같은 다양한 전자 기기들에 적용될 수 있다.
본 실시예는 전술한 실시 형태들 및 실시예들과 적절히 결합될 수 있다.

Claims (21)

  1. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    상기 제 1 전위 및 상기 제 2 전위와 상이한 제 3 전위를 인가하는 회로를 포함하며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원에 접속되며,
    상기 제 3 트랜지스터의 게이트는 상기 회로에 접속되고,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게 이트에 입력되며,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    상기 제 1 전위 및 상기 제 2 전위와 상이한 제 3 전위를 생성하는 회로를 포함하며,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원에 접속되며,
    상기 제 3 트랜지스터의 게이트는 상기 회로에 접속되고,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 입력되며,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 n-채널 트랜지스터인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원;
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 3 전위를 생성하는 제 1 회로; 및
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 4 전위를 생성하는 제 2 회로를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원에 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 회로에 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 회로에 접속되며,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 입력되고,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 p-채널 트랜지스터이고, 상기 제 4 트랜지스터는 n-채널 트랜지스터인, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 3 전위를 생성하는 회로를 포함하며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나 및 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원에 접속되며,
    상기 제 2 트랜지스터의 게이트는 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 회로에 접속되며,
    제 1 신호는 상기 제 1 트랜지스터의 게이트, 상기 제 3 트랜지스터의 게이트, 및 상기 제 4 트랜지스터의 게이트에 입력되고,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 p- 채널 트랜지스터이며, 상기 제 3 트랜지스터는 p-채널 트랜지스터이고, 상기 제 4 트랜지스터는 n-채널 트랜지스터인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 3 전위를 생성하는 회로를 포함하며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 전원에 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 접 속되며,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 회로에 접속되고,
    제 1 신호는 상기 제 2 트랜지스터의 게이트, 상기 제 3 트랜지스터의 게이트, 및 상기 제 4 트랜지스터의 게이트에 입력되며,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터는 n-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 n-채널 트랜지스터이고, 상기 제 4 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스.
  11. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 5 트랜지스터;
    제 6 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원;
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 3 전위를 생성하는 제 1 회로; 및
    상기 제 1 전위 및 상기 제 2 전위와는 상이한 제 4 전위를 생성하는 제 2 회로를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나 및 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되며,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 5 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 전원에 접속되며,
    상기 제 2 트랜지스터의 게이트는 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 회로에 접속되며,
    상기 제 1 트랜지스터의 게이트는 상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 6 트랜지스터의 소스 및 드레인 중 하나에 접 속되고,
    상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 회로에 접속되며,
    제 1 신호는 상기 제 3 트랜지스터의 게이트, 상기 제 4 트랜지스터의 게이트, 상기 제 5 트랜지스터의 게이트, 및 상기 제 6 트랜지스터의 게이트에 출력되고,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 n-채널 트랜지스터이고, 상기 제 2 트랜지스터는 p-채널 트랜지스터이며, 상기 제 3 트랜지스터는 p-채널 트랜지스터이고, 상기 제 4 트랜지스터는 n-채널 트랜지스터이며, 상기 제 5 트랜지스터는 n-채널 트랜지스터이고, 상기 제 6 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스.
  13. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    하나의 제 3 트랜지스터 또는 직렬로 접속된 복수의 제 3 트랜지스터들을 포함하는 회로를 포함하며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전원에 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 회로의 일 단자에 접속되고,
    상기 회로의 다른 단자는 상기 제 2 전원에 접속되며,
    상기 제 3 트랜지스터의 게이트는 그의 드레인에 접속되고,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 입력되며,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 n-채널 트랜지스터인, 반도체 디바 이스.
  15. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원; 및
    하나의 제 3 트랜지스터 또는 직렬로 접속된 복수의 제 3 트랜지스터들을 포함하는 회로를 포함하며,
    상기 회로의 일 단자는 상기 제 1 전원에 접속되고,
    상기 회로의 다른 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원에 접속되며,
    상기 제 3 트랜지스터의 게이트는 그의 드레인에 접속되고,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 입력되며,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다 른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스.
  17. 반도체 디바이스에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 1 전위를 인가하는 제 1 전원;
    제 2 전위를 인가하는 제 2 전원;
    하나의 제 3 트랜지스터 또는 직렬로 접속된 복수의 제 3 트랜지스터들을 포함하는 제 1 회로; 및
    하나의 제 4 트랜지스터 또는 직렬로 접속된 복수의 제 4 트랜지스터들을 포함하는 제 2 회로를 포함하며,
    상기 제 2 회로의 일 단자는 상기 제 1 전원에 접속되고,
    상기 제 2 회로의 다른 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 접속되며,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 회로의 일 단자에 접속되며,
    상기 제 1 회로의 다른 단자는 상기 제 2 전원에 접속되며,
    상기 제 3 트랜지스터의 게이트는 그의 드레인에 접속되고,
    상기 제 4 트랜지스터의 게이트는 그의 드레인에 접속되며,
    제 1 신호는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 입력되고,
    제 2 신호는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 출력되는, 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 제 1 트랜지스터는 p-채널 트랜지스터이고, 상기 제 2 트랜지스터는 n-채널 트랜지스터이며, 상기 제 3 트랜지스터는 n-채널 트랜지스터이고, 상기 제 4 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스.
  19. 제 1 항, 제 3 항, 제 7 항, 또는 제 9 항 중 어느 한 항에 있어서,
    상기 회로는 직렬로 접속된 복수의 저항들을 포함하고,
    상기 복수의 저항들의 일 단은 상기 제 1 전원에 접속되며,
    상기 복수의 저항들의 다른 단은 상기 제 2 전원에 접속되고,
    전위는 상기 복수의 저항들 중에서 선택된 두 개의 저항들의 접속 노드로부터 출력되는, 반도체 디바이스.
  20. 제 5 항 또는 제 11 항에 있어서,
    상기 제 1 회로 및 상기 제 2 회로 각각은 직렬로 접속된 복수의 저항들을 포함하고,
    상기 복수의 저항들의 일 단은 상기 제 1 전원에 접속되며,
    상기 복수의 저항들의 다른 단은 상기 제 2 전원에 접속되고,
    전위는 상기 복수의 저항들 중에서 선택된 두 개의 저항들의 접속 노드로부터 출력되는, 반도체 디바이스.
  21. 제 1 항, 제 3 항, 제 5 항, 제 7 항, 제 9 항, 제 11 항, 제 13 항, 제 15 항, 또는 제 17 항 중 어느 한 항에 따른 반도체 디바이스를 이용한 전자 기기.
KR1020077016093A 2004-12-13 2005-12-07 반도체 장치 및 이를 이용하는 전자 기기 KR101169263B1 (ko)

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