JPH08107345A - Ｃｍｏｓ出力回路及び半導体装置 - Google Patents
Ｃｍｏｓ出力回路及び半導体装置Info
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- JPH08107345A JPH08107345A JP6240151A JP24015194A JPH08107345A JP H08107345 A JPH08107345 A JP H08107345A JP 6240151 A JP6240151 A JP 6240151A JP 24015194 A JP24015194 A JP 24015194A JP H08107345 A JPH08107345 A JP H08107345A
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Abstract
(57)【要約】
【目的】本発明は消費電力の低減を図り得るＣＭＯＳ出
力回路を提供することを目的とする。 【構成】ＣＭＯＳインバータ回路を構成するＮチャネル
ＭＯＳトランジスタＴr2のソースがＰチャネルＭＯＳト
ランジスタＴr3を介して低電位側電源Ｖssに接続され、
前記ＰチャネルＭＯＳトランジスタＴr3のゲートには高
電位側電源Ｖccと低電位側電源Ｖssとの中間レベルＶM
が供給される。ＣＭＯＳインバータ回路を構成するＰチ
ャネルＭＯＳトランジスタＴr4のソースがＮチャネルＭ
ＯＳトランジスタＴr6を介して高電位側電源Ｖccに接続
され、前記ＮチャネルＭＯＳトランジスタＴr6のゲート
には高電位側電源Ｖccと低電位側電源Ｖssとの中間レベ
ルＶM が供給される。
力回路を提供することを目的とする。 【構成】ＣＭＯＳインバータ回路を構成するＮチャネル
ＭＯＳトランジスタＴr2のソースがＰチャネルＭＯＳト
ランジスタＴr3を介して低電位側電源Ｖssに接続され、
前記ＰチャネルＭＯＳトランジスタＴr3のゲートには高
電位側電源Ｖccと低電位側電源Ｖssとの中間レベルＶM
が供給される。ＣＭＯＳインバータ回路を構成するＰチ
ャネルＭＯＳトランジスタＴr4のソースがＮチャネルＭ
ＯＳトランジスタＴr6を介して高電位側電源Ｖccに接続
され、前記ＮチャネルＭＯＳトランジスタＴr6のゲート
には高電位側電源Ｖccと低電位側電源Ｖssとの中間レベ
ルＶM が供給される。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ出力回路に
関するものである。近年、半導体記憶装置及び種々の半
導体装置は多様な携帯用電子機器に搭載される。このよ
うな携帯用電子機器では、電源の小型化及び軽量化を図
るために、低消費電力化及び電源の低電圧化が要請され
ている。このため、このような携帯用電子機器に使用さ
れるＣＭＯＳ出力回路の消費電力を低減する必要があ
る。
関するものである。近年、半導体記憶装置及び種々の半
導体装置は多様な携帯用電子機器に搭載される。このよ
うな携帯用電子機器では、電源の小型化及び軽量化を図
るために、低消費電力化及び電源の低電圧化が要請され
ている。このため、このような携帯用電子機器に使用さ
れるＣＭＯＳ出力回路の消費電力を低減する必要があ
る。
【０００２】
【従来の技術】図１６に示すように、ＣＭＯＳ出力回路
は高電位側電源Ｖccと低電位側電源Ｖssとの間で、Ｐチ
ャネルＭＯＳトランジスタＴrpと、ＮチャネルＭＯＳト
ランジスタＴrnとが直列に接続される。
は高電位側電源Ｖccと低電位側電源Ｖssとの間で、Ｐチ
ャネルＭＯＳトランジスタＴrpと、ＮチャネルＭＯＳト
ランジスタＴrnとが直列に接続される。
【０００３】前記トランジスタＴrp，Ｔrnのゲートに入
力信号ＩＮが入力され、両トランジスタＴrp，Ｔrnのド
レインに接続される出力端子Ｔo から出力信号ＯＵＴが
出力される。
力信号ＩＮが入力され、両トランジスタＴrp，Ｔrnのド
レインに接続される出力端子Ｔo から出力信号ＯＵＴが
出力される。
【０００４】前記出力端子Ｔo には、バス等の信号配線
が接続され、出力信号ＯＵＴがその信号配線を介して他
のＣＭＯＳ入力回路に入力される。そして、出力信号Ｏ
ＵＴは電源Ｖccと電源Ｖssとの電位差でフル振幅動作す
るＣＭＯＳレベルで出力される。
が接続され、出力信号ＯＵＴがその信号配線を介して他
のＣＭＯＳ入力回路に入力される。そして、出力信号Ｏ
ＵＴは電源Ｖccと電源Ｖssとの電位差でフル振幅動作す
るＣＭＯＳレベルで出力される。
【０００５】
【発明が解決しようとする課題】上記のようなＣＭＯＳ
出力回路では、出力信号ＯＵＴがＣＭＯＳレベルでフル
振幅するため、出力端子Ｔo に長い信号配線が接続され
ると、出力信号ＯＵＴが反転されるとき、ＣＭＯＳ出力
回路からこの信号配線に流れる充放電電流が大きくなっ
て、消費電力が増大する。
出力回路では、出力信号ＯＵＴがＣＭＯＳレベルでフル
振幅するため、出力端子Ｔo に長い信号配線が接続され
ると、出力信号ＯＵＴが反転されるとき、ＣＭＯＳ出力
回路からこの信号配線に流れる充放電電流が大きくなっ
て、消費電力が増大する。
【０００６】また、出力信号ＯＵＴの振幅を電源Ｖccと
電源Ｖssの中間レベル付近で圧縮すると、その出力信号
ＯＵＴが入力されるＣＭＯＳ入力回路で貫通電流が流
れ、消費電力が増大する。
電源Ｖssの中間レベル付近で圧縮すると、その出力信号
ＯＵＴが入力されるＣＭＯＳ入力回路で貫通電流が流
れ、消費電力が増大する。
【０００７】また、電源Ｖccを降圧することにより、出
力信号ＯＵＴの振幅を縮小することも行われているが、
この場合にも、出力信号ＯＵＴは降圧された電源Ｖccと
電源Ｖssとの間でフル振幅動作を行うため、消費電力を
十分に低減することはできない。
力信号ＯＵＴの振幅を縮小することも行われているが、
この場合にも、出力信号ＯＵＴは降圧された電源Ｖccと
電源Ｖssとの間でフル振幅動作を行うため、消費電力を
十分に低減することはできない。
【０００８】この発明の目的は、消費電力の低減を図り
得るＣＭＯＳ出力回路を提供することにある。
得るＣＭＯＳ出力回路を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、図１（ａ）に示すようにＣＭＯＳ
インバータ回路を構成するＮチャネルＭＯＳトランジス
タＴr2のソースがＰチャネルＭＯＳトランジスタＴr3を
介して低電位側電源Ｖssに接続され、前記ＰチャネルＭ
ＯＳトランジスタＴr3のゲートには高電位側電源Ｖccと
低電位側電源Ｖssとの中間レベルＶM が供給される。
図である。すなわち、図１（ａ）に示すようにＣＭＯＳ
インバータ回路を構成するＮチャネルＭＯＳトランジス
タＴr2のソースがＰチャネルＭＯＳトランジスタＴr3を
介して低電位側電源Ｖssに接続され、前記ＰチャネルＭ
ＯＳトランジスタＴr3のゲートには高電位側電源Ｖccと
低電位側電源Ｖssとの中間レベルＶM が供給される。
【００１０】また、図１（ｂ）に示すようにＣＭＯＳイ
ンバータ回路を構成するＰチャネルＭＯＳトランジスタ
Ｔr4のソースがＮチャネルＭＯＳトランジスタＴr6を介
して高電位側電源Ｖccに接続され、前記ＮチャネルＭＯ
ＳトランジスタＴr6のゲートには高電位側電源Ｖccと低
電位側電源Ｖssとの中間レベルＶM が供給される。
ンバータ回路を構成するＰチャネルＭＯＳトランジスタ
Ｔr4のソースがＮチャネルＭＯＳトランジスタＴr6を介
して高電位側電源Ｖccに接続され、前記ＮチャネルＭＯ
ＳトランジスタＴr6のゲートには高電位側電源Ｖccと低
電位側電源Ｖssとの中間レベルＶM が供給される。
【００１１】また、ＣＭＯＳインバータ回路を構成する
ＮチャネルＭＯＳトランジスタＴr2のソースがＰチャネ
ルＭＯＳトランジスタＴr3を介して低電位側電源Ｖssに
接続され、前記ＰチャネルＭＯＳトランジスタＴr3のゲ
ートには高電位側電源Ｖccと低電位側電源Ｖssとの中間
レベルＶM が供給されてＣＭＯＳ出力回路が構成され
る。前記ＣＭＯＳ出力回路の出力信号が接続配線を介し
て該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入力回路に
入力される。。
ＮチャネルＭＯＳトランジスタＴr2のソースがＰチャネ
ルＭＯＳトランジスタＴr3を介して低電位側電源Ｖssに
接続され、前記ＰチャネルＭＯＳトランジスタＴr3のゲ
ートには高電位側電源Ｖccと低電位側電源Ｖssとの中間
レベルＶM が供給されてＣＭＯＳ出力回路が構成され
る。前記ＣＭＯＳ出力回路の出力信号が接続配線を介し
て該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入力回路に
入力される。。
【００１２】また、ＣＭＯＳインバータ回路を構成する
ＰチャネルＭＯＳトランジスタＴr4のソースがＮチャネ
ルＭＯＳトランジスタＴr6を介して高電位側電源Ｖccに
接続され、前記ＮチャネルＭＯＳトランジスタＴr6のゲ
ートには高電位側電源Ｖccと低電位側電源Ｖssとの中間
レベルＶM が供給されてＣＭＯＳ出力回路が構成され、
前記ＣＭＯＳ出力回路の出力信号が接続配線を介して該
ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入力回路に入力
される。
ＰチャネルＭＯＳトランジスタＴr4のソースがＮチャネ
ルＭＯＳトランジスタＴr6を介して高電位側電源Ｖccに
接続され、前記ＮチャネルＭＯＳトランジスタＴr6のゲ
ートには高電位側電源Ｖccと低電位側電源Ｖssとの中間
レベルＶM が供給されてＣＭＯＳ出力回路が構成され、
前記ＣＭＯＳ出力回路の出力信号が接続配線を介して該
ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入力回路に入力
される。
【００１３】
【作用】ＣＭＯＳレベルの入力信号に基づいて、高電位
側電源Ｖccと中間レベルＶM との間で振幅する出力信号
が出力され、出力信号の反転動作にともなう充放電電流
が低減される。
側電源Ｖccと中間レベルＶM との間で振幅する出力信号
が出力され、出力信号の反転動作にともなう充放電電流
が低減される。
【００１４】また、ＣＭＯＳレベルの入力信号に基づい
て、低電位側電源Ｖssと中間レベルＶM との間で振幅す
る出力信号が出力され、出力信号の反転動作にともなう
充放電電流が低減される。
て、低電位側電源Ｖssと中間レベルＶM との間で振幅す
る出力信号が出力され、出力信号の反転動作にともなう
充放電電流が低減される。
【００１５】また、高電位側電源Ｖccと中間レベルＶM
との間で振幅するＣＭＯＳ出力回路の出力信号は、接続
配線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ
入力回路に入力され、同入力回路での貫通電流の発生が
防止される。
との間で振幅するＣＭＯＳ出力回路の出力信号は、接続
配線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ
入力回路に入力され、同入力回路での貫通電流の発生が
防止される。
【００１６】また、低電位側電源Ｖssと中間レベルＶM
との間で振幅するＣＭＯＳ出力回路の出力信号は、接続
配線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ
入力回路に入力され、同入力回路での貫通電流の発生が
防止される。
との間で振幅するＣＭＯＳ出力回路の出力信号は、接続
配線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ
入力回路に入力され、同入力回路での貫通電流の発生が
防止される。
【００１７】
（第一の実施例）図２はこの発明を具体化したＣＭＯＳ
出力回路の第一の実施例を示す。ＣＭＯＳレベルの入力
信号ＩＮは、ＰチャネルＭＯＳトランジスタＴr1と、Ｎ
チャネルＭＯＳトランジスタＴr2のゲートに入力され
る。
出力回路の第一の実施例を示す。ＣＭＯＳレベルの入力
信号ＩＮは、ＰチャネルＭＯＳトランジスタＴr1と、Ｎ
チャネルＭＯＳトランジスタＴr2のゲートに入力され
る。
【００１８】前記トランジスタＴr1のソースは電源Ｖcc
に接続され、前記トランジスタＴr1，Ｔr2のドレインが
出力端子Ｔo に接続され、同出力端子Ｔo から出力信号
ＯＵＴが出力される。
に接続され、前記トランジスタＴr1，Ｔr2のドレインが
出力端子Ｔo に接続され、同出力端子Ｔo から出力信号
ＯＵＴが出力される。
【００１９】前記トランジスタＴr2のソースはＰチャネ
ルＭＯＳトランジスタＴr3のソースに接続され、同トラ
ンジスタＴr3のドレインは電源Ｖssに接続される。ま
た、前記トランジスタＴr3のゲートには、電源Ｖccと電
源Ｖssとの中間レベルＶM が入力される。
ルＭＯＳトランジスタＴr3のソースに接続され、同トラ
ンジスタＴr3のドレインは電源Ｖssに接続される。ま
た、前記トランジスタＴr3のゲートには、電源Ｖccと電
源Ｖssとの中間レベルＶM が入力される。
【００２０】このように構成されたＣＭＯＳ出力回路の
動作を図３に従って説明する。入力信号ＩＮがＬレベル
となると、トランジスタＴr1がオンされ、トランジスタ
Ｔr2がオフされる。すると、出力信号ＯＵＴはＨレベル
となる。
動作を図３に従って説明する。入力信号ＩＮがＬレベル
となると、トランジスタＴr1がオンされ、トランジスタ
Ｔr2がオフされる。すると、出力信号ＯＵＴはＨレベル
となる。
【００２１】入力信号ＩＮがＨレベルとなると、トラン
ジスタＴr1がオフされ、トランジスタＴr2がオンされ
る。このとき、トランジスタＴr3はオン状態にある。す
ると、出力信号ＯＵＴはＨレベルから徐々に低下し、ト
ランジスタＴr2のソース端子Ｃの電位が中間レベルＶM
からトランジスタＴr3のしきい値分高いレベルまで低下
すると、同トランジスタＴr3がオフされる。従って、出
力信号ＯＵＴは中間レベルＶM より若干高いレベルに収
束する。
ジスタＴr1がオフされ、トランジスタＴr2がオンされ
る。このとき、トランジスタＴr3はオン状態にある。す
ると、出力信号ＯＵＴはＨレベルから徐々に低下し、ト
ランジスタＴr2のソース端子Ｃの電位が中間レベルＶM
からトランジスタＴr3のしきい値分高いレベルまで低下
すると、同トランジスタＴr3がオフされる。従って、出
力信号ＯＵＴは中間レベルＶM より若干高いレベルに収
束する。
【００２２】次いで、入力信号ＩＮがＬレベルとなる
と、トランジスタＴr1がオンされ、トランジスタＴr2が
オフされて、出力信号ＯＵＴはＨレベルとなる。以上の
ようにこのＣＭＯＳ出力回路では、ＣＭＯＳレベルの入
力信号ＩＮに基づいて、電源Ｖccと電源Ｖssの電位差に
対し、電源Ｖccと中間レベルＶM との間の上半幅で振幅
する出力信号ＯＵＴが出力される。
と、トランジスタＴr1がオンされ、トランジスタＴr2が
オフされて、出力信号ＯＵＴはＨレベルとなる。以上の
ようにこのＣＭＯＳ出力回路では、ＣＭＯＳレベルの入
力信号ＩＮに基づいて、電源Ｖccと電源Ｖssの電位差に
対し、電源Ｖccと中間レベルＶM との間の上半幅で振幅
する出力信号ＯＵＴが出力される。
【００２３】従って、出力端子Ｔo に接続される配線が
長くなっても、出力信号ＯＵＴの振幅が縮小されること
により、配線に流れる充放電電流が小さくなり、消費電
力が低減される。 （第二の実施例）図４はこの発明を具体化したＣＭＯＳ
出力回路の第二の実施例を示す。ＣＭＯＳレベルの入力
信号ＩＮは、ＰチャネルＭＯＳトランジスタＴr4と、Ｎ
チャネルＭＯＳトランジスタＴr5のゲートに入力され
る。
長くなっても、出力信号ＯＵＴの振幅が縮小されること
により、配線に流れる充放電電流が小さくなり、消費電
力が低減される。 （第二の実施例）図４はこの発明を具体化したＣＭＯＳ
出力回路の第二の実施例を示す。ＣＭＯＳレベルの入力
信号ＩＮは、ＰチャネルＭＯＳトランジスタＴr4と、Ｎ
チャネルＭＯＳトランジスタＴr5のゲートに入力され
る。
【００２４】前記トランジスタＴr5のソースは電源Ｖss
に接続され、前記トランジスタＴr4，Ｔr5のドレインが
出力端子Ｔo に接続され、同出力端子Ｔo から出力信号
ＯＵＴが出力される。
に接続され、前記トランジスタＴr4，Ｔr5のドレインが
出力端子Ｔo に接続され、同出力端子Ｔo から出力信号
ＯＵＴが出力される。
【００２５】前記トランジスタＴr4のソースはＮチャネ
ルＭＯＳトランジスタＴr6のソースに接続され、同トラ
ンジスタＴr6のドレインは電源Ｖccに接続される。ま
た、前記トランジスタＴr6のゲートには、電源Ｖccと電
源Ｖssとの中間レベルＶM が入力される。
ルＭＯＳトランジスタＴr6のソースに接続され、同トラ
ンジスタＴr6のドレインは電源Ｖccに接続される。ま
た、前記トランジスタＴr6のゲートには、電源Ｖccと電
源Ｖssとの中間レベルＶM が入力される。
【００２６】このように構成されたＣＭＯＳ出力回路
は、入力信号ＩＮがＨレベルとなると、トランジスタＴ
r4がオフされ、トランジスタＴr5がオンされる。する
と、出力信号ＯＵＴはＬレベルとなる。
は、入力信号ＩＮがＨレベルとなると、トランジスタＴ
r4がオフされ、トランジスタＴr5がオンされる。する
と、出力信号ＯＵＴはＬレベルとなる。
【００２７】入力信号ＩＮがＬレベルとなると、トラン
ジスタＴr5がオフされ、トランジスタＴr4がオンされ
る。このとき、トランジスタＴr6はオン状態にある。す
ると、出力信号ＯＵＴはＬレベルから徐々に上昇し、ト
ランジスタＴr4のソース端子Ｃの電位が中間レベルＶM
からトランジスタＴr6のしきい値分低いレベルまで上昇
すると、同トランジスタＴr6がオフされる。従って、出
力信号ＯＵＴは中間レベルＶM より若干低いレベルに収
束する。
ジスタＴr5がオフされ、トランジスタＴr4がオンされ
る。このとき、トランジスタＴr6はオン状態にある。す
ると、出力信号ＯＵＴはＬレベルから徐々に上昇し、ト
ランジスタＴr4のソース端子Ｃの電位が中間レベルＶM
からトランジスタＴr6のしきい値分低いレベルまで上昇
すると、同トランジスタＴr6がオフされる。従って、出
力信号ＯＵＴは中間レベルＶM より若干低いレベルに収
束する。
【００２８】次いで、入力信号ＩＮがＨレベルとなる
と、トランジスタＴr5がオンされ、トランジスタＴr4が
オフされて、出力信号ＯＵＴはＬレベルとなる。以上の
ようにこのＣＭＯＳ出力回路では、ＣＭＯＳレベルの入
力信号ＩＮに基づいて、電源Ｖssと中間レベルＶM との
間の下半幅で振幅する出力信号ＯＵＴが出力される。
と、トランジスタＴr5がオンされ、トランジスタＴr4が
オフされて、出力信号ＯＵＴはＬレベルとなる。以上の
ようにこのＣＭＯＳ出力回路では、ＣＭＯＳレベルの入
力信号ＩＮに基づいて、電源Ｖssと中間レベルＶM との
間の下半幅で振幅する出力信号ＯＵＴが出力される。
【００２９】従って、出力信号ＯＵＴの振幅が縮小され
ることにより、配線に流れる充放電電流が小さくなり、
消費電力が低減される。 （第三の実施例）前記第一及び第二の実施例は、出力信
号ＯＵＴが中間電位ＶM に遷移する速度が遅い。そこ
で、その動作速度を改善し、かつ消費電力の低減をさら
に図り得る構成を図５に示す。
ることにより、配線に流れる充放電電流が小さくなり、
消費電力が低減される。 （第三の実施例）前記第一及び第二の実施例は、出力信
号ＯＵＴが中間電位ＶM に遷移する速度が遅い。そこ
で、その動作速度を改善し、かつ消費電力の低減をさら
に図り得る構成を図５に示す。
【００３０】電源Ｖccと電源Ｖssとの間には、Ｎチャネ
ルＭＯＳトランジスタＴr7とＰチャネルＭＯＳトランジ
スタＴr8とが直列に接続され、両トランジスタＴr7，Ｔ
r8のソースは互いに接続されて、接続端子Ｃを構成す
る。前記トランジスタＴr7，Ｔr8のゲートには前記中間
レベルＶM が入力される。
ルＭＯＳトランジスタＴr7とＰチャネルＭＯＳトランジ
スタＴr8とが直列に接続され、両トランジスタＴr7，Ｔ
r8のソースは互いに接続されて、接続端子Ｃを構成す
る。前記トランジスタＴr7，Ｔr8のゲートには前記中間
レベルＶM が入力される。
【００３１】接続端子Ｃと電源Ｖccとの間には、電源Ｖ
ccと接続端子Ｃの電位とを電源として動作する複数のイ
ンバータ回路１ａが接続され、接続端子Ｃと電源Ｖssと
の間には、接続端子Ｃと電源Ｖssの電位とを電源として
動作する複数のインバータ回路１ｂが接続される。
ccと接続端子Ｃの電位とを電源として動作する複数のイ
ンバータ回路１ａが接続され、接続端子Ｃと電源Ｖssと
の間には、接続端子Ｃと電源Ｖssの電位とを電源として
動作する複数のインバータ回路１ｂが接続される。
【００３２】前記各インバータ回路１ａと、トランジス
タＴr8とで、図２に示すＣＭＯＳ出力回路が構成され、
前記各インバータ回路１ｂと、トランジスタＴr7とで、
図４に示すＣＭＯＳ出力回路が構成される。
タＴr8とで、図２に示すＣＭＯＳ出力回路が構成され、
前記各インバータ回路１ｂと、トランジスタＴr7とで、
図４に示すＣＭＯＳ出力回路が構成される。
【００３３】このような構成により、各インバータ回路
１ａはＣＭＯＳレベルの入力信号に基づいて、その振幅
が電源Ｖccと中間レベルＶM との電位差となる出力信号
ＯＵＴを出力する。
１ａはＣＭＯＳレベルの入力信号に基づいて、その振幅
が電源Ｖccと中間レベルＶM との電位差となる出力信号
ＯＵＴを出力する。
【００３４】また、各インバータ回路１ｂはＣＭＯＳレ
ベルの入力信号に基づいて、その振幅が電源Ｖssと中間
レベルＶM との電位差となる出力信号ＯＵＴを出力す
る。そして、各インバータ回路１ａの出力信号ＯＵＴの
立ち下がりと、各インバータ回路１ｂの出力信号ＯＵＴ
の立ち上がりとを同期させれば、各インバータ回路１ａ
から接続端子Ｃに流れ込む電荷を、インバータ回路１ｂ
に供給することができる。
ベルの入力信号に基づいて、その振幅が電源Ｖssと中間
レベルＶM との電位差となる出力信号ＯＵＴを出力す
る。そして、各インバータ回路１ａの出力信号ＯＵＴの
立ち下がりと、各インバータ回路１ｂの出力信号ＯＵＴ
の立ち上がりとを同期させれば、各インバータ回路１ａ
から接続端子Ｃに流れ込む電荷を、インバータ回路１ｂ
に供給することができる。
【００３５】従って、インバータ回路１ａで使用した電
荷を、インバータ回路１ｂで再使用して、消費電力をさ
らに低減することができるとともに、各インバータ回路
１ａの立ち下がり速度及びインバータ回路１ｂの立ち上
がり速度を向上させることができる。 （第四の実施例）前記第一の実施例の上半幅の出力信号
ＯＵＴをＣＭＯＳレベルの信号に変換するインターフェ
ース回路を図６に示す。トランジスタＴr9〜Ｔr11 は前
記第一の実施例と同様な構成のＣＭＯＳ回路であり、入
力信号ＩＮは第一の実施例から出力される上半幅の出力
信号である。
荷を、インバータ回路１ｂで再使用して、消費電力をさ
らに低減することができるとともに、各インバータ回路
１ａの立ち下がり速度及びインバータ回路１ｂの立ち上
がり速度を向上させることができる。 （第四の実施例）前記第一の実施例の上半幅の出力信号
ＯＵＴをＣＭＯＳレベルの信号に変換するインターフェ
ース回路を図６に示す。トランジスタＴr9〜Ｔr11 は前
記第一の実施例と同様な構成のＣＭＯＳ回路であり、入
力信号ＩＮは第一の実施例から出力される上半幅の出力
信号である。
【００３６】前記トランジスタＴr9，Ｔr10 のドレイン
はＰチャネルＭＯＳトランジスタＴr12 のゲートに接続
され、同トランジスタＴr12 のソースは電源Ｖccに接続
される。
はＰチャネルＭＯＳトランジスタＴr12 のゲートに接続
され、同トランジスタＴr12 のソースは電源Ｖccに接続
される。
【００３７】前記トランジスタＴr12 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr13のドレインと、Ｎチ
ャネルＭＯＳトランジスタＴr14 のゲートに接続され、
同トランジスタＴr13 のソースは電源Ｖssに接続され
る。
チャネルＭＯＳトランジスタＴr13のドレインと、Ｎチ
ャネルＭＯＳトランジスタＴr14 のゲートに接続され、
同トランジスタＴr13 のソースは電源Ｖssに接続され
る。
【００３８】前記入力信号ＩＮはＰチャネルＭＯＳトラ
ンジスタＴr15 のゲートに入力され、同トランジスタＴ
r15 のソースは電源Ｖccに接続される。前記トランジス
タＴr15 のドレインは出力端子Ｔo と、前記トランジス
タＴr14 のドレインと、前記トランジスタＴr13 のゲー
トに接続される。また、前記トランジスタＴr14 のソー
スは電源Ｖssに接続される。
ンジスタＴr15 のゲートに入力され、同トランジスタＴ
r15 のソースは電源Ｖccに接続される。前記トランジス
タＴr15 のドレインは出力端子Ｔo と、前記トランジス
タＴr14 のドレインと、前記トランジスタＴr13 のゲー
トに接続される。また、前記トランジスタＴr14 のソー
スは電源Ｖssに接続される。
【００３９】このように構成されたインターフェース回
路では、入力信号ＩＮとして上半幅のＨレベルの信号す
なわち電源Ｖccレベルが入力されると、トランジスタＴ
r9がオフされるとともに、トランジスタＴr10 ，Ｔr11
がオンされる。
路では、入力信号ＩＮとして上半幅のＨレベルの信号す
なわち電源Ｖccレベルが入力されると、トランジスタＴ
r9がオフされるとともに、トランジスタＴr10 ，Ｔr11
がオンされる。
【００４０】すると、トランジスタＴr12 ，Ｔr14 がオ
ンされるとともに、トランジスタＴr13 ，Ｔr15 がオフ
されて、出力信号ＯＵＴは電源Ｖssレベルとなる。ま
た、入力信号ＩＮとして上半幅のＬレベルの信号すなわ
ち中間レベルＶM が入力されると、トランジスタＴr9が
オンされるとともに、トランジスタＴr11 がオフされ
る。
ンされるとともに、トランジスタＴr13 ，Ｔr15 がオフ
されて、出力信号ＯＵＴは電源Ｖssレベルとなる。ま
た、入力信号ＩＮとして上半幅のＬレベルの信号すなわ
ち中間レベルＶM が入力されると、トランジスタＴr9が
オンされるとともに、トランジスタＴr11 がオフされ
る。
【００４１】すると、トランジスタＴr12 ，Ｔr14 がオ
フされるとともに、トランジスタＴr13 ，Ｔr15 がオン
されて、出力信号ＯＵＴは電源Ｖccレベルとなる。従っ
て、このインターフェース回路は上半幅の入力信号ＩＮ
を、ＣＭＯＳレベルの出力信号ＯＵＴに変換して出力す
ることができる。
フされるとともに、トランジスタＴr13 ，Ｔr15 がオン
されて、出力信号ＯＵＴは電源Ｖccレベルとなる。従っ
て、このインターフェース回路は上半幅の入力信号ＩＮ
を、ＣＭＯＳレベルの出力信号ＯＵＴに変換して出力す
ることができる。
【００４２】前記第一の実施例のＣＭＯＳ出力回路の出
力信号を、長い接続配線を介して上記インターフェース
回路に入力すれば、接続配線には上半幅の出力信号を出
力することにより、充放電電流を低減して消費電力を低
減することができるとともに、インターフェース回路に
より、上半幅の信号をＣＭＯＳレベルに変換して、内部
回路に出力することができる。 （第五の実施例）前記第二の実施例の下半幅の出力信号
ＯＵＴをＣＭＯＳレベルの信号に変換するインターフェ
ース回路を図７に示す。この実施例を構成するトランジ
スタＴr16 〜Ｔr22 は、図６に示すインターフェース回
路のトランジスタの属性と、電源Ｖcc及び電源Ｖssを入
れ換えて構成したものであり、前記第二の実施例のＣＭ
ＯＳ出力回路から出力される下半幅の出力信号ＯＵＴを
ＣＭＯＳレベルに変換して出力する。
力信号を、長い接続配線を介して上記インターフェース
回路に入力すれば、接続配線には上半幅の出力信号を出
力することにより、充放電電流を低減して消費電力を低
減することができるとともに、インターフェース回路に
より、上半幅の信号をＣＭＯＳレベルに変換して、内部
回路に出力することができる。 （第五の実施例）前記第二の実施例の下半幅の出力信号
ＯＵＴをＣＭＯＳレベルの信号に変換するインターフェ
ース回路を図７に示す。この実施例を構成するトランジ
スタＴr16 〜Ｔr22 は、図６に示すインターフェース回
路のトランジスタの属性と、電源Ｖcc及び電源Ｖssを入
れ換えて構成したものであり、前記第二の実施例のＣＭ
ＯＳ出力回路から出力される下半幅の出力信号ＯＵＴを
ＣＭＯＳレベルに変換して出力する。
【００４３】従って、第二の実施例のＣＭＯＳ出力回路
と組み合わせて使用することにより、前記第四の実施例
と同様な効果を得ることができる。 （第六の実施例）前記第一の実施例のＣＭＯＳ出力回路
から出力される上半幅の信号を、下半幅の信号に変換し
て出力する変換回路を図８に示す。
と組み合わせて使用することにより、前記第四の実施例
と同様な効果を得ることができる。 （第六の実施例）前記第一の実施例のＣＭＯＳ出力回路
から出力される上半幅の信号を、下半幅の信号に変換し
て出力する変換回路を図８に示す。
【００４４】上半幅の入力信号ＩＮは、ＮチャネルＭＯ
ＳトランジスタＴr23 と、ＰチャネルＭＯＳトランジス
タＴr24 のゲートに入力され、同トランジスタＴr23 の
ドレインと、同トランジスタＴr24 のソースは電源Ｖcc
に接続される。
ＳトランジスタＴr23 と、ＰチャネルＭＯＳトランジス
タＴr24 のゲートに入力され、同トランジスタＴr23 の
ドレインと、同トランジスタＴr24 のソースは電源Ｖcc
に接続される。
【００４５】前記トランジスタＴr23 のソースはＰチャ
ネルＭＯＳトランジスタＴr25 のソースに接続され、同
トランジスタＴr25 のゲートには中間レベルＶM が入力
される。
ネルＭＯＳトランジスタＴr25 のソースに接続され、同
トランジスタＴr25 のゲートには中間レベルＶM が入力
される。
【００４６】前記トランジスタＴr24 のドレインはＮチ
ャネルＭＯＳトランジスタＴr26 のドレインに接続さ
れ、同トランジスタＴr26 のゲートには中間レベルＶM
が入力される。
ャネルＭＯＳトランジスタＴr26 のドレインに接続さ
れ、同トランジスタＴr26 のゲートには中間レベルＶM
が入力される。
【００４７】前記トランジスタＴr25 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr27のドレインと、Ｎチ
ャネルＭＯＳトランジスタＴr28 のゲートに接続され
る。前記トランジスタＴr26 のソースは、ＮチャネルＭ
ＯＳトランジスタＴr28 のドレインと、ＮチャネルＭＯ
ＳトランジスタＴr27 のゲートに接続される。前記トラ
ンジスタＴr27 ，Ｔr28 のソースは電源Ｖssに接続され
る。
チャネルＭＯＳトランジスタＴr27のドレインと、Ｎチ
ャネルＭＯＳトランジスタＴr28 のゲートに接続され
る。前記トランジスタＴr26 のソースは、ＮチャネルＭ
ＯＳトランジスタＴr28 のドレインと、ＮチャネルＭＯ
ＳトランジスタＴr27 のゲートに接続される。前記トラ
ンジスタＴr27 ，Ｔr28 のソースは電源Ｖssに接続され
る。
【００４８】このように構成された変換回路にＨレベル
の入力信号ＩＮが入力されると、トランジスタＴr23 が
オンされて、トランジスタＴr25 がオンされる。また、
トランジスタＴr24 がオフされる。
の入力信号ＩＮが入力されると、トランジスタＴr23 が
オンされて、トランジスタＴr25 がオンされる。また、
トランジスタＴr24 がオフされる。
【００４９】トランジスタＴr25 のオン動作に基づい
て、トランジスタＴr28 がオンされ、トランジスタＴr2
4 のオフ動作に基づいて、トランジスタＴr27 がオフさ
れる。従って、出力信号ＯＵＴは電源Ｖssレベルとな
る。
て、トランジスタＴr28 がオンされ、トランジスタＴr2
4 のオフ動作に基づいて、トランジスタＴr27 がオフさ
れる。従って、出力信号ＯＵＴは電源Ｖssレベルとな
る。
【００５０】また、中間レベルＶM 近傍のＬレベルの入
力信号ＩＮが入力されると、トランジスタＴr25 がオフ
される。また、トランジスタＴr24 がオンされる。トラ
ンジスタＴr25 のオフ動作に基づいて、トランジスタＴ
r28 がオフされ、トランジスタＴr24 のオン動作に基づ
いて、トランジスタＴr26 , Ｔr27 がオンされる。そし
て、出力信号ＯＵＴが中間レベルＶM 近傍まで上昇する
と、トランジスタＴr26 がオフされるため、出力信号Ｏ
ＵＴは中間レベルＶM よりトランジスタＴr26 のしきい
値分低いレベルまで上昇してＨレベルとなる。
力信号ＩＮが入力されると、トランジスタＴr25 がオフ
される。また、トランジスタＴr24 がオンされる。トラ
ンジスタＴr25 のオフ動作に基づいて、トランジスタＴ
r28 がオフされ、トランジスタＴr24 のオン動作に基づ
いて、トランジスタＴr26 , Ｔr27 がオンされる。そし
て、出力信号ＯＵＴが中間レベルＶM 近傍まで上昇する
と、トランジスタＴr26 がオフされるため、出力信号Ｏ
ＵＴは中間レベルＶM よりトランジスタＴr26 のしきい
値分低いレベルまで上昇してＨレベルとなる。
【００５１】従って、この変換回路により上半幅の入力
信号ＩＮを、貫通電流を生じることなく下半幅の出力信
号ＯＵＴに変換して出力することができる。そして、振
幅を縮小した出力信号ＯＵＴを出力して、消費電力を低
減することができる。 （第七の実施例）前記第二の実施例のＣＭＯＳ出力回路
から出力される下半幅の信号を、上半幅の信号に変換し
て出力する変換回路を図９に示す。この実施例を構成す
るトランジスタＴr29 〜Ｔr34 は、図８に示す変換回路
のトランジスタの属性と、電源Ｖcc、電源Ｖssを入れ換
えて構成したものである。
信号ＩＮを、貫通電流を生じることなく下半幅の出力信
号ＯＵＴに変換して出力することができる。そして、振
幅を縮小した出力信号ＯＵＴを出力して、消費電力を低
減することができる。 （第七の実施例）前記第二の実施例のＣＭＯＳ出力回路
から出力される下半幅の信号を、上半幅の信号に変換し
て出力する変換回路を図９に示す。この実施例を構成す
るトランジスタＴr29 〜Ｔr34 は、図８に示す変換回路
のトランジスタの属性と、電源Ｖcc、電源Ｖssを入れ換
えて構成したものである。
【００５２】下半幅の入力信号ＩＮは、ＰチャネルＭＯ
ＳトランジスタＴr31 と、ＮチャネルＭＯＳトランジス
タＴr34 のゲートに入力され、同トランジスタＴr31 の
ドレインと、同トランジスタＴr34 のソースは電源Ｖss
に接続される。
ＳトランジスタＴr31 と、ＮチャネルＭＯＳトランジス
タＴr34 のゲートに入力され、同トランジスタＴr31 の
ドレインと、同トランジスタＴr34 のソースは電源Ｖss
に接続される。
【００５３】前記トランジスタＴr31 のソースはＮチャ
ネルＭＯＳトランジスタＴr30 のソースに接続され、同
トランジスタＴr30 のゲートには中間レベルＶM が入力
される。
ネルＭＯＳトランジスタＴr30 のソースに接続され、同
トランジスタＴr30 のゲートには中間レベルＶM が入力
される。
【００５４】前記トランジスタＴr34 のドレインはＰチ
ャネルＭＯＳトランジスタＴr33 のドレインに接続さ
れ、同トランジスタＴr33 のゲートには中間レベルＶM
が入力される。
ャネルＭＯＳトランジスタＴr33 のドレインに接続さ
れ、同トランジスタＴr33 のゲートには中間レベルＶM
が入力される。
【００５５】前記トランジスタＴr30 のドレインは、Ｐ
チャネルＭＯＳトランジスタＴr29のドレインと、Ｐチ
ャネルＭＯＳトランジスタＴr32 のゲートに接続され
る。前記トランジスタＴr33 のソースは、ＰチャネルＭ
ＯＳトランジスタＴr32 のドレインと、ＰチャネルＭＯ
ＳトランジスタＴr29 のゲートに接続される。前記トラ
ンジスタＴr29 ，Ｔr32 のソースは電源Ｖccに接続され
る。
チャネルＭＯＳトランジスタＴr29のドレインと、Ｐチ
ャネルＭＯＳトランジスタＴr32 のゲートに接続され
る。前記トランジスタＴr33 のソースは、ＰチャネルＭ
ＯＳトランジスタＴr32 のドレインと、ＰチャネルＭＯ
ＳトランジスタＴr29 のゲートに接続される。前記トラ
ンジスタＴr29 ，Ｔr32 のソースは電源Ｖccに接続され
る。
【００５６】このように構成された変換回路に中間レベ
ルＶM 近傍のＨレベルの入力信号ＩＮが入力されると、
トランジスタＴr31 ，Ｔr30 がオフされる。また、トラ
ンジスタＴr34 がオンされる。
ルＶM 近傍のＨレベルの入力信号ＩＮが入力されると、
トランジスタＴr31 ，Ｔr30 がオフされる。また、トラ
ンジスタＴr34 がオンされる。
【００５７】トランジスタＴr34 のオン動作に基づい
て、トランジスタＴr33 , Ｔr29 がオンされ、トランジ
スタＴr30 のオフ動作に基づいて、トランジスタＴr32
がオフされる。従って、出力信号ＯＵＴが中間レベルＶ
M 近傍まで低下すると、トランジスタＴr33 がオフされ
るため、出力信号ＯＵＴは中間レベルＶM よりトランジ
スタＴr33 のしきい値分高いレベルまで低下して、Ｌレ
ベルとなる。
て、トランジスタＴr33 , Ｔr29 がオンされ、トランジ
スタＴr30 のオフ動作に基づいて、トランジスタＴr32
がオフされる。従って、出力信号ＯＵＴが中間レベルＶ
M 近傍まで低下すると、トランジスタＴr33 がオフされ
るため、出力信号ＯＵＴは中間レベルＶM よりトランジ
スタＴr33 のしきい値分高いレベルまで低下して、Ｌレ
ベルとなる。
【００５８】また、電源ＶssレベルのＬレベルの入力信
号ＩＮが入力されると、トランジスタＴr31 ，Ｔr30 が
オンされ、トランジスタＴr34 がオフされる。トランジ
スタＴr30 のオン動作に基づいて、トランジスタＴr32
がオンされ、トランジスタＴr34 のオフ動作に基づい
て、トランジスタＴr33 , Ｔr29 がオフされる。そし
て、出力信号ＯＵＴは電源Ｖccレベルとなる。
号ＩＮが入力されると、トランジスタＴr31 ，Ｔr30 が
オンされ、トランジスタＴr34 がオフされる。トランジ
スタＴr30 のオン動作に基づいて、トランジスタＴr32
がオンされ、トランジスタＴr34 のオフ動作に基づい
て、トランジスタＴr33 , Ｔr29 がオフされる。そし
て、出力信号ＯＵＴは電源Ｖccレベルとなる。
【００５９】従って、この変換回路により下半幅の入力
信号ＩＮを、貫通電流を生じることなく上半幅の出力信
号ＯＵＴに変換して出力することができる。そして、振
幅を縮小した出力信号ＯＵＴを出力して、消費電力を低
減することができる。 （第八の実施例）前記各実施例は入力信号ＩＮが単相信
号であるが、相補信号が入力信号として入力される場合
を図１０に示す。
信号ＩＮを、貫通電流を生じることなく上半幅の出力信
号ＯＵＴに変換して出力することができる。そして、振
幅を縮小した出力信号ＯＵＴを出力して、消費電力を低
減することができる。 （第八の実施例）前記各実施例は入力信号ＩＮが単相信
号であるが、相補信号が入力信号として入力される場合
を図１０に示す。
【００６０】入力信号ＩＮ１，ＩＮ２はＣＭＯＳレベル
の相補信号である。電源Ｖccと電源Ｖssとの間には、二
つのＣＭＯＳインバータ回路を構成するトランジスタＴ
r35〜Ｔr38 が直列に接続される。前記トランジスタＴr
35 ，Ｔr36 のゲートに入力信号ＩＮ１が入力され、前
記トランジスタＴr37 ，Ｔr38 のゲートに入力信号ＩＮ
２が入力される。
の相補信号である。電源Ｖccと電源Ｖssとの間には、二
つのＣＭＯＳインバータ回路を構成するトランジスタＴ
r35〜Ｔr38 が直列に接続される。前記トランジスタＴr
35 ，Ｔr36 のゲートに入力信号ＩＮ１が入力され、前
記トランジスタＴr37 ，Ｔr38 のゲートに入力信号ＩＮ
２が入力される。
【００６１】前記トランジスタＴr35 ，Ｔr36 のドレイ
ンから出力信号ＯＵＴ１が出力され、前記トランジスタ
Ｔr37 ，Ｔr38 のドレインから出力信号ＯＵＴ２が出力
される。前記トランジスタＴr36 ，Ｔr37 のソースには
中間レベルＶM が供給される。
ンから出力信号ＯＵＴ１が出力され、前記トランジスタ
Ｔr37 ，Ｔr38 のドレインから出力信号ＯＵＴ２が出力
される。前記トランジスタＴr36 ，Ｔr37 のソースには
中間レベルＶM が供給される。
【００６２】このように構成されたＣＭＯＳ出力回路
は、図１１に示すように例えばＨレベルの入力信号ＩＮ
１と、Ｌレベルの入力信号ＩＮ２が入力されると、トラ
ンジスタＴr35 はオフされ、トランジスタＴr36 はオン
される。また、トランジスタＴr37 はオンされ、トラン
ジスタＴr38 はオフされる。この結果、出力信号ＯＵＴ
１，ＯＵＴ２は中間レベルＶM となる。
は、図１１に示すように例えばＨレベルの入力信号ＩＮ
１と、Ｌレベルの入力信号ＩＮ２が入力されると、トラ
ンジスタＴr35 はオフされ、トランジスタＴr36 はオン
される。また、トランジスタＴr37 はオンされ、トラン
ジスタＴr38 はオフされる。この結果、出力信号ＯＵＴ
１，ＯＵＴ２は中間レベルＶM となる。
【００６３】また、Ｌレベルの入力信号ＩＮ１と、Ｈレ
ベルの入力信号ＩＮ２が入力されると、トランジスタＴ
r35 はオンされ、トランジスタＴr36 はオフされる。ま
た、トランジスタＴr37 はオフされ、トランジスタＴr3
8 はオンされる。
ベルの入力信号ＩＮ２が入力されると、トランジスタＴ
r35 はオンされ、トランジスタＴr36 はオフされる。ま
た、トランジスタＴr37 はオフされ、トランジスタＴr3
8 はオンされる。
【００６４】この結果、出力信号ＯＵＴ１は電源Ｖccレ
ベルとなり、出力信号ＯＵＴ２は電源Ｖssレベルとな
る。従って、相補入力信号ＩＮ１，ＩＮ２に基づいて、
逆相の出力信号ＯＵＴ１，ＯＵＴ２を出力することがで
き、電源Ｖccと中間レベルＶM との間の上半幅となる出
力信号ＯＵＴ１と、電源Ｖssと中間レベルＶM との間の
下半幅となる出力信号ＯＵＴ２を出力することができ
る。
ベルとなり、出力信号ＯＵＴ２は電源Ｖssレベルとな
る。従って、相補入力信号ＩＮ１，ＩＮ２に基づいて、
逆相の出力信号ＯＵＴ１，ＯＵＴ２を出力することがで
き、電源Ｖccと中間レベルＶM との間の上半幅となる出
力信号ＯＵＴ１と、電源Ｖssと中間レベルＶM との間の
下半幅となる出力信号ＯＵＴ２を出力することができ
る。
【００６５】そして、振幅を縮小した出力信号ＯＵＴ
１，ＯＵＴ２に基づいて、消費電力を低減することがで
きる。なお、トランジスタＴr36 ，Ｔr37 のソースには
必ずしも中間レベルＶM を供給する必要はないが、中間
レベルＶM を供給していない場合には、出力信号ＯＵＴ
１のＬレベル及び出力信号ＯＵＴ２のＨレベルが不安定
になることがある。 （第九の実施例）図１０に示すＣＭＯＳ出力回路から出
力される上半幅及び下半幅の相補信号に基づいて動作す
る論理回路を構成するには、図１２及び図１３に示す回
路を使用する。
１，ＯＵＴ２に基づいて、消費電力を低減することがで
きる。なお、トランジスタＴr36 ，Ｔr37 のソースには
必ずしも中間レベルＶM を供給する必要はないが、中間
レベルＶM を供給していない場合には、出力信号ＯＵＴ
１のＬレベル及び出力信号ＯＵＴ２のＨレベルが不安定
になることがある。 （第九の実施例）図１０に示すＣＭＯＳ出力回路から出
力される上半幅及び下半幅の相補信号に基づいて動作す
る論理回路を構成するには、図１２及び図１３に示す回
路を使用する。
【００６６】図１２に示す回路は、上半幅及び下半幅の
相補信号である入力信号ＩＮ１，ＩＮ２が入力される。
上半幅の入力信号ＩＮ１はＰチャネルＭＯＳトランジス
タＴr39 とＮチャネルＭＯＳトランジスタＴr40 のゲー
トに入力される。
相補信号である入力信号ＩＮ１，ＩＮ２が入力される。
上半幅の入力信号ＩＮ１はＰチャネルＭＯＳトランジス
タＴr39 とＮチャネルＭＯＳトランジスタＴr40 のゲー
トに入力される。
【００６７】前記トランジスタＴr39 のソースは電源Ｖ
ccに接続され、トランジスタＴr39，Ｔr40 のドレイン
から出力信号ＯＵＴ１が出力される。前記トランジスタ
Ｔr40 のソースはＰチャネルＭＯＳトランジスタＴr41
のソースに接続され、同トランジスタＴr41 のドレイン
は電源Ｖssに接続される。
ccに接続され、トランジスタＴr39，Ｔr40 のドレイン
から出力信号ＯＵＴ１が出力される。前記トランジスタ
Ｔr40 のソースはＰチャネルＭＯＳトランジスタＴr41
のソースに接続され、同トランジスタＴr41 のドレイン
は電源Ｖssに接続される。
【００６８】前記トランジスタＴr41 のゲートには下半
幅の入力信号ＩＮ２が入力される。また、入力信号ＩＮ
２は出力信号ＯＵＴ２として出力される。このような回
路では、入力信号ＩＮ１，ＩＮ２が中間レベルＶM 近傍
となると、トランジスタＴr39 がオンされ、トランジス
タＴr40 ，Ｔr41 がオフされる。従って、出力信号ＯＵ
Ｔ１は電源Ｖccレベルとなり、出力信号ＯＵＴ２は中間
レベルＶM 近傍となる。
幅の入力信号ＩＮ２が入力される。また、入力信号ＩＮ
２は出力信号ＯＵＴ２として出力される。このような回
路では、入力信号ＩＮ１，ＩＮ２が中間レベルＶM 近傍
となると、トランジスタＴr39 がオンされ、トランジス
タＴr40 ，Ｔr41 がオフされる。従って、出力信号ＯＵ
Ｔ１は電源Ｖccレベルとなり、出力信号ＯＵＴ２は中間
レベルＶM 近傍となる。
【００６９】また、入力信号ＩＮ１が電源Ｖccレベル、
入力信号ＩＮ２が電源Ｖssレベルとなると、トランジス
タＴr39 がオフされ、トランジスタＴr40 ，Ｔr41 がオ
ンされる。従って、出力信号ＯＵＴ１は電源Ｖss近傍、
出力信号ＯＵＴ２は電源Ｖssレベルとなる。
入力信号ＩＮ２が電源Ｖssレベルとなると、トランジス
タＴr39 がオフされ、トランジスタＴr40 ，Ｔr41 がオ
ンされる。従って、出力信号ＯＵＴ１は電源Ｖss近傍、
出力信号ＯＵＴ２は電源Ｖssレベルとなる。
【００７０】図１３に示す回路は、上半幅及び下半幅の
相補信号である入力信号ＩＮ３，ＩＮ４が入力される。
上半幅の入力信号ＩＮ３はＮチャネルＭＯＳトランジス
タＴr42 のゲートに入力される。また、入力信号ＩＮ３
は出力信号ＯＵＴ３として出力される。
相補信号である入力信号ＩＮ３，ＩＮ４が入力される。
上半幅の入力信号ＩＮ３はＮチャネルＭＯＳトランジス
タＴr42 のゲートに入力される。また、入力信号ＩＮ３
は出力信号ＯＵＴ３として出力される。
【００７１】前記トランジスタＴr42 のドレインは電源
Ｖccに接続され、ソースはＰチャネルＭＯＳトランジス
タＴr43 のソースに接続される。下半幅の入力信号ＩＮ
４は、前記トランジスタＴr43 とＮチャネルＭＯＳトラ
ンジスタＴr44 のゲートに入力される。前記トランジス
タＴr43 ，Ｔr44 のドレインから出力信号ＯＵＴ４が出
力され、トランジスタＴr44 のソースは電源Ｖssに接続
される。
Ｖccに接続され、ソースはＰチャネルＭＯＳトランジス
タＴr43 のソースに接続される。下半幅の入力信号ＩＮ
４は、前記トランジスタＴr43 とＮチャネルＭＯＳトラ
ンジスタＴr44 のゲートに入力される。前記トランジス
タＴr43 ，Ｔr44 のドレインから出力信号ＯＵＴ４が出
力され、トランジスタＴr44 のソースは電源Ｖssに接続
される。
【００７２】このような回路では、入力信号ＩＮ３，Ｉ
Ｎ４が中間レベルＶM 近傍となると、トランジスタＴr4
4 がオンされ、トランジスタＴr42 ，Ｔr43 がオフされ
る。従って、出力信号ＯＵＴ３は中間レベルＶM 近傍と
なり、出力信号ＯＵＴ４は電源Ｖssレベルとなる。
Ｎ４が中間レベルＶM 近傍となると、トランジスタＴr4
4 がオンされ、トランジスタＴr42 ，Ｔr43 がオフされ
る。従って、出力信号ＯＵＴ３は中間レベルＶM 近傍と
なり、出力信号ＯＵＴ４は電源Ｖssレベルとなる。
【００７３】また、入力信号ＩＮ３が電源Ｖccレベル、
入力信号ＩＮ４が電源Ｖssレベルとなると、トランジス
タＴr42 ，Ｔr43 がオンされ、トランジスタＴr44 がオ
フされる。従って、出力信号ＯＵＴ３は電源Ｖccレベ
ル、出力信号ＯＵＴ４は電源Ｖccレベル近傍となる。
入力信号ＩＮ４が電源Ｖssレベルとなると、トランジス
タＴr42 ，Ｔr43 がオンされ、トランジスタＴr44 がオ
フされる。従って、出力信号ＯＵＴ３は電源Ｖccレベ
ル、出力信号ＯＵＴ４は電源Ｖccレベル近傍となる。
【００７４】上記回路を使用してＮＡＮＤ回路を構成し
た例を図１４に示す。前記出力信号ＯＵＴ１はＰチャネ
ルＭＯＳトランジスタＴr45 のゲートに入力され、前記
出力信号ＯＵＴ２はＮチャネルＭＯＳトランジスタＴr4
7 のゲートに入力される。
た例を図１４に示す。前記出力信号ＯＵＴ１はＰチャネ
ルＭＯＳトランジスタＴr45 のゲートに入力され、前記
出力信号ＯＵＴ２はＮチャネルＭＯＳトランジスタＴr4
7 のゲートに入力される。
【００７５】前記出力信号ＯＵＴ３はＰチャネルＭＯＳ
トランジスタＴr46 のゲートに入力され、前記出力信号
ＯＵＴ４はＮチャネルＭＯＳトランジスタＴr48 のゲー
トに入力される。
トランジスタＴr46 のゲートに入力され、前記出力信号
ＯＵＴ４はＮチャネルＭＯＳトランジスタＴr48 のゲー
トに入力される。
【００７６】前記トランジスタＴr45 ，Ｔr46 のソース
は電源Ｖccに接続され、同トランジスタＴr45 ，Ｔr46
のドレインは出力端子Ｔo に接続される。前記トランジ
スタＴr47 のドレインは出力端子Ｔo に接続され、ソー
スは前記トランジスタＴr48 のドレインに接続される。
前記トランジスタＴr48 のソースは電源Ｖssに接続され
る。
は電源Ｖccに接続され、同トランジスタＴr45 ，Ｔr46
のドレインは出力端子Ｔo に接続される。前記トランジ
スタＴr47 のドレインは出力端子Ｔo に接続され、ソー
スは前記トランジスタＴr48 のドレインに接続される。
前記トランジスタＴr48 のソースは電源Ｖssに接続され
る。
【００７７】このような構成により、出力信号ＯＵＴ
１，ＯＵＴ２が電源Ｖccレベルとなり、出力信号ＯＵＴ
３，ＯＵＴ４が中間レベルＶM 以上となるときに、Ｌレ
ベルの出力信号ＯＵＴを出力するＮＡＮＤ回路が構成さ
れる。 （第十の実施例）図１５は図１０に示すＣＭＯＳ出力回
路から出力される上半幅及び下半幅の相補信号に基づい
て動作するＡＮＤ回路の実施例を示す。
１，ＯＵＴ２が電源Ｖccレベルとなり、出力信号ＯＵＴ
３，ＯＵＴ４が中間レベルＶM 以上となるときに、Ｌレ
ベルの出力信号ＯＵＴを出力するＮＡＮＤ回路が構成さ
れる。 （第十の実施例）図１５は図１０に示すＣＭＯＳ出力回
路から出力される上半幅及び下半幅の相補信号に基づい
て動作するＡＮＤ回路の実施例を示す。
【００７８】入力信号ＩＮ１〜ＩＮ４は前記第九の実施
例と同様である。入力信号ＩＮ１はＮチャネルＭＯＳト
ランジスタＴr49 のゲートに入力され、入力信号ＩＮ２
はＰチャネルＭＯＳトランジスタＴr50 と、Ｎチャネル
ＭＯＳトランジスタＴr54 のゲートに入力される。
例と同様である。入力信号ＩＮ１はＮチャネルＭＯＳト
ランジスタＴr49 のゲートに入力され、入力信号ＩＮ２
はＰチャネルＭＯＳトランジスタＴr50 と、Ｎチャネル
ＭＯＳトランジスタＴr54 のゲートに入力される。
【００７９】入力信号ＩＮ３はＮチャネルＭＯＳトラン
ジスタＴr51 のゲートに入力され、入力信号ＩＮ４はＮ
チャネルＭＯＳトランジスタＴr53 と、ＰチャネルＭＯ
ＳトランジスタＴr52 のゲートに入力される。
ジスタＴr51 のゲートに入力され、入力信号ＩＮ４はＮ
チャネルＭＯＳトランジスタＴr53 と、ＰチャネルＭＯ
ＳトランジスタＴr52 のゲートに入力される。
【００８０】前記トランジスタＴr49 のドレインは電源
Ｖccに接続され、ソースは前記トランジスタＴr50 のソ
ースに接続される。前記トランジスタＴr51 のドレイン
は電源Ｖccに接続され、ソースは前記トランジスタＴr5
2 のソースに接続される。
Ｖccに接続され、ソースは前記トランジスタＴr50 のソ
ースに接続される。前記トランジスタＴr51 のドレイン
は電源Ｖccに接続され、ソースは前記トランジスタＴr5
2 のソースに接続される。
【００８１】前記トランジスタＴr54 のソースは電源Ｖ
ssに接続され、ドレインは前記トランジスタＴr53 のソ
ースに接続される。前記トランジスタＴr50 ，Ｔr52 ，
Ｔr53 のドレインは、トランジスタＴr55，Ｔr56 で構
成されるインバータ回路の入力端子に接続され、同イン
バータ回路の出力端子Ｔo から出力信号ＯＵＴが出力さ
れる。
ssに接続され、ドレインは前記トランジスタＴr53 のソ
ースに接続される。前記トランジスタＴr50 ，Ｔr52 ，
Ｔr53 のドレインは、トランジスタＴr55，Ｔr56 で構
成されるインバータ回路の入力端子に接続され、同イン
バータ回路の出力端子Ｔo から出力信号ＯＵＴが出力さ
れる。
【００８２】また、前記出力端子Ｔo はＰチャネルＭＯ
ＳトランジスタＴr57 のゲートに入力され、同トランジ
スタＴr57 のソースは電源Ｖccに接続され、ドレインは
前記インバータ回路の入力端子に接続される。
ＳトランジスタＴr57 のゲートに入力され、同トランジ
スタＴr57 のソースは電源Ｖccに接続され、ドレインは
前記インバータ回路の入力端子に接続される。
【００８３】このような構成により、入力信号ＩＮ１，
ＩＮ２，ＩＮ３，ＩＮ４が中間レベルＶM の近傍になっ
たとき、出力信号ＯＵＴがＨレベルとなるＡＮＤ回路を
構成することができる。
ＩＮ２，ＩＮ３，ＩＮ４が中間レベルＶM の近傍になっ
たとき、出力信号ＯＵＴがＨレベルとなるＡＮＤ回路を
構成することができる。
【００８４】
【発明の効果】以上詳述したように、この発明は消費電
力の低減を図り得るＣＭＯＳ出力回路を提供することが
できる。
力の低減を図り得るＣＭＯＳ出力回路を提供することが
できる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第一の実施例の動作を示す波形図である。
【図４】 第二の実施例を示す回路図である。
【図５】 第三の実施例を示す回路図である。
【図６】 第四の実施例を示す回路図である。
【図７】 第五の実施例を示す回路図である。
【図８】 第六の実施例を示す回路図である。
【図９】 第七の実施例を示す回路図である。
【図１０】 第八の実施例を示す回路図である。
【図１１】 第八の実施例の動作を示す波形図である。
【図１２】 第九の実施例を示す回路図である。
【図１３】 第九の実施例を示す回路図である。
【図１４】 第九の実施例を示す回路図である。
【図１５】 第十の実施例を示す回路図である。
【図１６】 従来例を示す回路図である。
Ｔr2，Ｔr6 ＮチャネルＭＯＳトランジスタ Ｔr3，Ｔr4 ＰチャネルＭＯＳトランジスタ Ｖcc 高電位側電源 Ｖss 低電位側電源 ＶM 中間レベル
Claims (4)
- 【請求項１】 ＣＭＯＳインバータ回路を構成するＮチ
ャネルＭＯＳトランジスタのソースをＰチャネルＭＯＳ
トランジスタを介して低電位側電源に接続し、前記Ｐチ
ャネルＭＯＳトランジスタのゲートには高電位側電源と
低電位側電源との中間レベルを供給することを特徴とす
るＣＭＯＳ出力回路。 - 【請求項２】 ＣＭＯＳインバータ回路を構成するＰチ
ャネルＭＯＳトランジスタのソースをＮチャネルＭＯＳ
トランジスタを介して高電位側電源に接続し、前記Ｎチ
ャネルＭＯＳトランジスタのゲートには高電位側電源と
低電位側電源との中間レベルを供給することを特徴とす
るＣＭＯＳ出力回路。 - 【請求項３】 ＣＭＯＳインバータ回路を構成するＮチ
ャネルＭＯＳトランジスタのソースをＰチャネルＭＯＳ
トランジスタを介して低電位側電源に接続し、前記Ｐチ
ャネルＭＯＳトランジスタのゲートには高電位側電源と
低電位側電源との中間レベルを供給してＣＭＯＳ出力回
路を構成し、前記ＣＭＯＳ出力回路の出力信号を接続配
線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入
力回路に入力することを特徴とする半導体装置。 - 【請求項４】 ＣＭＯＳインバータ回路を構成するＰチ
ャネルＭＯＳトランジスタのソースをＮチャネルＭＯＳ
トランジスタを介して高電位側電源に接続し、前記Ｎチ
ャネルＭＯＳトランジスタのゲートには高電位側電源と
低電位側電源との中間レベルを供給してＣＭＯＳ出力回
路を構成し、前記ＣＭＯＳ出力回路の出力信号を接続配
線を介して該ＣＭＯＳ出力回路と同一構成のＣＭＯＳ入
力回路に入力することを特徴とする請求項１記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240151A JPH08107345A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240151A JPH08107345A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107345A true JPH08107345A (ja) | 1996-04-23 |
Family
ID=17055259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240151A Withdrawn JPH08107345A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276602B1 (ko) * | 1997-07-25 | 2001-01-15 | 김영남 | 평판 디스플레이용 고전압 스위칭 회로 |
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
| US8410811B2 (en) | 2010-07-28 | 2013-04-02 | Kabushiki Kaisha Toshiba | Input circuit and semiconductor storage device |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
-
1994
- 1994-10-04 JP JP6240151A patent/JPH08107345A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276602B1 (ko) * | 1997-07-25 | 2001-01-15 | 김영남 | 평판 디스플레이용 고전압 스위칭 회로 |
| JP2013062856A (ja) * | 2004-12-13 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8179170B2 (en) | 2004-12-13 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2014017887A (ja) * | 2004-12-13 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2014053967A (ja) * | 2004-12-13 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015005991A (ja) * | 2004-12-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI469111B (zh) * | 2004-12-13 | 2015-01-11 | Semiconductor Energy Lab | 半導體裝置和使用該半導體裝置的電子用品 |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
| US8558576B2 (en) | 2010-03-04 | 2013-10-15 | Kabushiki Kaisha Toshiba | Output buffer |
| US8410811B2 (en) | 2010-07-28 | 2013-04-02 | Kabushiki Kaisha Toshiba | Input circuit and semiconductor storage device |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |